CN1258188C - 半导体存储器件的控制方法以及半导体存储器件 - Google Patents

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Abstract

在此一种提供半导体存储器件的控制方法以及半导体器件，其能够在连续数据存取操作之后缩短预充电操作时间，而不造成存储单元的恢复电压的下降以及启动数据存取时间的延迟。一条被激活的字线WL0被在位线对(BL0和/BL0、…、BLN和/BLN)被差分放大到全幅度电压电平之后的时刻与列选择线CL0、…、CLN被选择的时刻之间的适当时序所释放。也就是说，用于字线的释放时序τA可以被嵌入在连续数据存取操作的一个周期中。预充电操作可以在作为读出放大器的释放时间τAB和位线对的均衡时间τC之和的时间内结束。从而，可以缩短预充电周期。

Description

半导体存储器件的控制方法以及半导体存储器件
技术领域
本发明涉及具有连续数据存取操作的半导体存储器件的控制方法以及半导体存储器件，特别涉及这样一种半导体存储器件的控制方法和半导体存储器件，其中在完成连续存取操作之后需要预充电操作。
背景技术
随着最近数字技术的发展，除了个人计算机之外，例如数码像机、便携式电话等等这样的数字设备已经处理例如图像数据等等这样的大量数据。为了提取和记录图像数据，需要高速读出和写入大量连续数据。从而，例如DRAM等等这样的半导体存储器件如下执行高速连续存取操作。也就是说，使用例如页面操作、脉冲操作等等这样的高速连续存取操作，其中预定字线被激活，并且随后对由该字线所选择的存储单元组执行数据存取。在此，为了高速数据存取，需要缩短作为在连续存取操作过程中的存取操作周期与在完成连续存取操作时的预充电操作周期之和的循环时间。
图12示出在半导体存储器件中的数据输入/输出路径的电路方框图。在出现连续数据存取时，激活任何一条预定字线(WL0、WL1、…)，并且所选择存储单元组的数据被在各个位线对(BL0和/BL0、BL1和/BL1、…)中差分放大。在开始差分放大之后，启动连续存取操作。响应列地址，列选择线(CL0、CL1、…)被顺序选择。也就是说，相应的传输门(T0Z和T0X、T1Z和T1X、…)被顺序导通，并且位线对被连接到数据线对(DB和/DB)，从而执行连续数据存取操作。在此，存取操作包括读出操作和写入操作这两种操作。所选择列地址可以被配置为使得它们从外部顺序地输入，并且还可以被配置为使得它们被按照预定的次序自动设置。
在连续存取操作完成时，需要在所选择字线被释放使得存储单元与位线相分离之后，在下一个循环的准备中使每个位线对(BL0和/BL0、BL1和/BL1、…)被均衡。该控制由预充电控制部分100所执行。在完成后续的存取操作时，当输入预充电信号PR1时，从字线释放电路WLR输出字线释放信号WLRSTX。在此时，延迟电路A(DA)把字线的释放时间(延迟时间τA)加倍，并且输出信号φDA。信号φDA被输入到读出放大器释放电路SAR，并且读出放大器释放信号SARSTX被输出。另外，延迟电路B(DB)使读出放大器的释放时间(延迟时间τB)加倍，并且输出信号φDB。信号φDB被输入到位线均衡电路BLR，并且输出位线均衡信号BLRSTX。
在图13中示出连续存取操作的示意图。各个位线对(BL0和/BL0、BL1和/BL1、…)被差分放大，并且相反，该数据线对(DB和/DB)的电压被限幅。由于(1/2)VCC电压被设置为中央数值，在由列选择线(CL0、CL1、…)进行连接时，在位线中出现干扰现象。也就是说，电势从数据线移到低电压电平的位线，从而电压电平增加，并且电势从高电压电平的位线移到数据线，从而电压电平降低。在数据线分离之后，这种状态由读出放大器所恢复。
预充电周期被分类为三个时间段：用于使存储单元与位线相分离的位线释放时间τA、读出放大器释放时间τB和位线对均衡时间τC。
日本公开专利申请No.10-312684公开一种用于缩短预充电周期的措施。图14示出一种电路方框图，以及图15示出在数据读出时的操作波形。
在图14中所示的日本专利公开No.10-312684的电路框图中，第一单元侧位线BLC连接到第一传输门105的一端，并且第一读出放大器侧位线BLS连接到第一传输门105的另一端，以及第二单元侧位线*BLC连接到第二传输门115的一端，以及第二读出放大器侧位线*BLS连接到第二传输门115的另一端，以及由字线WL0和WL1所选择的存储单元120和130分别连接到第一和第二单元侧位线BLC和*BLC，以及读出放大器170连接在第一读出放大器侧位线BLS和第二读出放大器侧位线*BLS。
从存储单元120或130执行的数据读出操作在图15中示出。首先，当第一传输门105和第二传输门110被打开时，读出放大器170被激活，并且第一读出放大器侧位线BLS和第二读出放大器侧位线*BLS的电势差被放大。在字线WL0和WL1被释放之后，第一传输门105和第二传输门115被关闭。在此时，第一单元侧位线BLC和第一单元侧位线BLC被设置为位线复位电势VSS，并且与此同时，在第一和第二读出放大器侧位线BLS和*BLS上的信号被输出。
从而，在数据读出的情况中，在信号从第一和第二读出放大器侧位线BLS和*BLS输出之前，字线WL0和WL1的释放已经执行。因此，在预充电周期过程中，不需要执行字线WL0和WL1的释放操作。
但是，图12的半导体存储器件需要大量的时间用于在预充电周期过程中执行的字线释放操作以及位线对的均衡操作，这成为一个问题。这是因为大量存储单元被连接到字线和位线，并且布线的长度非常长。也就是说，由于存储单元的寄生电容和布线的线路电阻变大，因此需要较大的时间常数用于电压跃变。
根据较大存储容量设计的未来趋势，连接到字线和位线的存储单元的数目增加，并且由此布线长度趋向于加长。另外，导致在字线和位线的电压跃变中的时间常数越来越长。对于通过高速存取操作缩短存储周期，预充电周期的缩短变得不足，并且导致循环时间的增加。由于循环时间的增加，因此数据存储速度可能受到限制。另外，在循环时间中的预充电周期的比例相对增加，从而不能够提高数据存取速度。可能不能够满足高速和高效数据存取的要求，这成为一个问题。
在日本专利公开No.10-312684中，在从位线对BLS和*BLS输出信号之前，执行字线的释放。从而，不需要在预充电周期过程中执行位线的释放，并且可以尝试缩短预充电周期。但是，在这种情况中，在字线的释放之后执行从位线对BLS和*BLS输出信号，这成为一个问题。
也就是说，在位线对BLC和*BLC的差分放大完成之后，数据被在存储单元中恢复，需要执行字线的释放。因此，在正常情况下，可以在位线对的差分放大之前完成的读出的第一数据的读出操作的启动被延迟。可能不能够满足高速数据存取的要求，这成为一个问题。
另外，日本专利公开No.10-312684具有这样的内容：在读出操作之前，执行字线的释放，从而在预充电操作过程中的字线的释放被取消。由于字线被预先释放，因此不能够用于写入操作，这可能不能用于在写入操作之后缩短预充电周期，这成为一个问题。
发明内容
相应地，本发明的一个目的是提供一种半导体存储器件的控制方法以及半导体存储器器件，其能够缩短在连续数据存取操作(即连续数据读取/写入操作)结束之后的预充电操作时间，而不造成给予存储单元的恢复电压的下降和启动数据存取时间的延迟。
为了实现该目的，根据本发明的一个方面，在此提供一种用于执行连续存取操作的半导体存储器件的控制方法，该控制方法包括以下步骤：激活字线；将多个存储单元分别连接到多条位线；分别放大从多个存储单元读出至多条位线的数据，在数据放大步骤之后，选择列，从而将所述多条位线中的至少一条位线按次序连接到至少一条数据线；释放字线，其中在满足如下条件(1)和(2)的周期中释放字线：(1)在多条位线的数据放大步骤完成之后经过预定时序之后的一个周期；以及(2)在先前的第一列选择完成和随后的第二列选择开始之间的非列选择周期。
另外，根据本发明的另一个方面，在此提供一种半导体存储器件的控制方法，其中包括：字线激活步骤，其中字线被根据连续存取操作的开始请求而激活，以把多个存储单元分别连接到多条位线；数据放大步骤，其中从多个存储单元读出到多条位线的多个数据被放大；数据存取开始步骤，其中在数据放大步骤中的放大电平到达预定电平之后，通过执行用于把多条位线中的至少任意一条位线连接到至少一条数据线而开始连续存取操作；字线释放步骤，其中在数据放大步骤中的放大操作完成之后并且在数据存取开始步骤中的列选择被释放时，字线被释放；数据存取保持步骤，其中对多条位线中的任意一条位线按次序执行列选择，以在字线释放步骤之后保持连续存取操作；以及预充电步骤，用于通过根据连续存取操作的结束请求，通过停止数据放大操作，而对多条位线初始化。
另外，根据本发明的一个方面，在此提供一种半导体存储器件，其中包括：多条位线，当字线被激活时各条位线被连接到多个存储单元中的各个存储单元；多个列选择部分，其中多条位线中的各条位线被独立地选择；以及至少一条数据线，其通过多个列选择部分中的至少任何一个部分连接到多条位线中的至少任何一条位线；该半导体存储器件通过按次序选择多个列选择部分中的至少任何一个部分而执行连续存取操作，其中该半导体存储器件进一步包括：第一列选择结束检测电路，其检测选择要被预先选择的第一列选择部分的结束；时序通知器部分，其通知一个周期，该周期在数据放大完成之后并且从选择要被预先选择的第一列选择部分结束直到在第一列选择部分的选择之后选择要被选择的第二列选择部分开始为止；以及字线释放电路，其在根据来自时序通知器部分的通知信号没有选择多个列选择部分的操作时变为激活。
在根据本发明一个方面的半导体存储器件中，该时序通知器部分在由第一列选择结束检测器电路检测第一列选择部分的选择之前的列选择时通知周期，该周期在多条位线处的数据放大完成之后，并且是从由第二列选择部分执行先前的列选择结束到随后的列选择开始的时间。通过一个通知信号，该字线释放电路被激活，并且当不执行列选择时该字线随后被释放。
从而，在半导体存储器件中，可以在正在进行的连续存取操作过程中执行字线的释放。因此，不需要在作为连续存取操作完成之后的初始化操作周期的预充电周期过程中执行相同的操作。即使字线连接到多个存储单元，布线长度被延长，并且在随着半导体存储器件的容量增加，在释放时电压跃变的时间常数增加，该时间常数不被增加到预充电周期中，从而可以缩短预充电周期。相应地，可以减小预充电周期占据用于存取被缩小的存储单元的连续存取操作的比率。从而，可以缩短循环时间，并且提高数据存取操作占据整个操作周期的比率。
另外，在正在进行的连续存取操作中或者在释放字线释放电路而不选择列选择部分的状态下，不执行列选择的周期过程中执行字线的释放操作。相应地，可以在完成列选择的时间点过程中执行字线的释放操作，并且完成对存储单元的数据恢复，避免多条位线在列选择过程中受到干扰的周期。因此，可以缩短预充电周期，而不使存储在多个存储单元中的数据的保持能力变差。
另外，在字线被释放之前的激活状态中，在多条位线被放大为电压电平的阶段启动数据访问，其中即使在出现干扰现象的情况下也不会使数据的逻辑电平反相。相应地，当在连续存取操作中的初始数据存取速度保持为高速时，在正在进行的连续存取操作过程中执行字线的释放操作。从而，可以缩短预充电周期。
从下文结合附图的详细描述中，本发明的上述和其它目的和新的特点将更加清楚。但是，应当知道附图仅仅用于说明的目的而不是对本发明的限制。
附图说明
图1为用于说明本发明的原理的连续存取操作的操作波形图；
图2为示出根据第一实施例的半导体存储器件的数据输入/输出路径的电路方框图；
图3示出根据第一实施例的预充电控制部分的具体例子的电路方框图；
图4示出根据第一实施例的操作波形图；
图5示出根据第二实施例的预充电控制部分的电路方框图；
图6示出根据第三实施例的预充电控制部分的电路方框图；
图7示出根据第三实施例的位线电压监视电路的电路图；
图8为示出异步型存储器的页面操作(正常操作)的操作波形图；
图9为示出用于异步型存储器的页面写入操作的后写入功能(第四实施例)的操作波形图；
图10为示出同步型存储器的脉冲操作(正常操作)的操作波形图；
图11为示出用于同步型存储器的脉冲写入操作的后写入操作(第五实施例)的操作波形图；
图12为示出现有技术的数据输入/输出路径的电路方框图；
图13为示出现有技术的连续存取操作的操作波形图；
图14为现有技术中预充电周期被缩短的数据输入/输出路径的电路图；以及
图15为图14的操作波形图。
具体实施方式
图1示出用于说明本发明的原理的连续存取操作的操作波形图。由于字线的释放，连接到多个存储单元的多条位线的数据被设置在多个位线对(BL0和/BL0、…、BLN和/BLN)中，并且由读出放大器(未示出)差分放大到电源电压VCC和地电压VSS的电压电平。也就是说，当连接到多个存储单元的多条位线的电压电平到达电源电压VCC或地电压VSS时，对多个存储单元的数据恢复结束，并且可以保持数据的存储。
当通过在位线对(BL0和/BL0、…、BLN和/BLN)的差分放大获得的电压电平达到预定电压电平，则开始在由列选择线CL0、…、CLN所选择的位线对与由数据线对(DB和/DB)之间的连接。数据线对(DB和/DB)的电压电平被限幅。作为限幅电压的中值，电压值被设置为(1/2)VCC的电压电平。因此，当位线对和数据线对被连接时，位线对的电压电平接收数据线对的电压干扰。例如，位线BL0、…、BLN的高电压电平降低，而位线/BL0、…、/BLN的低电压电平升高。也就是说，出现所谓的干扰现象。
当开始连接时，对于位线对(BL0和/BL0、…、BLN和/BLN)的电压电平，防止由于干扰现象所造成的电压干扰的电压电平可以是避免位线之间的高-低电平关系反转的放大电平。不需要差分放大到整个放大电平。在图1中，当位线对(BL0和/BL0)的差分放大电平达到预定电压以保证用于连续存取操作的高速初始存取时，列选择线CL0被以脉冲的形式而驱动。
在初始存取操作时，位线对(BL0和/BL0)受到干扰现象。但是，由于在完成列选择线CL0的脉冲驱动之后位线对(BL0和/BL0、…、BLN和/BLN)的差分放大继续进行，因此随着从干扰现象恢复而执行位线对(BL0和/BL0)的差分放大，并且在此之后还执行其它位线对(BL1和/BL1、…、BLN和/BLN)的差分放大。从而，在对于列选择线CL1进行第二次脉冲驱动之前，位线对被差分放大到全幅度电压电平。
在此之后，列选择线CL1、…、CLN被按次序以脉冲的形式驱动，并且相应的位线对(BL1和/BL1、…、BLN和/BLN)和数据线对(DB和/DB)被连接。当它们被连接时，在位线对上出现干扰现象。但是，由于连续操作该读出放大器时，在连接之后位线对的电压电平返回到全电压电平。
在位线对(BL0和/BL0、…、BLN和/BLN)被差分放大到全幅度电压电平之后，当前激活的字线WL0在列选择线CL0、…、CLN的脉冲驱动之间的适当时序(在图1中，用虚线所表示对于字线WL0的跃变波形)中释放。从而，字线的释放时间τA可以嵌入在正在进行的连续数据存取操作中。预充电操作可以仅仅采用读出放大器的释放时间τB和位线对的均衡时间τC中执行。从而，可以缩短预充电周期。
在此之后，将参照基于图2至11的示意图具体描述本发明的半导体存储器件的控制方法以及该半导体器件的第一至第五实施例。
图2为示出根据第一实施例的半导体存储器件的数据输入/输出路径的电路方框图；由字线WL0所选择的存储单元C00和C10被分别连接到位线BL0和BL1，并且由字线WL1所选择的存储单元C01和C11被分别连接到位线/BL0和/BL1。字线WL0和WL1通过由字线激活信号WLE所激活的字解码器WLD解码行地址(未示出)而被选择。
读出到位线BL0和BL1、/BL0和/BL1被读出放大器0(SA0)和读出放大器1(SA1)差分放大，作为位线对BL0和/BL0、BL1和/BL1。读出放大器0和1(SA0、SA1)被通过一个读出放大器控制电路SAC的读出放大器激活信号SAE所控制。
位线对(BL0和/BL0、BL1和/BL1)被列选择线CL0和CL1所控制，并且通过传输门对(T0Z和T0X、T1Z和T1X)电连接到数据线对(DB和/DB)，从而执行数据存取操作。
通过来自列选择触发电路CLT的列选择触发信号CLE，列选择线CL0和CL1从对应于解码的列地址(未示出)的列解码器0(CD0)或列解码器1(CD1)所输出。
读出到数据线对(DB和/DB)的数据被读出放大器SB所放大，并且从输入/输出缓冲器IOBUF输出。另外，输入到输入/输出缓冲器IOBUF的写入数据被从未示出的写入放大器通过数据线对(DB和/DB)写入在位线对(BL0和/BL0)或(BL1和/BL1)中。
在此有一个均衡电路0(EQ0)和一个均衡电路1(EQ1)，其均衡位线对(BL0和/BL0、BL1和/BL1)，用于在完成数据存取时对该位线对进行初始化。在均衡控制电路EQC的控制下执行均衡操作。
在第一实施例中的预充电控制部分1具有用于释放字线的字线释放电路WLR1、用于释放读出放大器的读出放大器释放电路SAR1、以及用于均衡位线对的位线均衡电路BLR1。
被输入读出放大器激活信号SAE的延迟电路1(11)连接到字线释放电路WLR1，并且把延迟时间τ1添加到读出放大器激活信号SAE的延迟信号SAED1被输入作为控制信号。另外，列选择触发信号CLE被输入到一个禁止(INH)端。从字线释放电路WLR1输入字线释放信号WLRST，并且进一步输入到字解码器WD以及输入到读出放大器释放电路SAR1和位线均衡电路BLR1的使能(EN)端。
读出放大器释放电路SAR1被预充电信号PRE所控制，并且读出放大器释放信号SARST被输出到读出放大器控制电路SAC。另外，读出放大器激活信号SAE被输入到读出放大器释放电路SAR1的预置(PST)端。
被输入预充电信号PRE的延迟电路B(DB)连接到位线均衡电路BLR1，并且把延迟时间τB添加到预充电信号PRE中的延迟信号φDB被输入，并且位线均衡信号BLRST被输入到均衡控制电路EQC。另外，位线均衡消除信号BLPC被输入到位线均衡电路BLR1的预置(PST)端。
当预充电周期结束并且开始连续数据存取操作时，位线均衡消除信号BLPC被输入，并且位线均衡电路BLR1被预置。位线均衡信号BLRST被释放并且改变为一个状态，其中使能(EN)端可以接收字线释放信号WLRST和延迟信号φDB。
在字线WL0或WL1被字线激活信号WLE所选择之后，读出放大器激活信号SAE被激活，并且位线对(BL0和/BL0、BL1和/BL1)的差分放大被启动。与此同时，读出放大器释放电路SAR1被预置，并且读出放大器释放信号SARST被释放，它变为这样一个状态，其中使能(EN)端可以接收字线释放信号WLRST和预充电信号PRE。另外，它被输入到延迟电路1(11)，并且具有延迟时间τ1的延迟信号SAED1的时序长度被启动。
在此，延迟时间τ1是从读出放大器激活信号SAE的输入到位线对(BL0和/BL0、BL1和/BL1)的差分放大完成之后的预定时序。该时间被设置为作为列选择触发信号CLE的释放周期的在连续存取操作中不执行脉冲驱动的一个周期。但是，在准备列选择触发信号CLE的脉冲驱动时序和在加速时在列选择触发信号CLE和字线释放信号WLRST之间的关键操作时序之差时，列选择触发信号CLE被设置为禁止(INH)信号。在列选择触发信号CLE的脉冲驱动完成之前输入延迟信号SAED1的情况中，字线释放信号WLRST被输出，等待列选择触发信号CLE的脉冲驱动完成。
当延迟时间τ1从读出放大器激活信号SAE的输入开始计算时，延迟信号SAED1被输入到字线释放电路WLR1。在字线释放电路WLR1中，列选择触发信号CLE被输入到禁止(INH)端，因此，列选择触发信号CLE不被激活，并且在列选择线CL0和CL1不被脉冲驱动的情况下，根据延迟信号SAED1的输入，字线释放信号WLRST被输出。从而，在预充电周期启动之前，字线WL0或WL1被释放。
在这种情况中，最好字线释放信号WLRST为锁存信号，或者在该信号被输入到读出放大器释放电路SAR1和位线均衡电路BLR1的使能(EN)端之后一个状态被锁存。另外，在字线释放信号WLRST不是锁存信号的情况下，最好该状态也被锁存到字解码器WD中。
当字线的释放状态被锁存时，读出放大器释放电路SAR1和位线均衡电路BLR1也被保持在可以接收预充电信号PRE的一个状态中。当在完成连续存取操作之后开始预充电操作时，由于预充电信号PRE被直接输入到读出放大器释放电路SAR1，因此读出放大器释放信号SARST被直接输出，并且执行读出放大器的释放。另一方面，由于预充电信号PRE被通过延迟电路B(DB)输入到预充电信号PRE，因此在延迟时间τB之后，位线均衡信号BLRST被输出，并且开始位线对(BL0和/BL0、BL1和/BL1)的均衡。在此，延迟时间τB是用于释放读出放大器的时间。在读出放大器被确定地释放之后，执行位线对的均衡操作，从而可以避免读出放大器和均衡电路之间的不必要的导通电流。
图3示出根据第一实施例的预充电控制部分的具体例子的电路方框图；被输入读出放大器激活信号SAE的延迟电路1(11)由偶数级反相器门行所构成，并且使延迟时间τ1加倍。
在字线释放电路WLR1中，从延迟电路1(11)输出的延迟信号SAED1被输入到NAND门的一个输入端。从禁止(INH)端通过反相器门把列选择触发信号CLE输入到其它输入端。NAND门的一个输出端连接到反相器门，并且来自该反相器门的输出信号被锁存电路锁存，并且输出字线释放信号WLRST。
读出放大器释放电路SAR1具有NOR门，并且读出放大器激活信号SAE从预置(PST)端通过反相器门输入到该NOR门的一个输入端。该反相器门的输出端连接到该NOR门的另一个输入端，并且NAND门连接到该反相器门。预充电信号PRE和字线释放信号WLRST通过使能(EN)端输入到该NAND门。读出放大器释放信号SARST从一个NOR门的输出端通过三级串联的反相器门输出。
位线均衡电路BLR1具有与读出放大器释放电路SAR1相同的电路结构。其中位线均衡消除信号取代在读出放大器释放电路SAR1中的读出放大器激活信号SAE，并且延迟信号φDB取代预充电信号PRE而被输入。
图4示出关于第一实施例(图2)的操作波形以及其预充电控制部分1的具体例子(图3)。预充电信号PRE跃变到低电平，并且开始连续存取操作。在位线均衡电路BLR1中，位线均衡消除信号BLPC跃变到高电平，从而把高电平设置给在低电平的位线均衡消除信号BLPC的位线均衡信号BLRST跃变为低电平，从而取消均衡状态。然后，由于在预充电过程中，位线均衡信号BLRST被再次激活，因此它被设置为预置状态，并且进入这样一个状态，其中延迟信号φDB的高电平跃变可以被接受。然后，通过未示出的控制电路，字线激活信号WLE跃变为高电平，并且字线WL0或WL1通过字解码器WD被激活。另外，在此时，字线释放信号WLRST处于低电平。
当字线WL0或WL1被激活时，到达所连接的存储单元并且存储在存储单元中的所存储电荷被分布到位线BL0和BL1。然后，通过未示出的控制电路，读出放大器激活信号SAE跃变为高电平，并且读出放大器被激活，从而位线对(BL0和/BL0、BL1和/BL1)的差分放大被启动。与此同时，读出放大器释放电路SAR1使得读出放大器释放信号SARST跃变为低电平，从而读出放大器的释放状态被取消。然后，由于在预充电周期中，读出放大器释放信号SARST被再次激活，它被设置为预置状态，并且变为可以接受预充电信号PRE的高电平跃变的状态。
在差分放大电平放大为预定电压电平时，在高电平的脉冲信号被输出作为列选择触发信号CLE。根据解码列地址，列选择线CL0被驱动作为来自列解码器0(CD0)的在高电平的脉冲信号，并且位线对(BL0和/BL0)连接到数据线对(DB0和/DB0)。在该过程中，由于干扰现象，使得位线对(BL0和/BL0)的电压电平被减小。
然后，通过在从读出放大器激活信号SAE的高电平跃变经过延迟时间τ1之后输出延迟信号SAED1，字线释放信号WLRST进行高电平跃变，并且执行字线WL0或WL1的释放。原则上执行延迟时间τ1的设置，从而在初始列选择线CL0的脉冲驱动之后并且在对位线对的差分放大完成之后，字线释放信号WLRST执行高电平跃变。但是，通过输出到字线释放电路WLR1的禁止(INH)端的列选择触发信号CLE，它被设置为使得在列选择触发信号CLE被输入的时间段中不输出该信号。从而，在列选择线的脉冲驱动之后，WLRST的电平跃变被输出，可以在字线释放时充分地保证到存储单元的恢复电平。
字线释放信号WLRST被通过读出放大器释放电路SAR1和位线均衡电路BLR1的使能(EN)端输入到NAND门的一个输入端，从而，通过字线释放信号WLRST的高电平改变，它变为这样一种状态，其中它被输入到电路SAR1和BLR1的NAND门的另一个输入端，并且可以接收预充电信号PRE和延迟信号φDB。
如果通过列选择线CL1的脉冲驱动在对位线对(BL1和/BL1)的存取操作之后，开始预充电周期，并且预充电信号PRE执行高电平跃变，则读出放大器释放信号SARST被从读出放大器释放电路SAR1输出。在此时，在高电平状态的读出放大器激活信号SAE通过反相器门把读出放大器释放电路SAR1的NOR门的一个输入端设置为低电平。因此，由于预充电信号PRE的高电平跃变使得NOR门的其它输入端执行高电平跃变，则读出放大器释放信号SARST执行高电平跃变。也就是说，由于通过预充电周期的启动使得预充电信号PRE执行高电平跃变，该读出放大器被释放。
由于位线均衡电路BLR1具有与读出放大器释放电路SAR1相同的电路结构，通过延迟信号φDB的高电平跃变，位线均衡信号BLRST执行高电平跃变，从而位线对的均衡操作被开始。在此，用于启动位线对的均衡操作的延迟信号φDB为通过延迟电路B(DB)从预充电信号PRE添加延迟时间τB的延迟的一个延迟信号。相应地，位线均衡操作的启动(BLRST的高电平跃变)被延迟时间τB延迟到读出放大器的释放的启动(SARST的高电平跃变)。如果该延迟时间τB被设置为用于读出放大器的释放的预定时间，位线对的均衡操作在读出放大器的释放完成之后执行。
另外，在预充电周期中，执行读出放大器激活信号SAE的低电平跃变。通过读出放大器激活信号SAE的低电平跃变，在通过延迟电路1(11)在延迟时间τ1之后，延迟信号SAED1变为低电平。从而，输出字线释放信号WLRST进行低电平跃变，准备下一个存取操作。
在图5中所示的第二实施例的预充电控制部分2中，其被构造为使得取代第一实施例的预充电控制部分1中的字线释放电路WLR1(图2)，提供一个字线释放电路WLR2，另外提供一个列选择时间检测电路22。如果要被输入的列选择触发信号CLE达到预定次数，则列选择时间检测电路22输出检测信号CLDT。
另外，可以设置为使得检测信号CLDT被通过使延迟时间τ2加倍的延迟电路2(12)提供到字线释放电路WLR2。在此时，可以形成一种结构，使得延迟电路1(11)被检测，并且消除来自读出放大器激活信号SAE的控制。如果提供至少任何一个延迟电路11和12，或者响应检测信号CLDT而没有经过延迟电路2(12)，则在位线对中的差分放大完成之后，可以对列选择之间的预定时序定时。另外，如果预定次数检测到列选择触发信号CLE，则根据延迟时间τ2，可以定时到列选择触发信号CLE被输出之前的适当时序。
另外，由列选择时间检测电路22所检测的列选择数可以被设置为1或更大，达到从总选择次数减1的次数，或者对于脉冲长度NBL设置为1或更大，达到(NBL-1)或更小的次数。前者是用于页面模式的设置，其中响应列地址的跃变，执行地址存取，顺序地选择相应的列选择线，并且后者是对于脉冲模式的设置，其中根据初始列地址，顺序和自动地选择列选择线。
在此，如果响应脉冲长度(NBL)寄存器24的内容，为脉冲模式提供脉冲长度(NBL)寄存器24的情况下，可以把最大可计数数字(NBL-1)设置在列选择时间检测电路22中。
对于页面模式，在预先根据操作标准等等设置最大连续存取数目的情况下，可以设置在列选择时间检测电路22中的最大可计数数目。另外，在连续存取数目不确定的情况下，可以设置在列选择时间检测电路22中检测初始列选择的数目为与连续存取数目相对应。
在脉冲模式的情况中，最好形成一种结构，使得τ2被设置为从所检测的列选择触发信号CLE到相邻的列选择触发信号CLE开始的时间，并且检测作为在列选择时间检测电路22中的最大可计数数值的第(NBL-1)个列选择。通过该设置，在作为最后的列选择的第(NBL)个列选择开始之前，输出字线释放信号WLRST。
在该设置中执行写入操作的情况下，在第(NBL)个列选择时，不能够执行对存储单元的写入操作。在这种情况中，相应的列地址和写入数据被存储在一个寄存器中用于暂时存储，并且这在连续存取操作完成之后用于刷新操作的时间区域中可以被嵌入作为辅助写入操作。在此，响应在上述时间区域中的刷新标准，执行刷新操作。但是由于刷新周期是较长的周期，因此执行刷新操作的时间区实际上是为刷新操作保证的时间区的一部分，并且剩余的时间区被保留作为没在存取操作也没有刷新操作的空白时间区，并且对于写入操作的脉冲模式预先执行字线的释放，从而可以缩短预充电周期。
在页面模式中执行写入操作的情况中，由于连续存取数目是不确定的，因此在字线释放之后选择的列选择线的数目也是不确定的。在页面模式中，当该字线在一次连续存取操作中被激活时，被差分放大的位线对的总数(N)被预先确定，并且该总数(N)是被选择的列选择线的总数。相应地，在字线被预先释放之后进行写入操作，构造为提供(N-1)组暂时存取寄存器，并且按照与脉冲模式的情况相同的方式，可以在完成连续存取操作之后用于刷新操作的时间区中执行另外的写入操作。
在图6中所示的第三实施例的预充电控制部分3中，存在一种结构，其中提供一个字线释放电路WLR3取代第二实施例的预充电控制部分2中的字线释放电路WLR2(图5)。另外，取代第一和第二实施例的延迟电路1(11)(图2和5)，提供位线电压监视电路13。
读出放大器激活信号SAE和列选择触发信号CLE被输入到位线电压监视电路13，并且作为监视位线电压的结果，监测信号BLF被输出到字线释放电路WLR3。
图7示出位线电压监视电路13的一个具体例子。提供一个比较器，其中偏置电流响应高电平的读出放大器激活信号SAE而流动，并且由寄存器所分压的参照电压VRF连接到其中一个输入端。监视位线的一端被连接到另一个输入端，使得位线电压VDBL被检测。
监视位线具有与实际位线相同的物理结构，并且具有相等负载结构。作为模拟连接到实际位线的多个存储单元的负载，除了连接在实际位线中的布局之外，另外连接与构成存储单元的用于切换的NMOS晶体管相等价的一个NMOS晶体管。由于该NMOS晶体管模拟在实际位线中的负载，因此栅极端被连接到源极端，并且偏置到低电势，从而保持截止状态。在NMOS晶体管的连接节点之间的电阻成份是被明确描述的监视位线的一个布线电阻。由于它具有与实际位线相等价的物理结构，因此它具有等价的电阻值。
被提供在监视位线的另一端的伪读出放大器是这样一种电路结构，其模拟由该读出放大器所执行的实际位线的差分放大。执行从监视位线通过PMOS晶体管到电源电压VCC的连接，以均衡通过NMOS晶体管的位线的电压VEQBL。配置伪读出放大器的PMOS/NMOS晶体管具有与配置读出放大器的晶体管等价的驱动能力。均衡电压VEQBL例如为(1/2)VCC电压。读出放大器激活信号SAE被通过反相器门输入到PMOS/NMOS晶体管的栅极端。也就是说，在读出放大器激活信号SAE处于低电平并且它处于释放状态的情况下，NMOS晶体管导通，并且监视位线被初始化为均衡电压VEQBL。当读出放大器激活信号SAE变为高电平并且它进入激活状态时，PMOS晶体管导通，并且监视位线被充电到电源电压VCC。它模拟在被差分放大的位线对中的高电平侧位线对。
另外，由列选择触发信号CLE所控制的NMOS晶体管在高电平脉冲驱动周期过程中导通，并且把监视位线电连接到VEQDB，模拟当位线连接到数据线时的干扰现象。电压VEQDB是被限幅的数据线的电压中值，并且例如为(1/2)VCC电压。
在位线电压VDBL超过参考电压VRF的情况下，比较器的输出端执行低电平跃变，并且由反相器门所反相，并且高电平检测信号被输出。参考电压VRF被设置为位线对被充分地差分放大的电压，并且对存储单元的充分恢复电压的改写成为可能。
图9中所示的第四实施例的操作波形示出被应用于这样一种情况(页面写入操作)的操作波形，其中异步型存储器的页面操作为一个写入操作。在具有所谓的后写入功能的情况下，其中在字线被预先释放之后的写入操作被另外写入在被保证用于刷新的时间区中。
在描述第四实施例之前，包括在正常异步型存储器中的页面操作的操作波形在图8中示出。第一操作周期是页面写入操作的一个操作周期。由作为触发信号的/CE1的低电平改变启动该操作，并且行地址AR0被用作为地址信号ADD，并且开始行系统的操作。具体来说，通过解码行地址AR0而选择的字线WL0被激活，并且存储单元的数据被读出到位线，以及由读出放大器执行差分放大(WLSL)。
在经过预定的时间之后，/WE变为低电平，并且确定该操作周期为页面写入操作。与此同时，作为地址信号ADD，列地址AC0至AC3被顺序地切换以与写入数据(未示出)一同被输入。列地址AC0至AC3的切换被从外部控制，并且该列地址被在适当的操作周期tPC中切换，从而执行连续的存取操作(在这种情况中，为写入操作)。执行所谓的地址存取操作。对于各个列地址AC0至AC3，由高电平脉冲激活相应的列选择线CL0至CL3，并且对应于每个列地址的位线对被连接到数据线对，从而从外部执行数据的写入(WR0至WR3)。
第二操作周期是执行读出操作作为页面操作(页面读出操作)的情况。这是与页面写入操作相等价的操作。由行地址AR10所选择的字线WL10被作为触发信号的/CE1的低电平改变所激活(WLSL)，然后根据/OE的低电平改变，对应于列地址AC10至AC13的列选择线CL10至CL13被激活，并且执行连续的数据读出(RD10至RD13)。
第三操作循环是一个正常读出操作，其中执行正常的单个数位读出循环。对于由行地址AR20所选择的字线WL20，对应于列地址AC20的列选择线CL20被激活，并且执行单个位数据的读出。
在图8中所示的异步型存储器的页面操作中，可以响应列地址的改变适当地增加和减小连续存取的次数。在图8中，对于4个列地址的改变执行连续存取操作被描述为一个例子。需要tPW作为页面写入操作的一个循环时间，并且tPR作为页面读出操作的一个循环时间。
用于刷新的被保证时间区((I)至(III))被提供在3个操作循环的任何两个循环之间，即第一操作循环、第二操作循环和第三操作循环。但是，通常一个刷新循环时间与正常操作循环时间相比是一个较长的循环时间，对在几十纳秒中执行的1000次存取操作执行一次刷新操作。因此，没有在操作循环之间的所有时间区中执行刷新操作的情况。如果它与该刷新周期相一致，则它在((1)至(III))的时间区中的任何一个时间区内执行，并且一个待机状态被保持在其它时间区中。如果执行刷新操作，通常在正常存取操作之前和之后不同的字线WLRef被激活，因此需要设置用于切换字线的预充电周期tPR。在该周期过程中，执行字线的切换、基于此的读出放大器的释放操作以及位线对的均衡操作。
在图9的第四实施例中，第一和第二操作循环被示出为页面写入操作。在上述正常操作中(图8)，字线WL0和WL10在由第四列地址AC3和AC13选择列选择线CL3和CL13之后被释放，并且相反，在第四实施例中，在由第三列地址AC2和AC12选择列选择线CL2和CL12之后执行释放。不执行对第四列地址AC3和AC13的写入操作，并且可以进入预充电操作，以及可以随着连续存取操作的操作周期tPC而缩短页面写入操作的循环时间tPW0(tPW0＝tRW-tPC)。
对于第四列地址AC3和AC13，其中不在页面写入操作的操作循环中执行写入，列地址AC3和AC13被存储在地址寄存器RGA(1)和RGA(2)中，相应的写入数据被存储在写入数据寄存器RGD(1)和RGD(2)中，并且在页面写入操作完成之后用于刷新操作的时间区中执行另外的写入操作。另外，在另外写入的情况中，由于通常被激活的字线是不同的，因此最后还在地址寄存器RGA(1)和RGA(2)中存储在页面写入操作中被激活的行地址。
在此，最好采用两组地址寄存器RGA(1)和RGA(2)以及两组写入数据寄存器RGD(1)和RGD(2)。这是因为如图9中所示，连续执行两个页面写入循环，并且可以在这些周期之间的一个时间区中执行刷新操作。在这种情况中，暂时存储在第一页面写入操作的操作循环中的列地址和写入数据被另外写入在第二页面写入操作的一个操作循环之后的时间区中。这是因为需要保持被暂时存储在第二页面写入操作的操作循环中的列地址和写入数据，直到它们被进一步写入在之后的一个时间区中，并且与此同时，存在用于保持被另外写入在其中的两组对象的一个周期。
另外，字线被进一步预先释放的情况下，在图9中所示的字线的释放时序中，最好相应于在字线的释放之后选择的列选择线的数目提供地址寄存器和写入数据寄存器。在这种情况中，响应连续页面写入循环，最好通过适当地提供一组寄存器而把本发明应用于连续存取的数目不确定的页面写入操作中，以及在周期之间执行的刷新操作，其中在一个时间区中可以有其它的写入数目。例如，在字线释放之后被选择的列选择线的数目假设为5。在连续执行页面写入操作并且在相邻的周期过程中执行刷新操作的情况下，可以在提供用于暂时存储的10组寄存器的情况中实现后写入功能。
通过进一步提供用于暂时存储的寄存器，或者通过页面操作执行另外的写入操作等等，可以相应于该页面写入操作的情况继续执行。
另外，在例如伪SRAM等等这样的半导体存储器中，其中独立地执行例如数据读出和写入等等这样的外部存取操作以及刷新操作，考虑一种情况，其中外部存取开始请求信号与一个刷新开始请求信号相竞争。在该情况中，可能有这样一种情况，其中通过把外部存取操作和刷新操作设置在一个操作循环中作为一系列操作而定义循环时间tCE。可能有这样一种情况，其中在用于刷新操作的时间区中不实际执行刷新操作，并且可能通过使用该时间区而执行另外的写入操作。
通过预先释放该字线，可以缩短预充电周期，并且可以缩短页面操作的循环时间。通过使用上述后写入功能，该优点不但可以应用于页面读取操作而且还应用于页面写入操作。
图11中所示的第五实施例的操作波形示出把本发明应用于异步形存储器的脉冲操作为写入操作的情况(脉冲写入操作)的操作波形。这是具有所谓的后写入功能的情况，其中在用于刷新的时间区中执行在字线被预先释放之后的写入操作。
在描述第五实施例之前，在图10中示出在正常的异步型存储器的中的脉冲波形。第一操作周期是脉冲写入操作，第二操作周期是脉冲读取操作。图10为CAS等待时间1的时序图。这是用于脉冲写入操作和脉冲读取操作的一种情况，通过伴随自动预充电操作的命令(WRA命令和RDA命令)而执行该脉冲操作。在此示出脉冲长度为8的一种情况。
通过在方框1的激活命令ACT，响应行地址AR0和AR10，字线WL0和WL10被激活，并且从存储单元读出到位线的数据被读出放大器差分放大。在方框3，当输入WRA命令和RDA命令时，根据同时输入的列地址AC0和AC10，启动脉冲写入操作和脉冲读取操作，并且对于每个方框连续执行数据的输入/输出。在脉冲写入操作中，数据WD0至WD7被写入在时钟3至时钟10中，并且在脉冲读取操作中，数据RD0至RD7被在时钟4至时钟11读出。脉冲写入循环和脉冲读取循环同时有12个时钟周期(CLK)所构成。
在图11的第五实施例中示出对于同步型半导体器件的波形，其中通过提供用于在脉冲读取操作中嵌入用于刷新操作的时间区而提供操作标准，而不使脉冲操作中断，可以执行刷新操作，并且还具有后写入功能。按照与图10的情况相同的方式，图11中的脉冲操作的条件为CAS等待时间1、脉冲长度8以及通过伴随自动预充电操作的命令(WRA命令和RDA命令)所执行的脉冲操作。
为了在脉冲读取操作中嵌入用于刷新的时间区，在脉冲读取操作中的列选择线CL10至CL17不与时钟CLK同步，从而在快速的循环中执行选择。也就是说，在时钟CLK的时序之前，位线对和数据线对被电连接，并且数据被读出到数据线对。在此规定被预先读出的数据被存储在例如数据缓充电路等等这样的暂时存储电路中，并且与作为读出时序的时钟CLK同步地被输出到外部。
为了预先读出数据，可以均衡以与外部标准相比更快速的时序读出数据而被差分放大的位线对。因此，在页面读取循环的后半部分(时钟CLK7至CLK11)保证一个时间区，并且可以在该时间区中嵌入刷新操作。另外，还可以利用该时间区作为用于在脉冲写入操作中不被执行写入的列选择线CL7的额外写入区。
另外，还在脉冲读取循环中，在对应于作为读出操作的RD16和RD17的列选择线CL16和CL17之间，可以通过释放字线WL10而缩短预充电周期。
在脉冲写入操作中，按照与图10的情况相同的方式，在与该时钟同步的时序执行脉冲操作，为了预先释放字线，脉冲写入操作被完成，而不执行对列选择线CL7的写入。不被写入的列地址和写入数据被保存在用于暂时存储的地址寄存器RGA(1)和写入数据寄存器RGD(1)中。在此时，最好把行地址保持在地址寄存器RGA(1)中。保持在寄存器RGA(1)和RGD(1)中的地址和写入数据被另外写入在嵌入于脉冲读出操作中的时间区中。
通过预先释放字线，可以缩短预充电周期，并且可以缩短脉冲操作的循环周期。通过利用上述的后写入功能，该优点不但可以应用于脉冲读出操作而且可以应用于脉冲写入操作。
另外，由于执行脉冲操作而不执行列选择线CL7的选择，则脉冲写入循环可以为11个时钟周期，缩短一个时钟周期，而在正常情况下它是12个时钟周期。在脉冲读取循环中，由于可以在时钟CLK之前预先选择列选择线CL10至CL17，因此可以按照相同的方式减小循环时钟的数目。可以实现脉冲操作的缩短。
如上文具体所述，在该半导体存储器件的控制方法中，以及在该半导体存储器件中，可以在例如页面操作、脉冲操作等等这样的正在进行的连续存取操作过程中执行字线WL0、WL1和WL10的释放，因此不需要在作为完成连续存取操作之后的初始化操作周期中执行相同的操作。根据半导体存储器件容量的增加，字线WL0、WL1和WL10连接到多个存储单元，并且布线长度被缩短，即使在出现释放的情况下增加电压跃变的时间常数，在预充电周期过程中，字线WL0、WL1和WL10的释放的时间常数不增加，并且可以缩短预充电周期。相应地，可以压缩预充电周期在对于存储单元的存取周期的比例，并且可以缩短循环时间，以提高在半导体存储器件的操作周期中所占据的数据存取操作的占有比率。
另外，在异步型存储器的情况中，可以在时钟暂停模式、断电模式等等这样的没有执行外部存取操作的操作模式过程中执行用于执行后写入操作的额外写入循环，预先知道给定时间的NOP循环的继续。
另外，在连续存取操作中，在作为列选择部分的列选择触发电路CLT不输出列选择触发信号CLE的状态中，在字线激活电路WLR1至WLR3被激活的情况下，执行字线WL0、WL1和WL10的释放操作。由于来自列解码器0、1的列选择线CL0和CL1(CD0和CD1)不被选择，通过避免多条位线在列选择过程中受到干扰现象，可以执行字线WL0、WL1和WL10的释放操作，在完成列选择之后完成恢复到多个存储单元。可以缩短预充电周期而不使存储在多个存储单元中的数据的保持性能下降。
另外，在字线WL0，WL1和WL10的释放被执行之前的激活状态中，在位线BL0和BL1或/BL0和/BL1被放大为即使在出现干扰现象的情况下数据的逻辑电平也不被反转的电压电平的阶段开始数据存取。相应地，当在连续存取操作中的初始数据存取速度被保持为高速时，在连续存取操作过程中执行字线WL0、WL1和WL10的释放操作，从而可以缩短预充电周期。
另外，从连续存取操作激活到多个位线对中的数据差分放大完成为止的时间是由半导体存取器件的电路结构、物理条件等等所固有的时间，另外在连续存取操作中的列选择触发信号CLE之间的时间段是响应该半导体存储器件或操作标准所固有的时间而定义的时间，从而该时间被定时为作为第一预定延迟时间的延迟时间τ1或者作为第二延迟时间的延迟时间τ2，从而在多条位线对中差分放大完成之后的预定时序可以被定时。另外，延迟时间τ1可以由作为第一延迟电路的延迟电路1(11)所定时，并且延迟时间τ2可以由作为第二延迟电路的延迟电路2(12)所定时。
在此，延迟时间τ2是从作为第一列选择的前列选择触发信号CLE完成时到作为第二列选择的后列选择触发信号CLE开始之前的预定时间的倍数。前和后列选择信号CLE可能为相邻触发信号，并且在该时间段过程中的中间时间被定时。
另外，对于在连续存取操作中的列选择触发信号CLE，由于半导体存储器件的电路结构和操作标准所固有时间的情况例如为在脉冲模式中的存取操作，以及响应输入/输出标准而定义该时间的情况例如为响应从外部输入的列地址的改变和存取命令而执行数据存取的情况。
另外，字线激活信号WLE是除了字线WL0、WL1和WL10的激活操作包括与字线WL0、WL1和WL10的激活相关的操作或者其控制信号，以及在字线WL0、WL1和WL10的激活的预定时序执行的预定操作或者其控制信号。另外，作为用于启动数据的差分放大的读出放大器激活信号SAE是除了读出放大器的激活操作或其控制信号之外包括与差分放大的激活相关的操作或其控制信号，以及在差分放大器的激活的预定时序执行的操作或者其控制信号。对于行系列的操作，存在一个信号，其中包括在预定时序执行的一系列操作或者其控制信号。
另外，如果由于半导体存储器件的电路结构、其物理条件或者操作标准等等，在前列选择触发信号CLE完成时，数据的差分放大被完成，则不需要延迟电路2(12)。可以使前列选择触发信号CLE结束的时间点具有预定的时序。
另外，对于执行脉冲操作的半导体存储器件，可以设置在小于第(脉冲长度-1)次的触发信号中的前列选择触发信号CLE。另外，可以设置作为在最后的列选择触发信号CLE之前的一个触发信号CLE的第(脉冲长度-1)次的触发信号CLE。在这种情况中，在除了最后的列选择触发信号CLE之外的一个触发信号CLE中，字线WL0、WL1和WL10处于激活状态，并且还可以灵活地对应于连续写入操作。
另外，由于多条位线BL0和BL1、或/BL0和BL1电连接到多个存储单元C00和C10或C01和C11，则通过在数据恢复为多个存储单元C00和C10或者C01和C11完成的时间点释放该字线WL0或WL1，可以在由半导体存储器件的电路结构、物理条件等等所确定的固有的最小时间内释放该字线WL0或WL1。在连续存取操作之前，字线WL0或WL1被释放，并且在连续存取操作的长度不固定的页面操作中，可以缩短预充电周期，而与连续存取的长度无关。
另外，根据初始列选择触发信号CLE，可以在由半导体存储器件的电路结构、物理条件等等所确定的固有最小时间内释放WL0、WL1和WL10。在连续存取操作之前，可以释放字线WL0、WL1和WL10，并且在连续存取的长度不固定的页面操作中，可以缩短预充电周期，而与连续存取的长度无关。
另外，根据第三实施例，通过检测具有与位线相等的结构以及具有等价负载结构的监视位线的电压电平，可以确保检测差分放大的完成。
另外，本发明不限于上述实施例，并且它显然可以在不脱离本发明的精神范围内做出各种改进和变化。
例如，在第一至第三实施例中，对于延迟电路1(11)、列选择时间检测电路22和位线电压监视电路13的预定组合是示例性的，但是在本发明中不限于这些组合，它可以独立使用。另外，可以使用除了该示例组合之外的其它组合。
另外，在第四和第五实施例中，页面操作被描述为异步型存储器的连续存取操作，并且脉冲操作被描述为同步型存储器的连续存取操作，但是显然本发明可以应用于把脉冲操作功能用在异步型存储器的情况，以及把页面操作用于同步型存储器的情况。在此，对异步型存储器的脉冲操作是具有这样一种操作的情况，其中提供内部计数器等等，并且根据初始列地址的输入，顺序地切换存取点。另外，对同步型存储器的页面操作是读出命令和写入命令连续的情况。
在本发明中，字线或字线激活信号的激活包括字线或其控制信号的内部操作，用于激活字线或其内部控制信号的相关操作，以及分别利用预定的时序或其控制信号执行字线的激活的预定操作。另外，数据放大的启动或者用于数据放大的初始化信号包括用于例如读出放大或者其控制信号等等这样的放大电路的初始化操作，用于启动数据放大或其控制信号的操作，以及用于分别利用预定的时序或其控制信号执行用于对数据放大初始化的预定操作。用于行系统的操作包括利用预定时序或其控制信号执行的顺序操作。
另外，第一列选择的选择或第一列选择部分可以在连续存取操作中被设置为在最后的列选择之前的第(脉冲长度-1)个列选择，从而除了最后列选择之外的其它列选择可以被置于有效状态。这对于写入操作是优选的。
另外，根据第一列选择或者被设置为在连续存取操作中的第一列选择的第一列选择部分所进行的选择，可以用半导体存储器件的电路结构或材料条件所固有的最短时间执行字线的释放。从而，可以在正在进行的连续存取操作之前释放字线，并且可以缩短预充电周期，而与在连续存取操作的长度不确定的页面模式过程中的连续存取长度无关。
另外，在连续存取操作是连续数据写入操作的情况下，对于在字线激活之后对列选择的写入操作，最好地址和写入数据被暂时地存储。连续数据写入操作的周期比刷新周期更短，因此在为刷新操作保证的时间区中，不执行刷新操作的一部分时间区可以用于额外数据写入操作。
在这种情况中，对于暂时存储区域或者地址寄存器组和写入数据寄存器组，可以构造为使得对应于与通过从要被激活的字线所选择的存储单元的数目减1所获得的数目相同的存储单元组的列地址被存储。从而，即使以任何时序释放字线，对应于随后的写入操作的列地址和写入数据组可以被暂时地存储。在连续存取操作的长度不确定的用于数据写入操作的页面模式中，可以用适当的时序释放字线，而与连续存取的长度无关。另外，对于用于连续存取的长度被确定的写入操作的脉冲模式，可以用适当的时序释放字线。
另外，可以连续地执行额外数据操作，从而可以高速地执行额外数据写入操作。
根据本发明，按照在连续存取操作中进行列选择过程中的预定时序，在预先执行预充电操作过程中执行字线的释放，从而没有对存储单元的恢复电压的任何恶化以及对初始数据存取时间的任何延迟，可以在连续存取操作之后缩短预充电周期。

Claims (25)

1.一种用于执行连续存取操作的半导体存储器件的控制方法，该控制方法包括以下步骤：
激活字线；
将多个存储单元分别连接到多条位线；
分别放大从多个存储单元读出至多条位线的数据，
在数据放大步骤之后，选择列，从而将所述多条位线中的至少一条位线按次序连接到至少一条数据线；
释放字线，其中在满足如下条件(1)和(2)的周期中释放字线：(1)在多条位线的数据放大步骤完成之后经过预定时序之后的一个周期；以及(2)在先前的第一列选择完成和随后的第二列选择开始之间的非列选择周期。
2.根据权利要求1所述的半导体存储器件的控制方法，其中该预定时序根据从连续存取操作的激活开始的第一预定延迟时间或者从第一列选择的结束开始的第二预定延迟时间而被定时。
3.根据权利要求2所述的半导体存储器件的控制方法，其中连续存取操作的激活对应于字线的激活或者数据放大的开始。
4.根据权利要求2所述的半导体存储器件的控制方法，其中如果第一列选择在数据放大完成之后结束，则该预定时序对应于第一列选择结束的时间。
5.根据权利要求1所述的半导体存储器件的控制方法，其中存在脉冲模式，其中基于初始列地址的列选择被按次序自动地执行，并且在脉冲模式之下，第一列选择是第N次的列选择，其中N为小于或等于(脉冲长度-1)的数字。
6.根据权利要求5所述的半导体存储器件的控制方法，其中第一列选择是第N次的列选择，其中N为等于(脉冲长度-1)的数字。
7.根据权利要求1所述的半导体存储器件的控制方法，其中存在页面模式，其中对应于每个列地址跃变的列选择被按次序执行，并且在页面模式下，该预定时序对应于数据放大完成的时序。
8.根据权利要求1所述的半导体存储器件的控制方法，其中存在一种页面模式，其中对应于每个列地址跃变的列选择被按次序执行，并且在页面模式下，第一列选择是在连续存取操作中被首先执行的列选择。
9.根据权利要求1所述的半导体存储器件的控制方法，其中该预定时序是根据在多个位线处的电压电平检测或者根据在具有与多条位线相等的负载结构的一条监视位线处的电压电平检测而确定的。
10.根据权利要求1所述的半导体存储器件的控制方法，其中如果连续存取操作对应于连续数据写入操作，
则在列地址组中，至少一个列地址对应于在字线释放之后执行的至少一个列选择，并且在写入数据组中，至少一个写入数据被存储到暂时存储区域，以及
在完成连续数据写入操作之后，在为刷新操作保证的时间区中，不执行刷新操作的一部分时间区被提供，用于执行从暂时存储区域到至少一个存储单元的额外数据写入操作。
11.根据权利要求10所述的半导体存储器件的控制方法，其中该额外数据写入操作是用于按次序从列地址组中选择列地址的连续存取操作。
12.根据权利要求10所述的半导体存储器件的控制方法，其中在该暂时存储区域中提供至少两组列地址以及至少两组写入数据。
13.一种半导体存储器件的控制方法，其中包括：
字线激活步骤，其中字线被根据连续存取操作的开始请求而激活，以把多个存储单元分别连接到多条位线；
数据放大步骤，其中从多个存储单元读出到多条位线的多个数据被放大；
数据存取开始步骤，其中在数据放大步骤中的放大电平到达预定电平之后，通过执行用于把多条位线中的至少任意一条位线连接到至少一条数据线而开始连续存取操作；
字线释放步骤，其中在数据放大步骤中的放大操作完成之后并且在数据存取开始步骤中的列选择被释放时，字线被释放；
数据存取保持步骤，其中对多条位线中的任意一条位线按次序执行列选择，以在字线释放步骤之后保持连续存取操作；以及
预充电步骤，用于通过根据连续存取操作的结束请求，通过停止数据放大操作，而对多条位线初始化。
14.根据权利要求13所述的半导体存储器件的控制方法，其中在该连续存取操作是连续数据写入操作的情况下，该控制方法进一步包括：
暂时数据存储步骤，其中暂时存储在数据存取保持步骤中对其产生数据写入请求的列地址组中的至少一个列地址，以及在该列地址组中的至少一个列地址上要写入的写入数据组中的至少一个写入数据；以及
额外数据写入步骤，其中在连续存取操作结束之后不进行刷新操作的用于刷新操作的时间区中，该写入数据组被写入在对应于暂时存储的列地址组的存储单元上。
15.一种半导体存储器件，其中包括：
多条位线，当字线被激活时各条位线被连接到多个存储单元中的各个存储单元；
多个列选择部分，其中多条位线中的各条位线被独立地选择；以及
至少一条数据线，其通过多个列选择部分中的至少任何一个部分连接到多条位线中的至少任何一条位线；
该半导体存储器件通过按次序选择多个列选择部分中的至少任何一个部分而执行连续存取操作，其中该半导体存储器件进一步包括：
第一列选择结束检测电路，其检测选择要被预先选择的第一列选择部分的结束；
时序通知器部分，其通知一个周期，该周期在数据放大完成之后并且从选择要被预先选择的第一列选择部分结束直到在第一列选择部分的选择之后选择要被选择的第二列选择部分开始为止；以及
字线释放电路，其在根据来自时序通知器部分的通知信号没有选择多个列选择部分的操作时变为激活。
16.根据权利要求15所述的半导体存储器件，其中时序通知器部分包括如下两个电路中的至少一个，即向其输入用于激活连续存取操作的激活信号或者其同步信号的第一延迟电路，或者向其输入来自第一列选择结束检测器电路的检测信号的第二延迟电路。
17.根据权利要求16所述的半导体存储器件，其中用于激活连续存取操作的激活信号或者是用于激活字线的激活信号或者是用于启动数据放大的启动信号。
18.根据权利要求16所述的半导体存储器件，其中如果该检测信号在数据放大之后被输出，则来自第一列选择结束检测器电路的检测信号被定义为在时序通知器部分产生的通知信号。
19.根据权利要求15所述的半导体存储器件，其中该半导体存储器件具有脉冲模式，其中在根据初始列地址选择初始列选择部分之前按次序选择其中一个列选择部分，并且第一列选择结束检测器电路把在N次选择内所选择的一个列选择部分作为第一列选择部分，其中N为等于或小于(脉冲长度-1)的数字。
20.根据权利要求19所述的半导体存储器件，其中该第一列选择部分是在第N次选择的一个列选择部分，其中N为等于(脉冲长度-1)的数字。
21.根据权利要求15所述的半导体存储器件，其中该半导体存储器件具有页面模式，其中每个列选择部分按次序对应于每个列地址，并且该时序通知器部分通知数据放大的结束。
22.根据权利要求15所述的半导体存储器件，其中该半导体存储器件具有页面模式，其中每个列选择部分按次序对应于每个列地址，并且第一列选择结束检测器电路把在连续存取操作中首先选择的列选择部分作为第一列选择部分。
23.根据权利要求15所述的半导体存储器件，其中该时序通知器部分包括位线电压监视部分，其检测多条位线的电压电平，或者具有与多条位线相等负载结构的一个监视位线的电压电平。
24.根据权利要求15所述的半导体存储器件，其中如果连续存取操作对应于连续数据写入操作，
则该半导体存储器件进一步包括地址寄存器组，其中存储对应于在字线释放之后执行的至少一个列选择部分的选择请求的列地址组中的至少一个列地址，以及至少一个写入数据的写入数据寄存器组，以及
在完成连续数据写入操作之后，在为刷新操作保证的时间区中，通过从地址寄存器组和写入数据寄存器组选择相应的列地址和写入数据，而对存储单元执行额外的数据写入操作。
25.根据权利要求24所述的半导体存储器件，其中该地址寄存器组和写入数据寄存器组被分别提供至少两组列地址和至少两组写入数据。
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