TW594750B - Control method of semiconductor memory device and semiconductor memory device - Google Patents

Control method of semiconductor memory device and semiconductor memory device Download PDF

Info

Publication number
TW594750B
TW594750B TW091133975A TW91133975A TW594750B TW 594750 B TW594750 B TW 594750B TW 091133975 A TW091133975 A TW 091133975A TW 91133975 A TW91133975 A TW 91133975A TW 594750 B TW594750 B TW 594750B
Authority
TW
Taiwan
Prior art keywords
line
data
row
semiconductor memory
memory device
Prior art date
Application number
TW091133975A
Other languages
English (en)
Other versions
TW200305162A (en
Inventor
Yoshiharu Kato
Satoru Kawamoto
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of TW200305162A publication Critical patent/TW200305162A/zh
Application granted granted Critical
Publication of TW594750B publication Critical patent/TW594750B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

玖、發明說明 (發明說明應救明：發明所屬之技術領域、先前技術、内容、實施方式及圓式簡單說明） 【發明所屬之技術領域】 發明領域 本發明係有關於-種半導體記憶體裝置之控制方法與 具有連續資料存取作業之半㈣記㈣裝置，特別是一種 半導體記憶體裝置之控制方法與該半導體記憶體裝置，其 令-預先充電作業在該連續存取作業完成後被完成。 發明背景 10 隨著數位技術的最近發展，除了個人電腦外，如數位 相機與攜帶式電話等已處置如影像資料等之很多資料。關 於擷取與記錄影像資料，很多連續資料之高速讀取與寫出 被要求。後果為如DRAM等之半導體記憶體裝置如下列地 實施高速連續存取作業。此即，其使用如頁作業與猝發作 15業等之高速連續存取作業，其中一預設的句組線路被啟動 ，且資料存取對被該句組線路選取之記憶體胞元群組循序 地被實施。此處，關於高速資料存取而言，其有必要縮短 週期時間，其為在該連續存取作業之際的存取作業期間與 在該連續存取作業完成時的一預先充電作業期間之和。 20 第12圖顯示在一半導體記憶體裝置中資料輸入/輸出 路徑之電路方塊圖。在連續資料存取的場合，任一預設句 組線路（WL0，WL1，…）被啟動，且被選擇的記憶體胞元 群組之資料在各別的位元線路對（BL〇與/BL〇，；6]11與/；61^ ，…）中差別地放大。在差別放大被啟動後，該連續存取 6 594750 玖、發明說明 作業被啟動。在回應於行位址下，行選擇線路（CL〇 , CL1 ，…）循序地被選擇。此即，對應的轉移閘（Τ0Ζ與Τ0χ , Τ1Ζ與ΤIX ’…）循序地被形成導電的，且該對位元線路被 連接至一對資料線路（DB與/DB)，使得連續資料存取作業 5被實施。此處該存取作業包括讀出作業與寫入作業。被選 擇的行位址可被組配，其由外側循序地被輸入，且亦被組 配，其以預設的順序自動地被設定。 在該連續存取作業完成的場合，在被選擇之句組線路 被解除啟動後使得記憶體胞元由位元線路被隔離為非必要 10 的，每一對位元線路（BL0與/BL0，BL1與/BL1，…）在準備 下一個週期時被等化。此控制被一預先充電控制段1〇〇實 施。在該連續存取作業完成的場合，當一預先充電信號 PRE被輸入時，一句組線路解除啟動信號WLRSTX由一句 組線路解除啟動電路WLR被輸出。同時一延遲電路A(DA) 15 計算該句組線路之解除啟動時間（延遲時間τΑ)並毺出一信 號(|>DA。該信號(|)DA被輸入感應放大器解除啟動電路SAR 且一感應放大器解除啟動信號SARSTX被輸出。進而言之 ，一延遲電路B(DB)計算一感應放大器之解除啟動時間（延 遲時間τΒ)並輸出一信號(|)DB。該信號被輸入一位元線路 20 等時化電路BLR且一位元線路等化信號BLRSTX被輸出。 連續存取作業之樣子在第13圖被顯示。各別的位元線 路對（BL0與/BLO , BL1與/BL1，…）差別地被放大，而在對 照下資料線路對（DB與/DB)的電壓振幅受限。由於1/2之 VCC電壓被設定為一中央值，在用行選擇線路（CLO，CL1 7 玖、發明說明 ’·.·）連接之場合，干擾現象在位元線路發生。此即，電 二資料線路移向低電壓料之位以路使得電壓位準被 θ :且電位由兩電壓位準的位⑽路移向資料線路使得 β準被降低’此情況在關冑料線路後被t料線路對 5 恢復。 預先充電期間被分為三個時間區：用於將記憶體胞元 由位7G線路隔離之句組線路解除啟動時間Μ、感應放大器 解除啟動時間τΒ與位元線路對等化時間心 日本開放專利公報第1心3 12684號揭示用於縮短預先 ⑺充電期間之措施。第14圖顯示一電路方塊圖及第15圖顯示 在資料讀出之作業波形。 在第14圖顯示之日本開放專利公報第1〇_312684號揭 示的電路方塊中，一第一胞元側位元線路BLC被連接至一 第一轉移閘105之一端部，且一第一感應放大器側位元線 15路BLS被連接至第一轉移閘1〇5的其他端部，及一第二胞 元側位元線路* BLC被連接至一第二轉移閘丨丨5之一端部 ’且一第二感應放大器側位元線路* BLS被連接至第二轉 移閘105的其他端部及被句組線路WL〇與WL1選擇之記憶 體胞元120與130分別被連接至該等第一與第二胞元側位元 20線路BLC與* BLC且一感應放大器170被連接至該第一感應 放大器側位元線路BLS與該第二感應放大器側位元線路* BLS 間。 由記憶體胞元120或130之一資料讀出作業於第15圖被 顯示。首先，當第一轉移閘105與第二轉移閘115被開啟時 8 594750 玖、發明說明 ，該資料線路對170被啟動且第一感應放大器侧位元線路 BLS與第二感應放大器側位元線路* blS的電位差被放大 。在句組線路WL0與WL1被解除啟動時第一轉移閘1〇5與 第二轉移閘115被關閉。此時，第一記憶'體胞元側位元線 5路BLC與第二記憶體胞元側位元線路* BLc被設定為位元 線路重置電位VSS ,且與此平行的是，在第一與第二資料 線路對侧位元線路BLS與*BLS上之信號被輸出。 因而在資料讀出的情形中，在信號由第一與第二資料 線路對側位元線路BLS與*BLS被輸出前，句組線路WL0 1〇與冒乙1之解除啟動已被實施。所以在預先充電期間之際實 施句組線路WL0與WL1之解除啟動作業為非必要的。 然而，第12圖之半導體記憶體裝置需要對該等句組線 路之解除啟動作業時間的好想法，其在該預先充電期間與 該等位元線路對的等化作業之際被實施，此為一問題。_此 15乃因报多記憶體胞元被連接至該等句組線路與該等位元線 路一者，且配線長度很長。此即，因記憶體胞元所致之寄 生電容與因配線所致之線電阻變大，且電壓轉移需要大的 時間常數。 根據較大記憶體設計的未來趨勢，被連接至句組線路 與位元線路之記憶體胞元被增加，且根據此配線有增長之 趨勢。進而言之，其被期待句組線路與位元線路之電壓轉 移中的時間常數被加長越來越多。至於用高速連續存取作 業縮短存取期間，預先充電期間之縮短變得不足且週期時 間增加都為可能的。由於週期時間增加，資料存取速度可 9 玖、發明說明 :又到限制。進而言之，週期時間之預先充電期間的比例 被㈣地增加’資料存取速度因而無法被提高。高 、一效率資料存取要求有可能無法被滿足，此為—問題 〇 在日本專利公報第10-312684號中，句組線路之解除 啟動在信號由位元線路對BLS與*BLS被輸出前被實施。 此處句組線路之解除啟動在㈣充電期間之際被實施並 非必要的，且嘗試縮短預先充電期間為可能的。然而，在 此It幵y中，由於信號由位元線路對BLS與氺BLS被輸出係 1〇在句組線路解除啟動後被實施，此為一問題。 此即，在位元線路對BLC與*BLC之差別放大且資料 重新被儲存於纪憶體胞元中後，實施句組線路解除啟動為 必要的。所以在正常環境下，可在位元線路對BLC與氺 BLC之差別放大被完成前可被讀出之第一資料讀出作業的 15啟動被延遲。高速資料存取要求有可能無法被滿足，此為 一問題。 進而言之，日本專利公報第10-312684號的内容為在 該讀出作業前，句組線路之解除啟動被實施，且在預先充 電期間之際的句組線路解除啟動因而被取消。由於句組線 20 路係事先被解除啟動，且無法被應用至寫入作業，且其可 能無法被應用至在該寫入作業後的預先充電期間之縮短， 此為一問題。 【發明内容】 發明概要 10 594750 玖、發明說明 因之，本發明之一目標A要提供一種資料存取之控制 方法與一半導體記憶體裝置能縮短在連續資料存取作業（ 即連續資料讀取/寫入作業）後到來的預先充電作業，而不 致造成對記憶體胞元之恢復電壓之惡化及起始資料存取時 5 間之延遲。 為達成此目標，依據本發明之—層面，其被提供—種 半導體記憶體裝置之控制方法，用於執行連續存取作業， 該控制方法包含：資料放大步驟，其中一句組線路被啟動 且數個記憶體胞元被連接至數條位元線路以放大資料；以 1〇及-行選擇步驟，其中在該資料放大步驟之順序後一行連 接數條位元線路中之至少一位元線路與至少一資料線路； 句組線路解除啟動步驟，其中句組線路在滿足下列條件⑴ 與⑺之-期間内被解除啟動：⑴—期間在該數條位元線 路之資料放大完成後的預設時機後發生；以及（2)在居先的 15電路行選擇完成與在後的第二行選擇開始間之非行選擇期 間。 進而言之，依據本發明之另一層面，其被提供一種半 導體記憶體裝置之控制方法，包含：句組線路啟動步驟， 其中-句組線路依照連續存取作業之開動要求被啟動而分 20別連接數個記憶體胞元至數條位元線路；資料放大步驟， 其中由該等數個記憶體胞元被讀出至該等數條位元線路的 數個資料被放大；資料存取開動步驟，其中連續存取作業 藉由進行行選擇用於在資料放大步驟中之放大位準到達預 -又位準後連接至少任一該等數條位元線路於至少一資料線 π 594750 玖、發明說明 路而被開動；句組線路解除啟動步驟，其中該句組線路在 資料放大步驟之放大作業被完成後被解除啟動且在資料存 取開動步驟中之行選擇被解除啟動；資料存取維持步驟， 其中該行選擇針對任一該等數條位元線路依序被進行而在 5句組線路解除啟動步驟後維持該連續存取作業；以及預先 充電步驟，用於藉由依照該連續存取作業之終止要求利用 停止資料放大作業而啟動該等數條位元線路。 再進而言之，其被提供一種半導體記憶體裝置被導向 本發明之-層面，包含：數條位元線路，其每一條在一句 10組線路被啟動時被連接至每一條個記憶體胞元；數個行選 擇丰又，其中每一該等數條位元線路各別地被選_ ;以及至 少一資料線路透過至少任一該等數個行選擇段被連接至至 少任-該等數條位元線路；該半導體記憶體裝置藉由依序 地選擇至少任-數個行選擇段進行連續存取作業，其中該 半導體d憶體裝置進一步包含：一第一行選擇段終止谓測 器電路偵測事先被選擇的第一行選擇段之終止選擇；-時 機通知器段通知-期間，其為在該資料放大完成後且由事 $被選擇的第-彳Tit擇段之終止選擇至在該第_行選擇段 a成後將破選擇之_第二行選擇段的開始選擇為止；以及 2〇 一句組線路解除啟動電路，其在數個行選擇段操作而沒有 -個被選擇時依照來自時機通知器段之信號而變成有源的 〇 在被導向於本發明一層 該時機通知器段通知一期間 面之該半導體記憶體裝置中， ’其為在資料放大於該等數條 12 594750 玖、發明說明 5 10 15 位元線路完成後且由居先的行選擇終止至用該第二行選擇 段之在後的行開始為止之時間，作為被該第—行選擇 終止偵測器電路所偵測之第_行選擇段的選擇之居先的行 選擇。該句組線路解除啟動電路用—通知信號被解除啟動 且該句組線路在該行選擇未被實施時隨後被解除啟動。 因而在該半導體記憶體裝置中，於進行中的連續存取 作業之際可能實施該句組線路的解除啟動。所以在該連續 存：作業完成後到來的啟動作業期間的該預先充電期間之 際實施同者為非必要m就算該句組線路被連接至該 等數個記憶體胞元且配線長度被加長及電壓轉移之時間常 數在解除啟動之場合與半導體記憶體裝置之容量提高被增 加’該時間常數未被加至該預先充電期間，而該預先充電 期間可被縮短。因之，佔用連續存取作業期間之預先充電 期間的比率可被降低，且其對記憶體胞元之存取期間可被 壓縮。因巾’若資料存取作業佔用整個作業期間，縮短週 期時間且改善比值為可能的。 進而言之，該句組線路之解除啟動於行選擇在進行中 之連續存取作業下或在該句組線路解除啟動電路被啟動而 無行選擇段被選擇的情形下未被實施的期間之際被實施。 2〇因之，該句組線路之解除啟動作業可在行選擇被完成且資 料重新儲存至記憶體胞元被完成的時間點之際被實施，避 免該等數條位元線路在行選擇之際接收干擾現象的期間。 因而，該預先充電期間可被縮短而不致惡化被儲存在該等 數個記憶體胞元中之資料的保留。 13 594750 玫、發明說明 進而言之，在句組線路被解除啟動前之啟動情況中， 資料存取在該等數條位元線路被放大至其中資料的邏輯位 準甚至在干擾現象之情形中未被逆轉的電麼位準之階段被 啟動。因之，由於連續存取作業中之起始資料存取速度被 5維持於高速，句組線路之解除啟動作業在進行連續存取作 業之際被實施。因而，預先充電期間可被縮短。 本發明之上面與進一步目標及嶄新特點將由下列詳細 描述配合相關附圖被讀取下更完全地出現。然而，其將明 白地被了解，這些圖僅為說明之目的且不欲為本發明之限 10 制的定義。 圖式簡單說明 第1圖為連續存取作業之作業波形圖，用於說明本發 明之原理； 苐2圖為一電路方塊圖’顯示被導向於一第一實施例 15 之半導體記憶體裝置的資料輸入/輸出路徑； 第3圖顯示被導向於該第一實施例之預先充電控制段 的特殊例之電路方塊圖； 第4圖顯示被導向於該第一實施例之一作業波形圖； 第5圖顯示被導向於一第二實施例之預先充電控制段 20 的電路方塊圖； 第6圖顯示被導向於一第三實施例之預先充電控制段 的電路方塊圖； 第7圖顯示被導向於該第三實施例之位元線路電壓監 測電路的電路圖； 14 玖、發明說明 第8圖為—作業波形圖’顯示非同步記憶體之頁作業( 正常作業）； 第9圖為一作業波形圖，顯示非同步記憶體之頁寫入 作業的最近寫入功能（第四實施例）； 第10圖為一作業波形圖，顯示非同步記憶體之猝發作 業（正常作業）； 第11圖為一作業波形圖，顯示非同步記憶體之猝發寫 入作業的最近寫入功能（第五實施例）； 第12圖為一電路方塊圖，顯示被導向於相關技藝之半 10導體記憶體裝置的資料輸入/輸出路徑； 第13圖為一作業波形圖，顯示被導向於相關技藝之連 續存取作業； 第14圖為一資料輸入/輸出路徑之電路圖，其中相關 技藝之預先充電期間被切短；以及 15 第15圖為第14圖之作業波形圖。 【實施方式3 較佳實施例之詳細說明 第1圖顯示連續存取作業之作業波形圖，用於說明本 發明之原理。在一句組線路之到期的啟動被連接至數個記 20憶體胞元之數條位元線路的資料在數對位元線路（BL〇與 /BL0，…，BLN與/BLN)被設定，且被感應放大器（未畫出） 差別地放大至電源電壓VCC與接地電壓VSS之電壓位準。 此即’當被連接至數個記憶體胞元之數條位元線路的電麼 位準到達電源電壓VCC或接地電壓VSS時，每一記憶體胞 15 594750 玖、發明說明 元之資料恢復終止且資料之保留可被維持。 當位元線路對（BL0與/BL0，…，BLN與/BLN)藉由差 別放大所獲得之電壓位準到達預設電壓位準時，被行選擇 線路CL0，…，CLN選擇之一對位元線路與一對資料線路 5 (DB與/DB)間之連接被開始。該對資料線路（DB與/DB)之 電壓位準的電壓振幅受到限制。一電壓值被設定為 1/2VCC作為振幅受限電壓的中心值。所以，當一對位元 線路與一對資料線路被連接時，該對位元線路之電壓位準 接收該對資料線路之電壓干擾。例如，在高電壓位準之位 10 元線路BL0，…，BLN的電壓位準降低而低電壓位準之位 元線路/BL0，.../BLN者上升。此即，所謂的干擾現象發生 〇 至於位元線路對（BL0與/BL0，…，BLN與/BLN)之電 壓位準在連接開始時，針對干擾現象所致之電壓干擾的電 15壓位準可為放大位準，其可避免位元線路間之高·低電壓 關係逆轉。差別放大非必要達到放大位準。在第1圖中， 行選擇線路CL0在該對位元線路（bl〇與/BL0)之放大位準到 達預設電壓時以脈衝的形式被驅動而確保連續存取作業之 高速起始存取。 20 在起始存取作業時，該對位元線路（BL0與/BL0)接收 干擾現象。然而，由於該等位元線路對（BL〇與/BL〇，…， BLN與/BLN)之差別放大甚至在行選擇線路CL〇之脈衝驅動 凡成後被繼續，該對位元線路（BL〇與/BL〇)之差別放大伴 酼由干擾現象被實施，且此後其他位元線路對（bli與/bli 16 594750 玖、發明說明 ，…，BLN與/BLN)之差別放大亦被實施。後果為，該等 位元線路對在針對行選擇線路CL1第二次脈衝驅動前被差 別放大至全振幅之電壓位準。 此後，行選擇線路CL1，…，CLN依序以脈衝形式被 5驅動，且對應的位元線路對（BL1與/BL1，…，Bln與 /BLN)與位元線路對（DB與/DB)被連接。當其被連接時， 干擾現象發生於該位元線路對。然而，由於感應放大器繼 續作業，該對位元線路之電壓位準在連接後回到完全電壓 位準。 10 目前被啟動之句組線路WL0在該等位元線路對（BL0與 /BL0，…，BLN與/BLN)後之行選擇線路CL0，…，CLN( 在第1圖中，轉移波形針對句組線路WL〇以虛線被指示）的 脈衝驅動間適當時機被解除啟動且被差別放大至全振幅電 壓位準。因而，句組線路之解除啟動時間r A可被埋於進 15行中之連續資料存取作業中。預先充電作業可僅花費感應 放大器之解除啟動時間7： B與該對位元線路之等化時間r C被完成。因而，預先充電期間可被縮短。 此後’被做成本發明的半導體記憶體裝置之方法與半 導體記憶體裝置的第一至第五實施例將參照第2至U圖為 20 基礎轉貫地被描述。 第2圖為有關一第一實施例之半導體記憶體裝置的資 料輸入/輸出路徑之電路方塊圖。被句組線路WL0選擇之 記憶體胞元C00與C10分別被連接至位元線路bl〇與BL1， 且被句組線路WL1選擇之記憶體胞元c〇i與C11分別被連接 17 594750 玖、發明說明 至位元線路/BL0與/BL1。該等句組線路WL0與WL1藉由將 一列位址（未晝出）用句組線路啟動信號WLE所啟動之句組 解碼器WD解碼而被選擇。 被讀出至位元線路BL〇與BL1，/BL0與/BL1之資料被 5感應放大器〇(sA〇)與感應放大器1(SA1)差別放大為位元線 路對BL0與/BL0，BL1與/BL1。感應放大器〇與i(SA0與 SA1)被通過感應放大器控制電路sac之感應放大器啟動信 號SAC控制。 該等位元線路對（BL0與/BL0，…，BLN與/BLN)被行 10 選擇線路CL0與CL1控制，並透過傳送閘對（Τ0Ζ與Τ0Χ， T1Z與T1X)電氣式地被連接至資料線路對（DB與/db)，使 得資料存取作業被實施。 行選擇線路CL0與CL1被來自行選擇觸發電路CLT之行 選擇觸發信號CLE由對應於解碼後行位址（未畫出）之行解 15 碼器0(CD0)或行解碼器1(CD1)被輸出。 被讀出至資料線路對（DB與/DB)之資料被感應緩衝器 SB放大且被一輸入/輸出緩衝器IOBUF輸出。進而言之， 被輸入至輸入/輸出缓衝器IOBUF之寫入資料由未晝出之寫 入放大器透過資料線路對（DB與/DB)被寫入位元線路對 20 (BL0與/BL0)或（BL1 與/BL1)。 將位元線路對（BL0與/BL0，BL1與/BL1)等化者為一 等化電路〇(EQ〇)與一等化電路1(EQ1)用於在資料存取完成 時之位元線路對的起始化。一等化作業在等化控制電路 EQC之控制下被實施。 18 594750 玖、發明說明 第一實施例中之一預先充電控制段1具有一句組線路 解除啟動電路WLR1用於將句組線路解除啟動、一感應放 大器解除啟動電路SAR1用於將感應放大器解除啟動、及 一位元線路等化電路BLR1用於等化該等位元線路對。 5 該感應放大器啟動信號SAE被輸入之一延遲電路1(11) 被連接至該句組線路解除啟動電路WLR1且其中延遲時間 τΐ被加至感應放大器啟動信號SAE之一延遲信號SEAD1被 輸入作為一控制信號。進而言之，行選擇觸發信號CLE被 輸入一禁止（ΙΝΗ)接頭。句組線路解除啟動信號WLRST由 10 句組線路解除啟動電路WLR1被輸出，並進一步被輸入一 句組解碼器WD及被輸入感應放大器解除啟動電路SAR1與 位元線路等化電路BLR1之賦能（ΕΝ)接頭。 感應放大器解除啟動電路SAR1被預先充電信號PRE控 制且感應放大器解除啟動信號SARST被輸出至感應放大器 15 控制電路SAC。進而言之，感應放大器解除啟動電路SAR1 之預置（PST)接頭為感應放大器解除啟動信號SAE所輸入者 〇 該預先充電信號PRE被輸入之延遲電路B(DB)被連接 至該位元線路等化電路BLR1且其中延遲時間τΒ被加至預 20 先充電信號PRE之該延遲信號(|)DB被輸入，及位元線路等 化信號BLRST被輸出等化控制電路EQC。進而言之，一位 元線路等化取消信號BLRC被輸入該位元線路等化電路之 預置（PST)接頭。 當預先充電期間完成且連續資料存取作業被啟動時， 19 594750 玖、發明說明 位元線路等化取消信號BLPC被輸出且位元線路等化電路 BLR1被重置。位元線路等化取消信號BLRST被解除啟動 且其變化為該賦能（EN)接頭可接受句組線路解除啟動信號 WLRT與延遲信號(j)DB之情形。 5 在句組線路WL0或WL1被句組線路啟動信號WLE選擇 後，感應放大器啟動信號SAE被啟動且該等位元線路對 (BL0與/BL0，BL1與/BL1)之差別放大被啟動。同時，感 應放大器解除啟動電路SAR1被重疊且感應放大器解除啟 動信號SARST被解除啟動，及其變化為賦能（EN)接頭可接 10 受句組線路解除啟動信號WLRST與預先充電信號PRE之情 形。進而言之，其被輸入延遲電路1(11)且具有延遲時間r 1之延遲信號SAED1的時間長度被預置。 此處，延遲時間τΐ為感應放大器啟動信號SAE之輸入 至該等位元線路對（BL0與/BL0，BL1與/BL1)之差別放大 I5 完成後的預設時機為止之解除啟動期間在連續存取作業内 ，脈衝驅動未被實施。然而，在準備行選擇觸發信號CLE 之脈衝驅動時機與行選擇觸發信號CLE及句組線路解除啟 動信號WLRST在加速場合間之關鍵作業時機的差異時，該 行選擇觸發信號CLE被設定為禁止（ΙΝΗ)信號。在延遲信 20號S AED1於行選擇觸發信號CLE完成脈衝驅動前被輸入之 情形中，句組線路解除啟動WLRST等待行選擇觸發信號 CLE完成脈衝驅動而被輸出。 當延遲時間τΐ由感應放大器啟動信號Sae之輸入被計 時’延遲信號SAED1被輸出至句組線路解除啟動電路 20 594750 玖、發明說明 WLR1。在句組線路解除啟動電路WLR1中，行選擇觸發信 號CLE被輸入至禁止（INH)接頭，且行選擇觸發信號CLE因 而未被啟動，且在行選擇線路CL0與CL1未被脈衝驅動的 情形下，句組線路解除啟動信號WLRST根據延遲信號 5 SAED1之輸入被輸出。因而，句組線路WL0或WL1在預先 充電期間啟動前被解除啟動。 在此情形中，較佳的是句組線路解除啟動信號WLRST 為一閂信號或為該信號被輸入至感應放大器解除啟動電路 SAR1與位元線路等化電路BLR1之賦能（EN)接頭後被閂的 10 情形。進而言之，在句組線路解除啟動信號WLRST不為閂 信號的情形中，較佳的是在句組解碼器中亦被閂的情形。 當句組線路之解除啟動情形被閂時，感應放大器解除 啟動電路SAR1與位元線路等化BLR1將被維持於預先充電 可被接受的情形。當預先充電作業在連續存取作業完成後 15 被啟動時，由於作業信號PRE係直接被輸入感應放大器解 除啟動電路SAR1，感應放大器解除啟動信號SARST立刻 被輸出且感應放大器之解除啟動被實施。另一方面，由於 預先充電信號PRE透過延遲電路B(DB)在延遲時間τΒ之延 遲後被輸入至位元線路等化電路BLR1，位元線路等化信 20 號BLRST被輸出且位元線路對（BL0與/BL0，BL1與/BL1) 之等化被啟動。此處，延遲時間τΒ為解除啟動感應放大器 之時間。在感應放大器確定被解除啟動後，位元線路對之 等化作業被實施，且感應放大器與等化電路之不必要的通 過電流因而被防止。 21 594750 玖、發明說明 第3圖為一電路圖，顯示第一實施例中預先充電控制 段1之特定例。感應放大器啟動信號SAE被輸入之延遲電 路1(11)被偶數級反相器閘列構成且乘上延遲時間τΐ。 在句組線路解除啟動電路WLR1中，由延遲電路1(11) 5 被輸出之延遲信號SAED1被輸入一 NAND閘的輸入接頭之 一。行選擇觸發信號CLE由禁止（ΙΝΗ)接頭透過反相器閘 被輸入至其他輸入接頭。NAND閘之輸出接頭被連接至該 反相器閘且來自反相器閘之輸出信號被閂電路閂住及句組 線路解除啟動信號WLRST被輸出。 10 感應放大器解除啟動電路SAR1具有一NOR閘，且感 應放大器啟動信號SAE由預置（PST)接頭透過該反相器閘被 連接至其輸入接頭，及NAND閘被連接至此反相器閘。預 先充電信號PRE與句組線路解除啟動信號透過該賦能（EN) 接頭透過三級並聯被連接之反相器閘被輸出。 15 位元線路等化電路BLR1具有與感應放大器解除啟動 電路SAR1相同之電路構造。就是這種構造，位元線路等 化取消信號BLPC取代感應放大器解除啟動電路S AR1中之 感應放大器啟動信號SAE及延遲信號(|)DB取代預先充電信 號PRE被輸入。 20 第4圖顯示關於第一實施例第2圖與其預先充電控制段 1之特定例第3圖的作業波形圖。預先充電信號PRE進行轉 移至低位準且連續存取作業被啟動。在位元線路等化電路 BLR1中，位元線路等化取消信號BLPC進行轉移至高位準 ，該位元線路等化信號BLRST被設定於高位準至位元線路 22 594750 玖、發明說明 等化取消信號BLRC為低位準因而進行轉移至低位準使得 等化情况被取消。然後，由於位元線路等化信號BLRST在 預先充電期間之際再次被啟動，其被設定為一預置情況， 且其進入延遲信號φ〇Β之高位準轉移可被接受的情況。此 5 後，位元線路啟動信號WLE用未晝出之控制電路進行轉移 至高位準，且句組線路WL〇或WL1透過句組解碼器WE)被 啟動。此外，在此時間點，句組線路解除啟動信號WLRST 為在低位準^。 當句組線路WL0或WL1被啟動，記憶體胞元被連接至 10 之儲存電荷被分配給位元線路BL0與BL1。此後，感應放 大器啟動信號SAE用未晝出之控制電路進行轉移至高位準 且感應放大器被啟動使得位元線路對（BL0與/BL0，BL1與 /BL1)之差別放大被啟動。同時，感應放大器解除啟動電 路SAR1使其感應放大器解除啟動信號SARST進行轉移至 15 低位準使得感應放大器之解除啟動情況被取消。然後，由 於感應玫大器解除啟動信號SARST在預先充電期間之際再 次被啟動，其被設定為一預置情況，且其進入預先充電信 信號PRE之高位準轉移可被接受的情況。 在差別放大位準被放大至預設電壓位準之時機，高位 20 準之一脈衝信號被輸出作為一起始行選擇觸發信號CLE。 行選擇線路CL0根據被解碼之行位址被驅動作為由行解碼 器〇(CD〇)來之高位準的脈衝信號，且位元線路對（BL0與 /BL0)被連接至資料線路對（DB0與/DB0)。在此際，位元線 路對（BL0與/BL0)之電壓位準因干擾現象而被降低。 23 594750 玖、發明說明 此後，句組線路解除啟動信號WLRST用來自感應放大 器啟動信號SAE之高位準轉移的延遲時間τ 1後被輸出之延 遲信號SAED1進行高位準轉移且句組線路WL0或WL1之解 除啟動被實施。延遲時間τΐ之設定原則性地被實施，使得 5 在起始行選擇線路CL0之脈衝驅動後與在位元線路對之差 別放大完成後，句組線路解除啟動信號SLRST進行高位準 轉移。然而，藉由行選擇觸發信號CLE被輸入句組線路解 除啟動電路WLR1之禁止（ΙΝΗ)接頭，其被設定使得其在行 選擇觸發信號CLE被輸入的期間之際不被輸出。句組線路 10 解除啟動信號WLRST之高位準轉移被形成為將在行選擇線 路之脈衝驅動後被輸出，且其可能充分確保在句組線路之 解除啟動時間對記憶體胞元之恢復位準。 句組線路解除啟動信號WLRST透過感應放大器解除啟 動電路SAR1與位元線路等化電路BLR1之賦能（EN)接頭被 15 輸入NAND閘的輸入接頭之一。所以，藉由句組線路解除 啟動信號WLRST之高位準改變下其進入一情況，其中其被 輸入至二電路SAR1與BLR1之NAND閘的其他接頭，且預 先充電信號PRE與延遲信號(|>DB可被接受。 在用行選擇線路CL1之脈衝驅動對位元線路對（BL1與 20 /BL1)存取作業後的情形中，預先充電期間被開動且預先 充電信號PRE進行高位準轉移，感應放大器解除啟動信號 SARST由感應放大器解除啟動電路S AR1被輸出。在此時 間點，處於高位準情況之感應放大器啟動信號SAE透過反 相閘設定感應放大器解除啟動電路SAR1之NOR閘的輸入 24 594750 玖、發明說明 接頭之一為低位準。所以，藉由因預先充電期間信號pre 之高位準轉移所致的NOR閘其他輸入接頭的高位準轉移， 感應放大器解除啟動信號SARST進行高位準轉移。此即， 用預先充電期間之起動因預先充電信號之高位準轉移所致 5 ，該等感應放大器被解除啟動。
由於位元線路等化電路BLR1具有與感應放大器解除 啟動電路SAR1相同的電路構造，位元線路等化作號 BLRST用延遲信號φ〇Β之高位準轉移進行高位準轉移，使 得該對位元線路之等化作業被啟動。此處，用於啟動該對 10 位元線路之等化作業的延遲信號(|)DB是為延遲時間r Β之 延遲由預先充電信號PRE透過延遲電路b(DB)被加至此之 延遲信號。因之，位元線路等化作業（BLRST之高位準轉 移）的啟動被延遲時間τΒ延遲至感應放大器之解除啟動的 起始（SARST之高位準轉移）。在此延遲時間τΒ被設定為解 15 除啟動感應放大器之預設時間的情形中，位元線路對之等 化作業隨著感應放大器解除啟動完成被實施。 此外，在預先充電期間中，感應放大器啟動信號SAE 之低位準轉移被實施。利用感應放大器啟動信號SAE之低 位準轉移，在透過延遲電路1(11)之延遲時間〇後，延遲信 20唬SAED1被改變為低位準。因而，句組線路解除啟動信號 WLRST在準備下一個存取作業中進行低位準轉移。 在第5圖顯示之第二實施例的預先充電控制段2，其被 構建以取代第一實施例的預先充電控制段1(第2圖）之句組 線路解除啟動電路，一句組線路解除啟動電路WLR2被提 25 594750 玖、發明說明 供且一行選擇時間偵測電路22被提供。該行選擇時間偵測 電路22在將被輸入之行選擇觸發信號CLE到達預設數目的 情形中輸出一偵測信號CLDT。 此外，設定使得偵測信號CLDT透過對延遲時間τ2計 5 時之延遲電路2(12)被供應至句組線路解除啟動電路WLR2 為可能的方式。此時，完成延遲電路1(11)被取消且來自感 應放大器啟動信號SAE之控制被消除的構造為可能的。在 至少任一延遲電路11與12被提供的情形中，或在回應於不 具延遲電路2(12)之延遲信號CLDT下，在該對位元線路之 10 差別放大完成後對不同行選擇間之預設時機計時為可能的 。進而言之，依據延遲時間τ2，在預設數目之行選擇觸發 信號CLE被偵測的情形中，對被輸出之偵測信號的適當時 機計時至最後一行選擇觸發信號CLE被輸出前為可能的。 進而言之，被行選擇時間偵測電路22所偵測的行選擇 15 數目可被設定為1或更大，達到由所有選擇次數減1之次數 ;或就猝發長度而言，為1或更大，達到小於NBL-1之次 數。前者為對頁模態之設定，其中在回應於行位址之轉移 下，位址存取被實施且對應的行選擇線路循序地被選擇； 後者為猝發模態之設定，其根據起始的行位址，該行選擇 20 線路循序地且自動地被選擇。 此處，在一猝發長度（NBL)暫存器24就回應於該猝發 長度（NBL)暫存器24之内容的猝發模態下被提供的情形中 ，在行選擇時間偵測電路22中設定最大可數的數目（NBL-1)為可能的。 26 594750 玖、發明說明 就頁模態而吕，在最大連續存取次數事先根據作業規 格等被設定的情形中，行選擇時間侦測電路22中可被設定 最大可數的數目。進而言之，在連續存取次數未定的情形 中，其可能精由設定該起始行選擇係在行選擇時間侧電 5路22中被偵測而對應於此。 在猝發模態的情形中，較佳的是完成—構造，其延遲 時間τ2被設定為由被偵測之行選擇觸發信號μ至相鄰的 订選擇觸發信號CLE之起始為止的時間，及第（νβιμ)行 選擇為在被偵測之行選擇時間侦測電路22中之最大可數的 數目。藉由此没定下，在最後一個行選擇（即第nbl個行 選擇）之起始前，句組線路解除啟動信號肌脱被輸出。 在以此δ又定貫施寫入作業的場合中，在第nbl行選擇 之時，對記憶體胞元的寫入作業可不被實施。在此情形中 ，對應的行位址與寫入資料被儲存於暫存器暫時儲存，且 15其可能藉由在連續存取作業完成後用於復新作業的時間區 域内埋入作為一額外的寫入作業來加以對應。此處，該復 新作業在回應於上面的時間區域下被實施。然而，由於復 新週期一般為長週期，其中該復新作業被實施之時間區域 事貫上為確保該復新作業之時間區域的一部分，且其餘的 20時間區域被留作為無存取作業又無復新作業之空的時間域 。藉由在此空的時間域埋入一額外的寫入作業，該句組線 路之解除啟動事先被實施而亦至該寫入作業之猝發模態， 使得預先充電期間可被縮短。 在該寫入作業係在頁模態中被實施的情形中，由於連 27 594750 玖、發明說明 在勹、，且線路解除啟動後被選 線路數目被形成為、释之订選擇 次連續存取作業中被啟動、次路在一 - 動，被差別放大之位元線路對的練 N事先被決定，且總數_被選擇之行選擇線路的總數 。因之’就句組線路解除事先被啟動後的寫人作業而言， 其被構建成N·1組之暫_存之暫存Μ提供，且盥㈣ 發模態相同之方式地’該額外的寫人作業可在該復新作業 之時間區域内於連續存取作業完成後被實施。 10
在第6圖顯示之第三實施例的預先充電控制段3中，其 有一構造在取代第二實施例之預先充電控制段2 (第5圖）的 句組線路解除啟動電路WLR2下，一句組線路解除啟動電 路WLR3被提供。進而言之，一位元線路電壓監測電路j 3 取代第一與第二實施例之第二電路1(11)被提供。 感應放大器啟動信號SAE與行選擇觸發信號Cle被輸 15 入至位元線路電壓監測電路13，且在監測該位元線路電壓
之結果下該偵測信號BLF被輸出至該句組線路解除啟動電 路 WLR3 〇 第7圖顯示該位元線路電壓監測電路丨3之一確實例。 其中有偏壓電流在回應於高位準之感應放大器啟動信號 20 SAE而流動之一比較器被提供，且被暫存器分割之基準電 壓VRF被連接至其輸入接頭之一。一監測器位元線路之一 端部被連接至其他的輸入接頭，使得位元線路電歷VDBL 被偵測。 該監測器位元線路具有與真實位元線路等值的實體構 28 594750 玖、發明說明 造且具有等值的負載構造。作為模擬數個記憶體胞元被連 接至真實位元線路的負載下，等值於NMOS電晶體用於切 換組配該記憶體胞元者之一 NMOS電晶體除了該真實位元 線路中之連接外被連接至此。由於此NMOS電晶體模擬在 5 真實位元線路中之負載，一閘接頭被連接至一源極接頭且 被偏壓為接地電壓，使得切斷之情形被維持。NMOS電晶 體之連接點間之電阻器元件為被明顯描述之監測器位元線 路的配線電阻器之一。由於其具有與真實位元線路等值的 實體構造，其具有等值的電阻值。 10 在監測器位元線路另一端部被提供的一虛擬感應放大 器是為一電路構造，其用該感應放大器模擬真實位元線路 之差別放大。一連接由該監測器位元線路至電源電壓VCC 透過一 PMOS電晶體及透過該NMOS電晶體至該等位元線 路之等化電壓VEQBL而被實施。組配該虛擬感應放大器之 15 PMOS/NMOS電晶體具有與組配感應放大器之電晶體等值 的能力。等化電壓VEQBL例如為1/2VCC電壓。感應放大 器啟動信號SAE透過反相器閘被輸入PMOS/NMOS電晶體 之閘接頭。此即，在感應放大器啟動信號SAE為低位準且 其在解除啟動狀況的情形中，NMOS電晶體被接通且監測 20 器位元線路被預置化為等化電壓VEQBL。當感應放大器啟 動信號SAE變為高位準且進入啟動情況時，PMOS電晶體 被接通且監測器位元線路被充電至電源電壓VCC。其模擬 被差別放大之位元線路對中的高位準側位元線路對。 進而言之，被行選擇觸發信號CLE控制之NMOS電晶 29 594750 玖、發明說明 體在岗位準脈衝驅動期間之際被接通，且電氣式地連接該 監測器位元線路至電壓VEQDB，在位元線路被連接至資 料線路時模擬位元線路之干擾現象。電壓VEQDB為振幅 文限的資料線路的電壓中心值且例如為1/2 VCC電壓。 5 在位元線路電壓VDBL超過基準電壓VRF之情形中， 比較器之輸出接頭進行低位準轉移且被反相器閘反相及高 位準偵測信號BLF被輸出。該基準電壓VRF被設定為該位 元線路對所被充分差別放大之電壓，且對記憶體胞元之再 寫入充分恢復電壓為可能的。 1〇 第9圖之第四實施例的作業波形圖顯示作業波形被施 用至一非同步型記憶體之頁作業為一寫入作業的情形（頁 寫入作業）。其為具有所謂遲後顯示寫入功能之情形，其 中在句組線路事先被解除啟動後之寫入作業額外地在確保 用於復新的時間區域内被寫入。 15 在描述第四實施例前，包括有正常非同步型記憶體之 頁作業的作業波形圖被顯示於第8圖。一第一作業週期為 頁寫入作業之作業週期。該作業被作為觸發器之/CE1的低 位準變化所啟動，且一列位址AR0被採用作為一位址信號 ADD及列系統之作業被啟動。確實地說，藉由將列位址 20 AR0解碼，被選擇之句組線路WL0被啟動且記憶體胞元之 ^料被讀出至該等位元線路及差別放大被感應放大器 (WLSL)實施。 在經歷預設時間後，/WE被改變為低位準且其被決定 此作業週期為頁寫入作業的。同時’行位址AC〇至AC3作 30 594750 玖、發明說明 為位址信號ADD與寫入資料（未畫出）循序地被切換以被輸 入。行位址AC0至AC3的切換係由外部被控制，且該等行 位址在適當的作業週期tPC被切換，使得連續存取作業（在 此例中為寫入作業）被實施。該所謂的位址存取作業被實 5 施。至於對各別的行位址AC0至AC3，對應的行選擇線路 CL0至CL3被高位準脈衝啟動，且對應於每一行位址之位 元線路對被連接至資料線路對，使得資料之寫入由外面 (WR0至WR3)被實施。 第二作業週期為讀出作業被實施作為頁作業（頁讀取 10 作業）。此為等值於頁寫入作業之作業。被列位址AR10選 擇之一句組線路WL10被/CE1之低位準變化啟動作為觸發 器（WLSL)，且此後對應於行位址AC10至AC13之行選擇線 路CL10至CL13被啟動且連續的資料讀出被實施（RD10至 RD13)。 15 第三作業週期為一正常讀取作業，其中正常的單一位 元讀出週期被實施。至於就列位址AR20所選擇的句組線 路WL20，對應於行位址AC20之行選擇線路CL20被啟動且 單一位元之資料讀出被實施。 在第8圖顯示之非同步型記憶體之頁作業中，連續存 20 取次數可回應於行位址之變化適當地被增加與減少。在第 8圖中，其中連續存取作業就四次行位址變化被實施之情 形被描述作為一例。其需要tPW作為頁寫入作業之週期時 間及tPR作為頁讀取作業之週期時間。 其確保有時間區域（I至III)用於復新，此被提供於三個 31 594750 玖、發明說明 作業週期（即第一作業週期、第二作業週期與第三作業週 期）的任二個間。然而，一般是復新作業係就數十nsec被實 施的存取作業被實施1000次。所以，其沒有復新作業在作 業週期間所有的時間區域被實施的情形。在符合復新週期 5 的情形中，其在時間區域（I至III)中任一時間區域被實施， 且準備狀況在其他時間區域被維持。在復新作業被實施的 情形中，一般而言，與事前事後正常存取作業不同的一句 組線路WLRef被啟動，因而為切換該句組線路設定一預先 充電期間tPR為有必要的。在此期間之際，該句組線路之 10 切換、根據此之感應放大器解除啟動作業與該位元線路對 之等化作業被實施。 在第9圖之第四實施例中，該等第一與第二作業週期 被顯示為頁寫入作業。在上面的正常作業（第8圖）中，句組 線路WL0與WL10在行選擇線路CL3與CL13之選擇後如第 15 四行位址AC3與AC13地被解除啟動，而對照之下在第四實 施例中，該解除啟動係在用第三行位址AC2與AC12選擇行 選擇線路CL2與CL12後被實施。在不對第四行位址AC3與 AC13實施寫入作業下，進入預先充電作業為可能的，且 頁寫入作業之週期時間tPWO可以連續存取作業之作業週期 20 tPC被縮短（tPW0=tRW—tPC)。 至於其中寫入未在頁寫入作業之作業週期内被實施的 第四行位址AC3與AC13，其係被儲存於位址暫存器 RGA(l)與RGA(2)中，對應的寫入資料被儲存於寫入暫存 器RGD(l)與RGD(2)中，及額外的寫入作業在復新作業之 32 坎、發明說明 、，區域中於頁寫入作業完成後被實施。此外，在額外寫 的凊形中，由於將被啟動的句組線路一般是不同的，故 亦儲存位址暫存器rga⑴與RGA⑺中於頁寫人作業被啟 動的列位址為較佳的。 此處車乂佳的疋具有二組位址暫存器RGA(i)與rga(2) 及、、且寫入資料暫存器RGD(l)與RGD(2)。此乃因如第9圖 顯示者，頁寫入週期之二週期為連續的，且復新作業可在 這些期間之間的時間區域被實施。在此情形中，暫時被儲 存於第一頁寫入作業之作業週期的一行位址與寫入資料 1〇在一第二頁寫入作業之一作業週期後額外地被寫入。此乃 因保留行位址與暫時被儲存於該第二頁寫入作業的作業週 期中之寫入資料直至其進一步額外地在一時間區域内被寫 入止為有必要的，同時及此後其存在一期間用於保留將額 外被寫入之二組物體。 15 進而言之，在該句組線路在第9圖顯示之解除啟動時 機事先進一步被解除啟動的情形中，較佳的是一位址暫存 裔與一寫入暫存器在回應於該句組線路解除啟動後被選擇 之行選擇線路數目下被提供。在此情形中，藉由適當地提 供一組暫存器在回應於連續的頁寫入週期下應用本發明到 20甚至於連續存取數目不確定的頁寫入作業、在該等期間之 間被貫施的復新作業、及進一步地可能在一時間區域内額 外寫入數目為可能的。例如，在句組線路解除啟動後被選 擇之行選擇線路數目被假設為5。在頁寫入作業連續地被 實施且復新作業在彼此相連的期間之際被實施的情形中， 33 玖、發明說明 於暫時儲存的情形中實現遲後寫入 在10組暫存器被提供用 功能為可能的。 進一步提供暫存器用於暫時儲存、或用頁作業實 施額外的讀取等，對付 ^ 寫入作業進一步持續的情形是可 5 能的。 10 此外’在如資料讀出與寫入等與復新作業之外部存取 作業獨立地被實施的如虛擬sram的半導體記憶中，所音 圖的是一外部存取開動要求信號與—復新開動要求信號競 爭的隋形在此情形中，其可有週期時間践藉由在一作 業週期中配置外部存取作業與復新作業成為一系列作業而 被定義的案例。其可有復新作業實際上不在復新作業之一 時間區域内於此時被實施的情形，且其可能透過使用此時 間區域來實施該額外的寫入作業。 藉由事先解除啟動該句組線路，該預先充電期間可被 縮短且w玄寫入作業之週期時間可被縮短。此優點不僅被應 用於頁讀取作業，亦透過使用上述的遲後寫入功能被應用 於頁寫入作業。 第11圖顯不之第五實施例的作業波形圖，其顯示本發 明之作業波形被施用的情形（猝發寫入作業）中，其非同步 20型5己憶體之猝發作業為該寫入作業。此為所謂遲後寫入功 月b之情形，其中在事先之句組線路解除啟動後的寫入作業 在確保用於復新之作業區域内額外地被實施。 在描述第五實施例前，正常同步型記憶體中形成的猝 發波形在第1 〇圖中被顯示。一第一作業週期為一猝發寫入 34 594750 玖、發明說明
乍業及第一作業週期為一猝發讀取作業。第1〇圖為c AS 延遲1之時間圖。此為有關該猝發寫入作業與該猝發讀取 作業之情形，猝發作業用具有自動預先充電作業之命令 (WRA平令與rdA命令）被實施。此顯示猝發長度為8之情 5 形。 藉由在時鐘1之主動命令ACT ,在回應於列位址AR〇與 AR10下，句組線路WL0與WL1〇被啟動，且由記憶體胞元 被4出至位元線路之資料被感應放大器加以差別放大。在 時鐘3 ’當WRA命令與RDA命令根據同時被輸入之行位址 10 AC0與AC10被輸入，該猝發寫入作業與猝發讀取作業被啟 動’且資料之輸入/輸出針對每一時鐘循序地被實施。在 猝發寫入中，資料WD0至WD7在時鐘3至時鐘10被寫入， 及在讀取作業中，資料RD0至RD10在時鐘4時鐘11被讀出 。一猝發寫入週期與一猝發讀取週期同時被12個時鐘 15 (CLK)被組配。 在第11圖之第五實施例中，其有關於同步型半導體記 憶體，其中藉由提供作業規格用於埋入一時間區域用於猝 發讀取作業中之復新作業而不致中斷該猝發作業，該復新 作業可被實施且亦具有該遲後寫入功能。第11圖之猝發作 2〇 業的狀況與第1〇圖之情形相同為CAS延遲1、猝發長度8與 用具有自動預先充電作業之命令（WRA命令與RDA命令）的 猝發作業。 為了在猝發讀取作業之復新埋入時間區域，在猝發讀 取作業中之行選擇線路CL10至CL17不與時鐘CLK同步且 35 594750 玖、發明說明 選擇以快週期被實施。此即，在時鐘CLK的時機前，該位 元線路對與該資料線路對被電氣式地連接且資料將被讀出 至該資料線路對。確定的是事先被讀出之資料被儲存於如 貝料緩衝器電路等之暫時儲存電路中且與此後之讀出時機 5的時鐘CLK同步地被輸出。 為了事先讀出資料’其可能使被差別放大以便以比起 外部規格快的時機讀出資料之位元線路對等化。所以，一 時間區域在頁讀取週期（時鐘CLK7至CLK11)的後半部被確 保，且其可能在此時間區域作為行選擇線路〔口之額外寫 10入區域，寫入未於此在該猝發寫入作業中被實施。 此外，亦在猝發讀取週期中，其可能藉由解除啟動對 應於RD16與RD17作為讀出作業之行選擇線路CL16與CL17 間的句組線路WL10而縮短該預先充電期間。 在猝發寫入作業中，猝發作業以與第1〇圖之情形相同 15的方式在與時鐘同步的時機被實施。為了事先解除啟動句 、、且線路，忒猝發寫入作業以不實施寫入至行選擇線路cL7 地被完成。該行位址未被寫入且寫入資料被保存於位址暫 存器RGA(l)用於暫時儲存與該寫入資料暫存器rgd(i)。 此時，較佳的是在位址暫存器RGA⑴料列位址。被保存 2〇於暫存器RGA(l)與RGD(l)之位址與寫入資料可額外地被 寫入在猝發讀取作業被埋入之時間區域。 藉由事先解除啟動該句組線路，其可能縮短該預先充 電期間，且可能縮短猝發作業之週期時間。此益處藉由運 用上述的遲後寫入功能不僅可應用於猝發讀取作業，亦可 36 594750 玖、發明說明 被應用於猝發寫入作業。 進而言之，由於猝發作業以不實施行選擇線路CL7之 選擇地被實施，該猝發寫入週期在縮短丨時鐘後可為“個 時鐘，而其在正常情形為12個時鐘。在猝發讀取週期中， 5由於行選擇線路（：匕10至CL17可在時鐘〇1!^前被選擇，週 期時鐘之數目可以相同的方式被減少。其可能實現摔發作 業之縮短。 如上面詳細描述者，在本半導體記憶體裝置控制方法 中，其可能在該半導體記憶體裝置中實施句組線路WL〇, 10 WL1與WL10於進行如頁作業、猝發作業等的連續存取作 業之際的解除啟動，且其有必要在連續存取作業後預置化 作業期間的預先充電期間之際實施同者。根據半導體記憶 體裝置容量之增加，句組線路WL〇，WL1與WL10被連接 至數個記憶體胞元，且配線長度被加長，甚至在電壓轉移 15之時間常數在解除啟動的場合被增加之情形中，句組線路 WL0，WL1與WL10之解除啟動的時間常數不會在預先充 電期間之際被相加，且縮短預先充電期間為可能的。因之 ，預先充電期間對記憶體胞元的存取期間的比例可被壓縮 ，且其可能縮短週期時間及改良佔用半導體記憶體裝置之 20作業期間的資料存取作業之佔用比值。 此外在同步型之5己憶體中，用於執行遲後寫入作業 之額外寫入週期可在時鐘暫停模態與斷電模態等之際被實 施，其為其中不實施外部存取作業的作業模態，其事先被 習知特定時間之NOP週期會持績。 37 玖、發明說明 進而言之，句組線路WLO，WL1與WL10之解除啟動 在句組線路啟動電路WLR1至WLR4於連續存取作業中被啟 動的情形中被實施，其狀況為行選擇觸發電路CLT(此為該 行選擇段）不輸出行選擇觸發信號CLE。由於來自行解碼器 5 〇 ’ 1(CDC^CD1)之行選擇線路CLO與CL1未被選擇，句組 線路WLO，WL1與WL10之解除啟動可藉由避免接收在行 選擇之際的干擾現象之數條位元線路於完成行選擇後的時 間點恢復為數個記憶體胞元被完成之期間而被實施。其可 能以不致有儲存於該等數個記憶體胞元之資料的惱人保存 10 地縮短該預先充電期間。 進而言之，在句組線路WLO，WL1與WL10之解除啟 動被實施前的啟動情形中，資料存取在位元線路BL〇與 BL1或/BLO與/BL1被放大至其中資料之邏輯位準甚至在該 干擾現象未被逆轉的電壓位準之階段被啟動。因之，當連 15續存取作業中之起始資料存取速度被維持於高速時，句組 線路WLO, WL1與WL10在連續存取作業之際被實施，且 因而其可能縮短該預先充電期間。 進而言之，由it續存取作業之啟動至數對位元線路之 二貝料的差別放大完成止之時間為半導體記憶體裝置之電路 2〇構造與物理狀況的固有時間，且進而言之，連續存取作業 中行選擇觸發信號CLE間之期間為回應於半導體記憶體裝 置或其作業規格之時間所定義的時間，且此時間被計時為 -第-預設延遲時間之延遲時間τ j，或—第二預設延遲 時間之延遲時間，使得在數對位元線路中之差別放大 38 594750 玖、發明說明 的預設時機可被計時。進而言之，延遲時間τ1可用延遲電 路1(11)(此為-第-延遲電路）計時，及延遲時間τ2可用延 遲電路2(12)(此為一第二延遲電路）計時。 此處，延遲時間τ2為計時第一行選擇之居先的行選擇 5觸發化號CLE完成至第二行選擇之在後的行選擇觸發信號 CLE啟動前的預設時間者。居先的與在後的行選擇觸發信 號CLE可能被做成相鄰的觸發信號，且在此期間之際的中 間時間被計時。 此外’至於在連續存取作業中之行選擇觸發信號CLe 1〇 ，因半導體記憶體裝置之電路構造與作業規格所致的情形 例如為在猝發模態中之存取作業，及在回應於輸入/輸出 規格下被定義時間之情形例如為其中資料存取在回應於由 外面被輸入之行位址改變與存取命令下被實施的情形。 進而言之，句組線路啟動信號WLE意為除了啟動句組 15線路WL0，WL1與WL10之作業或其控制信號外包括關於 句組線路WL0，WL1與WL10之啟動作業或其控制信號與 一預設作業，其在一預設時機被實施以啟動句組線路WL〇 ，WL1與WL10之啟動或其控制信號。進而言之，用於啟 動資料差別放大之感應放大器啟動信號SAE意為除了感應 20 放大器之啟動作業或其控制信號外包括關於該差別放大之 啟動作業或其控制信號與一預設作業，其為一預設時機被 實施以啟動感應放大器或其控制信號。至於列系列之作業 ，其為一信號包括於一預設時機被實施之作業或其控制信 號之系列。 39 594750 玖、發明說明 進而言之，在因半導體記憶體裝置之電路構造、其物 理狀況或作業規格所致於居先的行選擇觸發信號CLe的完 成時間之情形中具有延遲電路2(12)為非必要的。其可能具 有在預設時機完成居先的行選擇觸發信號CLE的時間點。 5 進而言之，至於實施猝發作業之半導體記憶體裝置， 其可能以小於第（猝發長度一 1)次由觸發信號中適當地設定 居先的^亍選擇觸發信號CLE。進而言之，其可能設定第（摔 發長度一1)次之一觸發信號CLE，其為最後一個行選擇觸 發信號CLE前一個之觸發信號CLE。在此情形中，在非該 10最後一個行選擇觸發信號CLE之一觸發信號CLE中，句組 線路WL0，WL1與WL10為被啟動之情況，且其可能亦彈 性地對應於連續寫入作業。 此外，由於數條位元線路BL0與BL1，或BL1與/BL1電 氣式被連接至數個記憶體胞元C00與Ci〇或C01與C11，其 15可能在該半導體記憶體裝置之電路構造、其物理狀況或作 業規格所決定的固有最小時間使句組線路WL〇或Wli解除 啟動’所藉由的為在再儲存至該等數個記憶體胞元c〇〇與 c 1 〇或co 1與c 11被完成之時間點使句組線路WL〇或WLi解 除啟動。在連續存取作業前，句組線路WL〇或WL1可被解 20除啟動，且在其中連續存取之長度不固定的頁作業中，不 管連續存取之長度為何，其可能縮短預先充電期間。 進而言之，根據起始的行選擇觸發信號CLE，其可能 在半導體記憶體裝置之電路構造與物理狀況等所決定的固 有最小時間使句組線路WL〇 , WL1與冒1^1〇解除啟動。在 40 594750 玖、發明說明 持續的連續存取作業前，句組線路WL〇 ’ WLi與wli〇可 被解除啟動，且在其中連續存取之長度不固定的頁作業中 ，不管連續存取之長度為何，其可能縮短預先充電期間。 進而言之，依據第三實施例，其可能藉由偵測具有等 5值於該位元線路之構造及具有等值的負載構造之監測器位 元線路的電壓位準以確定地彳貞測差別放大之完成。 此外，本發明不受限於上述的實施例，且不用說的是 各種改良與修改在不偏離本發明之要旨的領域内為可能的 0 10 例如，在第一至第三實施例中，有關延遲電路1(11)之 預設組合，該行選擇時間偵測電路22與位元線路電壓監測 電路13為示例性的，但在本發明中其不受限於此組合且其 可能獨立地使用各別者來組配。進而言之，其可能以非示 例性者之適當的組合來使用之。 15 冑而言之，在第四與第五實_中，頁作業被描述為 非同步型S己憶體之連續存取作業及猝發作業被描述為同步 型記憶體之連續存取作業，但不用說的是本發明可被應用 於其中猝發作業功能被應用於非同步型記憶體之情形及其 中該頁作業被應用於同步型記憶體之情形。此處，對該非 20同步型記憶體之猝發作業為其中一内部計數器等被提供之 情形，且一存取點根據起始行位址之輸入循序地被切換。 進而言之，對該同步型記憶體之頁作業為其中讀取命令與 讀出命令會持續的情形。 在本發明中，一句組線路或句組線路啟動信號之啟動 41 594750 玖、發明說明 分別包括-句組線路或其控制信號之啟動作業、用於啟動 句、-且線路或其控制信號之相關作業、與以預設時機實施一 句組線路之啟動的預設作業或其控制信號。進而言之，資 料放大之啟動或資料放大之啟動信號包括用於放大如一感 5應放大器之電路或其控制信號之類的預置化作業、用於開 動資料放大或其控制信號之作業及用於以預設時機預置化 資料放大或其控制信號將被實施之預設作業。列系統用之 作業包括以驗時機被實施之循序作業或其控制信號。 進而言之，第一行選擇或第一行選擇段之選擇可被設 定為第（猝發長度-υ行選擇’其為連續存取作業中最後一 個行選擇的居先者，使得不為最後—個行選擇的行選擇可 被置為有效的狀態。此對寫入作業為較佳的。 進而言之，根據被第一行選擇段設定為連績存取作業 中之第一行選擇的第一行選擇或選擇，其可用對一半導體 15記憶體裝置之電路構造或材料狀況為固有的最短時間實施 一句組線路之解除啟動。因而，該句組線路可在進行中之 連續存取作業前被解除啟動且預先充電期間不管連續存取 作業長度未定的頁模擬之際的連續存取長度為何可被縮短 〇 '〇 進而言之，在連續存取作業為連續資料寫入作業中就 如在句組線路解除啟動後對行選擇的寫入作業，較佳的是 位址與寫入資料暫時地被儲存。連續資料寫入作業之期間 比復新期間短，所以在為復新作業確保的時間區域中，復 新作業未被實施之-部分時間區域可就額外的資料寫入作 42 594750 玖、發明說明 業被運用。 在此情形中，關於-暫時儲存區或位址暫存器群組與 寫入貝料暫存H群組，其可被構建使得對應於記憶體胞 元群、、且之行位址數目等於將被啟動之句組線路所選擇的記 5憶體胞元數目減1者可被儲存。因而，甚至-句組線路以 任何時機被解除啟動，一行位址群組及對應於隨後寫入作 業之一寫入資料群組可暫時被儲存。在連續存取作業之長 度未被決定的資料寫入作業用之頁模態中，一句組線路可 不管連續存取之長度以適當的時機被解除啟動。進而言之 10 ，在連續存取作業之長度被決定的資料寫入作業用之頁模 態中，一句組線路可以適當的時機被解除啟動。 進而言之，額外的寫入作業可連續地被實施使得額外 的寫入作業可以高速被實施。 依據本發明，在連績存取作業中行選擇之際的預設時 15機’於預先充電期間之際被實施之句組線路的解除啟動事 先被實施，且在不致有對記憶體胞元之恢復電壓的任何惡 化及起始資料存取時間的任何延遲下，其可能縮短在連續 存取作業後之預先充電期間。 【睏式簡單說明】 第1圖為連續存取作業之作業波形圖，用於說明本發 明之原理； 第2圖為一電路方塊圖，顯示被導向於一第一實施例 之半導體記憶體裝置的資料輸入/輸出路徑； 第3圖顯示被導向於該第一實施例之預先充電控制段 43 594750 玖、發明說明 的特殊例之電路方塊圖； 第4圖顯不被導向於該第-實施例之-作業波形圖； $ 5圖顯示被導向於-第二實施例之預先充電控制段 的電路方塊圖； 5 $ 6圖顯不被導向於-第三實施例之預先充電控制段 的電路方塊圖； 第7圖顯示被導向於該第三實施例之位元線路電壓監 測電路的電路圖； 第8圖為一作業波形圖，顯示非同步記憶體之頁作業（ 10 正常作業）； 第9圖為一作業波形圖，顯示非同步記憶體之頁寫入 作業的最近寫入功能（第四實施例）； 第10圖為一作業波形圖，顯示非同步記憶體之猝發作 業（正常作業）； 第11圖為一作業波形圖，顯示非同步記憶體之猝發寫 入作業的最近寫入功能（第五實施例）； 第12圖為一電路方塊圖，顯示被導向於相關技藝之半 導體記憶體裝置的資料輸入/輸出路徑； 第13圖為一作業波形圖，顯示被導向於相關技藝之連 20 續存取作業； 第14圖為一資料輸入/輸出路徑之電路圖，其中相關 技藝之預先充電期間被切短；以及 第15圖為第14圖之作業波形圖。 44

Claims (1)

  1. 着、申請專利範圍 第91133975號申請案申請專利範圍修正本 93.2.2〇 1· 一種半導體記憶體裝置的控制方法，用於執行連續存 取作業，該控制方法包含： 資料放大步驟，其中一句組線路被啟動且數個記 憶體胞元被連接至數條位元線路以放大資料； 以及一行選擇步驟，其中在該資料放大步驟之順 序後一行連接數條位元線路中之至少一位元線路與至 少一資料線路； 句組線路解除啟動步驟，其中句組線路在滿足下 列條件（1)與（2)之一期間内被解除啟動：（丨）一期間在該 數條位元線路之資料放大完成後的預設時機後發生； 以及（2)在居先的電路行選擇完成與在後的第二行選擇 開始間之非行選擇期間。 2·如申請專利範圍第1項所述之半導體記憶體裝置的控制 方法’其中該預設時機根據以連續存取作業之啟動開 始的第一預設延遲時間或以該第一行選擇之終止開始 的第二延遲時間之其一被計時。 3·如申請專利範圍第2項所述之半導體記憶體裝置的控制 方法，其中該連續存取作業之啟動對應於該句組線路 之啟動或該資料放大之開動。 4.如申請專利範圍第2項所述之半導體記憶體裝置的控制 方法，其中在該第一行選擇於該資料放大完成後終止 的情形中，該預設時機對應於該第一行選擇終止的時 間。
    申請專利範圍 如申請專利範圍第1項所述之铸體記龍裝置的控制方 法’其中有—猝發㈣’其中根據起始行位址之行選擇 自動地依序被進行，且在該猝發《Τ，該第-行選 擇為第N人的行選擇，此處N為小於等於(猝發長度—1) 之數目。 如申明專利把圍第5項所述之半導體記憶體裝置的控制方
    /其中有猝發模態，其中該第一行選擇為第N次的 仃選擇，此處N為科(猝發長度—1}之數目。 7·如申請專利範圍第！項所述之半導體記憶體裝置的控制方 去’其中有-頁模態’其中對應於每—行選擇轉移之行 選擇依序被進行，且在該頁模態下，該預設時機對應 於該資料放大被完成之時機。 “ 如申明專利範圍第1項所述之半導體記憶體裝置的控制方 法其中有-頁模態，其中對應於每一行選擇轉移之行 選擇依序被進行，且在該頁模態下，該第一行選擇為
    在忒連續存取作業中將首先被進行之行選擇。 如申喷專利範圍第1項所述之半導體記憶體裝置的控制方 法，其中該預設時機係根據在數條位元線路被偵測之 電壓位準或在具有負冑構造等值於該等數條位元線路 者之一監測位元線路被偵測之電壓位準被決定。 如申凊專利範圍第！項所述之半導體記憶體裝置的控制方 法， 其中，在該連續存取作業對應於連續資料寫入作業 的情形中， 47 申請專利範圍 在仃位址群組中，至少一行位址對應於在該句組線 路解除啟動後被進行之行選擇，且在寫人資料群組中， 至少一寫入資料被取還至一暫時儲存區域，以及 在連續 > 料寫入作業完成後，於為復新作業續保的 時間區域中’復新作業未被進行之_部分時間區域被提 供’使得額外的資料寫人作業由該暫時儲存區域至該等 記憶體胞元至少之一被完成。 11·如申請專利範圍第10項所述之半導體記憶體裝置的控 制方法，其中該額外的資料寫人作業為詩自該行位址 群組依序選擇行選擇的連續存取作業。 12·如申請專利範圍第1Q項所述之半導體記憶體裝置的控 制方法，其中在該暫時儲存區域被提供至少二組行位址 與至少二組寫入資料。 13·—種半導體裝置的控制方法，包含： 句組線路啟動步驟，其中一句組線路依照連續存 取作業之開動要求被啟動而分別連接數個記憶體胞元 至數條位元線路； 資料放大步驟，其中由該等數個記憶體胞元被讀 出至該等數條位元線路的數個資料被放大； 資料存取開動步驟，其中連續存取作業藉由進行 行選擇用於在資料放大步财之放大位準到達預設位 準後連接至少任一該等數條位元線路於至少一資料線 路而被開動； 句組線路解除啟動步驟，其中該句組線路在資料 I 594750 日j 、 K申請專利範圍 放大步驟之放大作業被完成後被解除啟動且在資料存 取開動步驟中之行選擇被解除啟動； 資料存取維持步驟，其中該行選擇針對任一該等 數條位元線路依序被進行而在句組線路解除啟動步驟 後維持該連續存取作業；以及 預先充電步驟，用於藉由依照該連續存取作業之 終止要求利用停止資料放大作業而啟動該等數條位元 線路。
    14.如申請專利㈣第13項所述之半導體裝置的控制方法 ，其中在該連續存取作業為連續資料寫入作業之情形中 ，該控制方法進一步包含： 暫時 > 料儲存步驟，此在行位址群組中有至少一 行位址，資料寫入要求在該資料存取維持步冑中被產生 ，及在寫入資料群組中，將在該等行位址群組之至少一 行位址被寫入的至少一寫入資料暫時地被暫存；以及
    額外資料寫人步驟，其中該寫人資料群組被寫入對 應於暫時儲存在時間區域内之行位址的記憶體胞元上用 於復新作業’此復新作業在該連續存取作業之轉移後不 被進行。 20 15. —種半導體記憶體裝置，包含： 數條位元線路，其每一條在一句組線路被啟動時 被連接至每一條個記憶體胞元； 數個行選擇段，其中每一該等數條位元線路各別 地被選擇；以及 49 594750 9a 2, 2〇:"： y ;、I …番、申請專利範圍 至夕 > 料線路透過至少任一該等數個行選擇段 被連接至至少任一該等數條位元線路；該半導體記憶 體裝置藉由依序地選擇至少任一數個行選擇段進行連 續存取作業’其中該半導體記憶體裝置進—步包含： 5 一第一行選擇段終止偵測器電路偵測事先被選擇 的第一行選擇段之終止選擇； 一時機通知器段通知一期間，其為在該資料放大 7G成後且由事先被選擇的第一行選擇段之終止選擇至 在名第行選擇段元成後將被選擇之一第二行選擇段 10 的開始選擇為止；以及 一句組線路解除啟動電路，其在數個行選擇段操 作而沒有一個被選擇時依照來自時機通知器段之信號 而變成有源的。 16·如申請專利範圍第15項所述之半導體記憶體裝置，其 5 中該時機通知器段包括下列二電路的至少之一，即一第 一延遲電路，用於啟動該連續存取作業之一啟動信號或 其同步信號被輸入於此，或一第二延遲電路，來自該第 一行選擇終止偵測器電路之一偵測信號被輸入於此。 Π·如申請專利範圍第16項所述之半導體記憶體裝置，其 0 中用於啟動該連續存取作業之該啟動信號用於啟動該句 組線路之一啟動信號或用於開動該資料放大之一開動信 號的其中之一。 18·如申請專利範圍第16項所述之半導體記憶體裝置，其 中在該偵測信號係在資料放大完成後被輸出的情形中， 50 594750 9 a ··、...！· * ‘ν·
    拾、申請專利範圍 來自該第一行選擇終止偵測器電路之該偵測信號被定義 為在該時機通知器段被產生之通知信號。 19. 如申請專利範圍第15項所述之半導體記憶體裝置，其 中該半導體記憶體裝置被配備猝發模態，其中該等行選 5 擇段之一在依照起始行位址之一起始行選擇段的選擇前
    依序被選擇，且該第一行選擇終止偵測器電路將在Ν次選 擇内被選擇之一行選擇段視為該第一行選擇段，此處Ν為 小於等於(猝發長度一 1)之數目。 20. 如申請專利範圍第19項所述之半導體記憶體裝置，其 10 中該第一行選擇段為在第Ν次選擇被選擇之一行選擇段， 此處Ν為等於(猝發長度一 1)之數目。 21. 如申請專利範圍第15項所述之半導體記憶體裝置，其 中該半導體記憶體裝置被配備頁模態，其中每一行選擇 段依序對應於每一行位址，且該時機通知器段通知該資 15 料放大之終止。
    22. 如申請專利範圍第15項所述之半導體記憶體裝置，其 中該半導體記憶體裝置被配備頁模態，其中每一行選擇 段依序對應於每一行位址，且該第一行選擇終止偵測器 將該連續存取作業中首先被選擇之一行選擇段視為該第 20 一行選擇段。 23. 如申請專利範圍第15項所述之半導體記憶體裝置，其 中該時機通知器段包括一位元線路電壓監測段，其偵 測該等數條位元線路之電壓位準或具有等值於該等數 條位元線路之負載構造的一監測器位元線路之電壓位 51 594750 拾、申請專利範圍 準。 24. 如申請專利範圍第15項所述之半導體記憶體裝置，其 中在該連續存取作業對應於連續資料寫入作業之情形 中， 5 該半導體記憶體裝置進一步包含位址暫存器群組 ’其儲存行位址群組中對應於在該句組線路解除啟動 後至少一行選擇段之選擇要求的至少一行位址，與包 各至少一寫入資料暫存器群組，以及 在該連續資料寫入作業終止後用於復新作業所確 1〇 保的-時間區域内，額外的資料寫入作業藉由自該位 址暫存益群組與該寫入資料暫存器群組選擇對應的行 位址與寫入資料而就該等記憶體胞元被進行。 25. 如申請專利範圍第24項所述之半導體記憶體裝置，其 中該位址暫存器群組與該寫入資料暫存器群組分別被 15 冑供至少二組行位址與至少二組寫入資料。 52
TW091133975A 2002-04-09 2002-11-21 Control method of semiconductor memory device and semiconductor memory device TW594750B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002106344A JP4544808B2 (ja) 2002-04-09 2002-04-09 半導体記憶装置の制御方法、および半導体記憶装置

Publications (2)

Publication Number Publication Date
TW200305162A TW200305162A (en) 2003-10-16
TW594750B true TW594750B (en) 2004-06-21

Family

ID=28672414

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091133975A TW594750B (en) 2002-04-09 2002-11-21 Control method of semiconductor memory device and semiconductor memory device

Country Status (5)

Country Link
US (1) US7142468B2 (zh)
JP (1) JP4544808B2 (zh)
KR (1) KR100864036B1 (zh)
CN (1) CN1258188C (zh)
TW (1) TW594750B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7733739B2 (en) 2005-06-30 2010-06-08 Hynix Semiconductor Inc. Synchronous semiconductor memory device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555534B1 (ko) * 2003-12-03 2006-03-03 삼성전자주식회사 인액티브 위크 프리차아징 및 이퀄라이징 스킴을 채용한프리차아지 회로, 이를 포함하는 메모리 장치 및 그프리차아지 방법
KR100551485B1 (ko) * 2003-12-04 2006-02-13 삼성전자주식회사 메모리 장치의 타이밍 제어 방법
US7944764B1 (en) * 2008-12-31 2011-05-17 Micron Technology, Inc. Writing to non-volatile memory during a volatile memory refresh cycle
US8116139B2 (en) * 2010-01-29 2012-02-14 Sandisk Technologies Inc. Bit line stability detection
US8675418B2 (en) * 2010-08-31 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory write assist
CN103166605B (zh) * 2013-01-25 2016-04-06 江苏芯力特电子科技有限公司 一种多相非交叠时钟电路
KR102151181B1 (ko) 2014-09-05 2020-09-02 삼성전자주식회사 메모리 장치와 이를 포함하는 메모리 시스템
KR20160100584A (ko) * 2015-02-16 2016-08-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 테스트 방법
KR20160124582A (ko) * 2015-04-20 2016-10-28 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
JP2019102106A (ja) * 2017-11-28 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置
JP2020102285A (ja) 2018-12-21 2020-07-02 キオクシア株式会社 半導体記憶装置
CN111179990B (zh) * 2019-12-31 2021-07-27 展讯通信（上海）有限公司 写操作辅助电路
US20210303215A1 (en) * 2020-03-27 2021-09-30 Etron Technology, Inc. Memory controller, memory, and related memory system
CN112509620A (zh) * 2020-11-30 2021-03-16 安徽大学 基于平衡预充与组译码的数据读取电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03105787A (ja) * 1989-09-19 1991-05-02 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH0490190A (ja) * 1990-08-01 1992-03-24 Sharp Corp 半導体記憶装置
JPH06176568A (ja) 1992-12-07 1994-06-24 Fujitsu Ltd 半導体記憶装置
JPH06349280A (ja) * 1993-06-11 1994-12-22 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2894170B2 (ja) * 1993-08-18 1999-05-24 日本電気株式会社 メモリ装置
JP3222684B2 (ja) * 1994-04-20 2001-10-29 株式会社東芝 半導体記憶装置
JPH08102187A (ja) * 1994-09-29 1996-04-16 Toshiba Microelectron Corp ダイナミック型メモリ
JPH08315567A (ja) * 1995-05-22 1996-11-29 Mitsubishi Electric Corp 半導体記憶装置
JP3752288B2 (ja) 1995-12-11 2006-03-08 株式会社ルネサステクノロジ 半導体記憶装置
US5729504A (en) * 1995-12-14 1998-03-17 Micron Technology, Inc. Continuous burst edo memory device
JPH10312684A (ja) * 1997-05-13 1998-11-24 Fujitsu Ltd 半導体集積回路
JP4226686B2 (ja) * 1998-05-07 2009-02-18 株式会社東芝 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ
JP2001067866A (ja) * 1999-08-30 2001-03-16 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2001084762A (ja) * 1999-09-16 2001-03-30 Matsushita Electric Ind Co Ltd 半導体メモリ装置
JP2001236798A (ja) 2000-02-18 2001-08-31 Fujitsu Ltd 半導体記憶装置及びストレス電圧設定方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7733739B2 (en) 2005-06-30 2010-06-08 Hynix Semiconductor Inc. Synchronous semiconductor memory device

Also Published As

Publication number Publication date
JP2003303493A (ja) 2003-10-24
CN1258188C (zh) 2006-05-31
US20030191974A1 (en) 2003-10-09
US7142468B2 (en) 2006-11-28
JP4544808B2 (ja) 2010-09-15
KR20030080991A (ko) 2003-10-17
TW200305162A (en) 2003-10-16
KR100864036B1 (ko) 2008-10-16
CN1450558A (zh) 2003-10-22

Similar Documents

Publication Publication Date Title
US8547779B2 (en) Memory circuits, systems, and method of interleavng accesses thereof
EP1168358B1 (en) Refresh-type memory with zero write recovery time and no maximum cycle time
TW594750B (en) Control method of semiconductor memory device and semiconductor memory device
TWI228722B (en) Semiconductor memory device having mode storing one bit data in two memory cells and method of controlling same
TWI258770B (en) Memory array with fast bit line precharge
JPH01138687A (ja) 半導体記憶装置
JP4203384B2 (ja) 半導体装置
JP2007200457A (ja) 不揮発性半導体記憶装置
US6067270A (en) Multi-bank memory devices having improved data transfer capability and methods of operating same
TW201234369A (en) Hierarchical DRAM sensing
EP1143453A2 (en) Semiconductor memory device
JP2001135080A (ja) 半導体記憶装置
TW516036B (en) Semiconductor memory device
JPH0982086A (ja) 半導体記憶装置
KR960000891B1 (ko) 데이타 읽어내기 완료 타이밍을 빠르게한 다이내믹 ram
US6487132B2 (en) Integrated circuit memory devices having multiple input/output buses and precharge circuitry for precharging the input/output buses between write operations
TW574693B (en) Semiconductor memory device
JP2001184866A (ja) 半導体記憶装置
EP1132923B1 (en) Bit line sense circuit and method for dynamic random access memories
JPH09180464A (ja) 半導体メモリ装置のメモリ駆動方法
JPH01185896A (ja) 半導体記億装置
KR100567528B1 (ko) 슈도 에스램의 프리차지 제어 회로
JPH05234366A (ja) 半導体記憶装置
JPH01199393A (ja) 半導体記憶装置
JPH06103595B2 (ja) Ｄｒａｍメモリ・システム

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees