KR100567528B1 - 슈도 에스램의 프리차지 제어 회로 - Google Patents

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Abstract

본 발명은, 프리차지 셋 신호를 출력하는 프리차지 셋 신호 발생부와, 프리차지 대기 신호를 출력하는 프리차지 대기 신호 발생부와, 상기 프리차지 셋 신호 및 상기 프로차지 대기 신호에 응답하여 프리차지 신호를 출력하는 프리차지 신호 출력부와, 칩선택 신호가 길게 제1 시간 동안 디스에이블되는 경우에 상기 칩선택 신호가 디스에이블되는 구간에서 상기 프리차지 신호가 발생될 수 있는 조건이 되도록 상기 프리차지 대기 신호 발생부의 출력 신호를 강제 제어하는 제1 프리차지 제어부와, 칩선택 신호가 상기 제1 시간보다 짧은 제2 시간 동안 디스에이블되는 경우에 상기 칩선택 신호가 디스에이블되는 구간에서 상기 프리차지 신호가 발생될 수 있는 조건이 되도록 상기 프리차지 대기 신호 발생부의 출력 신호를 강제 제어하는 제2 프리차지 제어부를 포함하는 슈도 에스램의 프리차지 제어 회로에 관한 것이다.
슈도 에스램(Pseudo SRAM), 프리차지(precharge), 칩선택 신호(/CS)

Description

슈도 에스램의 프리차지 제어 회로{Precharge control circuit for pseudo static random access memory}
도 1은 본 발명의 바람직한 실시예에 따른 슈도 에스램의 프리차지 제어 회로를 설명하기 위하여 도시한 블럭도이다.
도 2는 본 발명의 바람직한 실시예에 따른 슈도 에스램의 프리차지 제어 회로를 도시한 회로도이다.
도 3은 어드레스 버퍼를 도시한 회로도이다.
도 4는 칩선택 신호(/CS)가 길게 디스에이블되는 경우의 동작 타이밍도이다.
도 5는 칩선택 신호(/CS)가 짧게 디스에이블되는 경우의 동작 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 프리차지 셋 신호 발생부
120: 프리차지 대기 신호 발생부
130: 제1 프리차지 제어부
140: 제2 프리차지 제어부
150: 프리차지 신호 출력부
본 발명은 슈도 에스램 장치에 관한 것으로, 더욱 상세하게는 칩선택 신호가 디스에이블되는 경우에는 언제나 프리차지 신호를 발생할 수 있는 슈도 에스램의 프리차지 제어 회로에 관한 것이다.
램(Random Access Memory; RAM)은 메모리 셀 내에 데이타를 저장하는 메모리로서, 일반적으로 에스램(Static RAM; SRAM)과 디램(Danamic RAM; DRAM)으로 구분할 수 있다. 에스램 셀은 전원이 인가되는 동안에는 무기한으로 데이타를 저장할 수 있는 정적래칭 구조(6개의 트랜지스터 혹은 4개의 트랜지스터와 2개의 저항으로 구성)를 갖는다. 디램 셀은 1개의 커패시터와 1개의 억세스 트랜지스터를 갖는 구조로 이루어져 있다.
슈도 에스램(Pseudo Static Access Memory; PSRAM)은 디램(DRAM) 셀과 동일하게 1개의 억세스 트랜지스터와 1개의 커패시터로 구성된 셀을 가지면서도 메모리 셀에 대한 리프레쉬 동작을 외부 제어없이 내부적으로 스스로 수행하며 기능적으로 에스램과 유사한 인터페이스 및 동작 타이밍을 갖는 메모리로 알려져 있다. 슈도 에스램(PSRAM)은 디램(DRAM) 셀을 채용함으로서 기존의 에스램(SRAM)에서 채용하지 않았던 리프레쉬 관련 회로를 포함한다. 슈도 에스램(PSRAM)에서 데이타는 커패시터에 전하가 축적되어 저장되나, 누설 전류 등의 원인으로 인하여 저장된 초기의 전하량이 소멸되므로 데이타가 소실될 수 있다. 이를 방지하기 위하여 데이타를 잃어버리기 전에 메모리 셀 내의 데이타를 읽어서 그 읽어낸 정보에 맞추어 다시 초기의 전하량으로 재충전해 주어야 한다.
슈도 에스램의 리드(Read) 동작은 다음과 같이 진행된다. 읽고자 하는 메모리 셀에 해당하는 어드레스를 가하면 어드레스 버퍼를 통하여 프리 디코더로 입력된다. 이때 어드레스가 변화하는 것을 감지하는 ATD 회로가 작동되어 어드레스 천이 검출신호(ATD)를 발생한다. 프리 디코딩을 한 후 워드라인을 선택하기 위해 로우 디코더를 거쳐 워드라인 드라이버를 구동한 후, 워드라인을 선택한다. 마찬가지로 선택하는 메모리 셀에 해당하는 컬럼 라인을 선택하면 메모리 셀이 선택된다. 선택된 셀의 데이타는 비트라인을 거쳐 센스 앰프로 입력되고, 센스 앰프에서 증폭된 데이타는 출력 버퍼를 통하여 출력단으로 나간다.
슈도 에스램의 라이트(Write) 동작은 다음과 같이 진행된다. 메모리 셀의 선택 과정은 리드 동작과 동일하며, 입출력 패드로 입력된 데이타는 쓰고자 하는 메모리 셀에 연결된 비트라인으로 전달되고, 선택된 메모리 셀로 들어가 라이트 동작을 완료하게 된다.
슈도 에스램은 리드 또는 라이트 등의 액티브 모드에서 대기 모드로 전환되면 프리차지(precharge)를 수행하여 다음의 액티브 모드에 대비하게 된다. 슈도 에스램은 프리차지 제어 회로를 통해 프리차지를 위한 펄스 신호를 만들어 프리차지를 수행하게 된다.
그러나, 종래의 슈도 에스램은 쓰기 인에이블 신호(/WE)가 디스에이블 (disable)되거나 또는 어드레스 천이에 의해서 발생한 액티브 신호(NATV_LEVEL)가 로우(low)인 구간에서 칩선택 신호(/CS)의 디스에이블 펄스(CS_P)가 발생하게 되면 프리차지 커맨드(precharge command)로 인식 못하는 문제가 있다.
또한, 짧은 시간(Short Time)에 칩선택 신호(/CS)가 하이 레벨에서 로우 레벨로 천이할 때 모든 어드레스가 하이 레벨이면 칩선택 신호(/CS)가 하이 레벨에서 로우 레벨로 되더라도 어드레스 천이 검출신호(ATD)가 발생하지 않는다.
결국 프리차지 없이 액티브(ative)를 하려는 동작이 이루어짐으로써 모두 하이(All High)인 어드레스에 대한 액티브 동작을 보장하지 못하는 단점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 칩선택 신호가 디스에이블되는 경우에는 언제나 프리차지 신호를 발생할 수 있는 슈도 에스램의 프리차지 제어 회로를 제공함에 있다.
본 발명은, 프리차지 셋 신호를 출력하는 프리차지 셋 신호 발생부와, 프리차지 대기 신호를 출력하는 프리차지 대기 신호 발생부와, 상기 프리차지 셋 신호 및 상기 프로차지 대기 신호에 응답하여 프리차지 신호를 출력하는 프리차지 신호 출력부와, 칩선택 신호가 길게 제1 시간 동안 디스에이블되는 경우에 상기 칩선택 신호가 디스에이블되는 구간에서 상기 프리차지 신호가 발생될 수 있는 조건이 되 도록 상기 프리차지 대기 신호 발생부의 출력 신호를 강제 제어하는 제1 프리차지 제어부와, 칩선택 신호가 상기 제1 시간보다 짧은 제2 시간 동안 디스에이블되는 경우에 상기 칩선택 신호가 디스에이블되는 구간에서 상기 프리차지 신호가 발생될 수 있는 조건이 되도록 상기 프리차지 대기 신호 발생부의 출력 신호를 강제 제어하는 제2 프리차지 제어부를 포함하며, 상기 제1 프리차지 제어부 또는 상기 제2 프리차지 제어부의 동작에 응답하여 상기 프리차지 신호가 출력되는 슈도 에스램의 프리차지 제어 회로를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
본 발명의 바람직한 실시예에 따른 프리차지 제어 회로에 따르면, 슈도 에스램(Pseudo SRAM)에 있어서 칩선택 신호(/CS)가 디스에이블되는 경우에 있어서는 어떠한 경우라도 프리차지(precharge) 동작을 수행할 수가 있다. 즉, 칩선택 신호(/CS)가 길게 디스에이블되는 경우(칩 디스에이블이 긴 경우)나 칩선택 신호(/CS)가 짧게 디스에이블되는 경우(칩 디스에이블이 짧은 경우)에도 메모리 셀을 프리차지할 수 있도록 한다. 칩선택 신호(/CS)는 칩을 비선택/선택하는 외부 입력 신호이다.
이를 위해 본 발명의 바람직한 실시예에 따른 프리차지 제어 회로는, 비트라인(bit line) 센스 앰프 동작 완료 후 프리차지를 수행할 시점임을 알려주는 신호(SENSEDLY)와 현재가 액티브 상태임을 알리는 신호(NATV-LEVEL)를 이용하는데, 칩선택 신호(/CS)가 길게 디스에이블되는 경우(칩 디스에이블이 긴 경우)에는 센스 지연 신호(SENSEDLY)와 칩 비선택 신호(CHIP_DESELECT)를 이용하여 프리차지 동작을 제어하고, 칩선택 신호(/CS)가 짧게 디스에이블되는 경우(칩 디스에이블이 짧은 경우)에는 액티브 신호(NATV_LEVEL)와 칩선택 내부 신호(CHIP_SELECT)를 이용하여 프리차지 동작을 제어한다. 본 발명의 실시예에 따른 슈도 에스램의 프리차지 제어 회로는 칩선택 신호(/CS)가 짧게 디스에이블된다 하더라도 이를 감지(detect)하여 올바른 프리차지가 수행되도록 하여 칩 동작을 보장할 수 있도록 한다.
도 1은 본 발명의 바람직한 실시예에 따른 슈도 에스램의 프리차지 제어 회로를 설명하기 위하여 도시한 블럭도이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 슈도 에스램의 프리차지 제어 회로는, 프리차지 셋 신호 발생부(110), 프리차지 대기 신호 발생부(120), 제1 프리차지 제어부(130), 제2 프리차지 제어부(140) 및 프리차지 신호 출력부(150)를 포함한다. 프리차지 셋 신호 발생부(110)는 센스 지연 신호(SENSEDLY)와 리셋 신호(RESET_PQ)에 응답하여 프리차지 셋 신호(PCG_SET)를 출력한다. 프리차지 대기 신호 발생부(120)는 리셋 신호(RESET_PQ), 액티브 신호(NATV_LEVEL) 및 칩 비선택 신호(CHIP_DESELECT)에 응답하여 프리차지 대기 신호(PCG_STANDBY)를 출력한다. 제1 프리차지 제어부(130)는 칩 비선택 신호(CHIP_DESELECT)와 센스 지연 신호 (SENSEDLY)에 응답하여 프리차지 대기 신호 발생부(120)의 출력 신호를 제어한다. 제2 프리차지 제어부(140)는 칩선택 내부 신호(CHIP_SELECT)와 액티브 신호(NATV_LEVEL)에 응답하여 프리차지 대기 신호 발생부(120)의 출력 신호를 제어한다. 프리차지 신호 출력부(150)는 프리차지 셋 신호 발생부(110)의 출력 신호와 프리차지 대기 신호 발생부(120)의 출력 신호에 따라 프리차지 신호(PCG)를 출력한다.
센스 지연 신호(SENSEDLY)는 비트라인 센스 앰프 동작이 완료되었음을 알려주는 신호로서, 비트라인 센스 앰프에 의한 센싱 완료 후 프리차지 동작을 수행할 시점에서 하이 레벨로 되고 프리차지 신호(PCG)가 인에이블되면 로우 레벨이 되는 신호이다. 센스 지연 펄스 신호(SENSEDLY_PHI)는 센스 지연 신호(SENSEDLY)가 하이 레벨로 되면 하이 펄스로 발생되는 신호이다.
액티브 신호(NATV_LEVEL)는 액티브 펄스 신호(EXTATV)가 하이 펄스가 되면 하이 레벨이 되고 프리차지 신호(PCG)가 인에이블되면 로우 레벨이 되는 신호이다. 액티브 펄스 신호(EXTATV)는 워드라인(W/L)이 인에이블된 경우에 액티브 동작 중에 있음을 알리는 펄스 신호이다. 액티브 펄스 신호(EXTATV)는 워드라인 액세스 전 단계인 프리디코딩(Predecoding)을 시작했을 때를 알리는 신호로서의 역할을 한다. 액티브 신호(NATV-LEVEL)가 하이 레벨이 되면 액티브 상태임을 알 수 있다.
칩 비선택 신호(CHIP_DESELECT)는 칩을 비선택하는 내부 제어 신호로서, 칩선택 신호(/CS)가 하이 레벨이 되면 하이 레벨이 되고 로우 레벨이 되면 로우 레벨이 되는 신호이다.
칩선택 내부 신호(CHIP_SELECT)는 칩을 선택하는 내부 제어 신호로서, 칩선택 신호(/CS)가 하이 레벨이 되면 로우 레벨이 되고 로우 레벨이 되면 하이 레벨이 되는 신호이다.
프리차지 신호(PCG)는 칩 내부의 셀 어레이를 리셋(reset)시키기 위한 신호이다.
도 2는 본 발명의 바람직한 실시예에 따른 슈도 에스램의 프리차지 제어 회로를 도시한 회로도이다.
도 2를 참조하면, 프리차지 셋 신호 발생부(110)는, 전원 전압 단자(VDD)와 노드(N1) 사이에 접속된 PMOS 트랜지스터(PM1)와, 노드(N1)와 접지 전압 단자(VSS) 사이에 접속된 NMOS 트랜지스터(NM1)와, 노드(N1)의 전위를 래치하는 래치부(114)를 포함한다. PMOS 트랜지스터(PM1)는 리셋 신호(RESET_PQ)에 의해 제어되고, NMOS 트랜지스터(NM1)는 센스 지연 펄스 신호(SENSEDLY_PHI)에 의해 제어된다. 센스 지연 펄스 신호(SENSEDLY_PHI)는 센스 지연 신호(SENSEDLY)가 하이 레벨로 되면 하이 펄스로 발생되는 신호이다. 센스 지연 펄스 신호(SENSEDLY_PHI)는, 센스 지연 신호(SENSEDLY)가 로우 펄스 발생기(112)에 입력되어 로우 펄스로 발생되고 이 로우 펄스가 인버터(INV1)에 의해 반전된 펄스 신호이다. 래치부(114)는 인버터들(INV4, INV5)로 이루어진 인버터 래치로서 프리차지 셋 신호(PCG_SET)를 출력한다.
프리차지 대기 신호 발생부(120)는 전원 전압 단자(VDD)와 노드(N2) 사이에는 접속된 PMOS 트랜지스터(PM2)와, 노드(N2)와 노드(N3) 사이에 접속된 NMOS 트랜지스터(NM2)와, 노드(N3)와 접지 전압 단자(VSS) 사이에 접속된 NMOS 트랜지스터 (NM3)와, 노드(N2)의 전위를 래치하는 래치부(122)를 포함한다. PMOS 트랜지스터(PM2)는 리셋 신호(RESET_PQ)에 의해 제어된다. NMOS 트랜지스터(NM2)는 리셋 신호(RESET_PQ)와 액티브 신호(NATV_LEVEL)가 낸드 게이트(ND1)에 의해 논리 조합된 후 인버터(INV2)에 의해 반전된 신호에 의해 제어된다. NMOS 트랜지스터(NM3)는 칩 비선택 펄스 신호(CS_P)에 의해 제어된다. 칩 비선택 펄스 신호(CS_P)는, 칩 비선택 신호(CHIP_DESELECT)가 로우 펄스 발생기(122)에 입력되어 로우 펄스로 발생되고 이 로우 펄스가 인버터(INV3)에 의해 반전된 펄스 신호이다. 칩 비선택 신호(CHIP_DESELECT)는 칩을 비선택하는 내부 액티브 신호이다. 래치부(122)는 인버터들(INV6, INV7)로 이루어진 인버터 래치로서 프리차지 대기 신호(PCG_STANDBY)를 출력한다.
제1 프리차지 제어부(130)는 노드(N2)와 접지 전압 단자(VSS) 사이에 접속된 NMOS 트랜지스터(NM4)를 포함한다. NMOS 트랜지스터(NM4)는 칩 비선택 신호(CHIP_DESELECT)와 센스 지연 펄스 신호(SENSEDLY_PHI)가 낸드 게이트(ND3)에 의해 논리 조합된 후 인버터(INV9)에 의해 반전된 신호에 의해 제어된다. 센스 지연 펄스 신호(SENSEDLY_PHI)는 센스 지연 신호(SENSEDLY)가 하이 레벨로 되면 하이 펄스로 발생되는 신호이다. 제1 프리차지 제어부(130)는 칩선택 신호(/CS)가 길게 디스에이블되는 경우(칩 디스에이블이 긴 경우)에 노드(N2)가 로우 레벨의 전위를 갖도록 하여 프리차지 대기 신호(PCG_STANDBY)가 하이 레벨이 되도록 한다.
제2 프리차지 제어부(140)는 노드(N2)와 접지 전압 단자(VSS) 사이에 접속된 NMOS 트랜지스터(NM5)를 포함한다. NMOS 트랜지스터(NM5)는 액티브 신호 (NATV_LEVEL)와 칩선택 펄스 신호(CHIP_SELECT_PHI)가 낸드 게이트(ND4)에 의해 논리 조합된 후 인버터(INV11)에 의해 반전된 신호에 의해 제어된다. 칩선택 펄스 신호(CHIP_SELECT_PHI)는 칩선택 내부 신호(CHIP_SELECT)가 하이 레벨이 되면 하이 펄스로 발생되는 신호이다. 칩선택 펄스 신호(CHIP_SELECT_PHI)는 칩선택 내부 신호(CHIP_SELECT)가 로우 펄스 발생기(142)에 입력되어 로우 펄스로 발생되고 이 로우 펄스가 인버터(INV10)에 의해 반전된 펄스 신호이다. 칩선택 내부 신호(CHIP_SELECT)는 칩을 선택하는 내부 제어 신호로서, 칩선택 신호(/CS)가 하이 레벨이 되면 로우 레벨이 되고 로우 레벨이 되면 하이 레벨이 된다. 제2 프리차지 제어부(140)는 칩선택 신호(/CS)가 짧게 디스에이블되는 경우(칩 디스에이블이 짧은 경우)에 노드(N2)가 로우 레벨의 전위를 갖도록 하여 프리차지 대기 신호(PCG_STANDBY)가 하이 레벨이 되도록 한다.
프리차지 신호 출력부(150)는 프리차지 셋 신호 발생부(110)의 출력 신호인 프리차지 셋 신호(PCG_SET)와 프리차지 대기 신호 발생부(120)의 출력 신호인 프리차지 대기 신호(PCG_STANDBY)를 논리 조합하여 출력하는 낸드 게이트(ND2)와, 낸드 게이트(ND2)의 출력 신호를 반전시켜 프리차지 신호(PCG)를 출력하는 인버터(INV8)와, 낸드 게이트(ND2)의 출력 신호를 입력받아 소정 시간 지연시켜 리셋 신호(RESET_PQ)를 출력하는 지연부(152)를 포함한다.
도 3은 어드레스 버퍼를 도시한 회로도이다. 도 3을 참조하면, 어드레스 버퍼(address buffer)는 칩선택 신호(/CS)와 어드레스를 입력받는 노아 게이트(NOR Gate)로 이루어져 있다. 어드레스 버퍼의 출력 신호는 ATD 회로에 입력되고 ATD 회 로는 어드레스 천이 검출신호(ATD)를 출력한다.
이하에서, 프리차지 동작을 제어하기 위한 슈도 에스램의 프리차지 제어 회로의 동작을 설명한다.
먼저, 칩선택 신호(/CS)가 길게 디스에이블되는 경우에 대하여 설명한다. 도 4는 칩선택 신호(/CS)가 길게 디스에이블되는 경우의 동작 타이밍도이다. 도 4에서, 워드라인(W/L)은 메모리 셀을 선택하기 위한 내부 제어 신호이고, 어드레스 스트로브 신호(ADD_STB)는 어드레스 핀 입력을 내부 신호로 받아들이는 동작을 수행하는 신호이다.
도 1, 도 2 및 도 4를 참조하면, 칩선택 신호(/CS)가 길게 디스에이블되는 경우(칩 디스에이블이 긴 경우)에는 제1 프리차지 제어부(130)를 통해 프리차지 동작이 제어되도록 한다. 즉, 센스 지연 펄스 신호(SENSEDLY_PHI)와 칩 비선택 신호(CHIP_DESELECT)를 이용하여 프리차지 커맨드(precharge command)가 되도록 한다. 센스 지연 펄스 신호(SENSEDLY_PHI)는 센스 지연 신호(SENSEDLY)가 하이 레벨로 되면 하이 펄스로 발생되는 신호이다. 칩 비선택 신호(CHIP_DESELECT)와 센스 지연 펄스 신호(SENSEDLY_PHI)를 논리 조합하여 액티브 신호(NATV_LEVEL)와 관계없는 경로를 통하여 프리차지 대기 신호(PCG_STANDBY)를 하이 레벨로 만들게 되며, 이때 프리차지 셋 신호(PCG_SET)는 동시에 센스 지연 신호(SENSEDLY)에 의하여 하이 레벨로 만들어지게 된다. 프리차지 셋 신호(PCG_SET)와 프리차지 대기 신호(PCG_STANDBY)의 조합에 의해 프리차지 신호(PCG)가 발생하게 된다.
도 4의 (A) 구간에서, 어드레스(Address) 토글(Toggle)은 프라차지 대기 신 호(PCG_STANDBY)를 발생하게 되며 이전 워드라인(W/L)을 프리차지하게 된다. 그럼으로써 발생된 프리차지 신호(PCG)는 정상(Normal)임을 확인하여 새로운 액티브 동작을 수행하게 되며 이것에 의하여 워드라인1(W/L<1>)이 발생한다.
(A) 구간에서 칩 비선택 신호(CHIP_DESELECT)가 로우 레벨이므로, 제1 프리차지 제어부(130)는 동작하지 않는다. 즉, 칩 비선택 신호(CHIP_DESELECT)가 로우 레벨이므로 낸드 게이트(ND3)는 센스 지연 펄스 신호(SENSEDLY_PHI)에 관계없이 하이 레벨의 신호를 출력하고, 낸드 게이트(ND3)의 출력 신호는 인버터(INV9)에 의해 반전되어 NMOS 트랜지스터(NM4)의 게이트 단자로 입력되므로 NMOS 트랜지스터(NM4)는 턴-오프 상태이다.
또한, (A) 구간에서 제2 프리차지 제어부(140)도 동작하지 않는다. 즉, 칩선택 내부 신호(CHIP_SELECT)는 하이 레벨을 유지하고 있으므로 칩선택 펄스 신호(CHIP_SELECT_PHI)는 하이 펄스로 발생하지 않고 로우 레벨을 유지하며, 낸드 게이트(ND4)는 액티브 신호(NATV_LEVEL)에 관계없이 하이 레벨의 신호를 출력하고, 낸드 게이트(ND4)의 출력 신호는 인버터(INV11)에 의해 반전되어 NMOS 트랜지스터(NM5)의 게이트 단자로 입력되므로 NMOS 트랜지스터(NM5)는 턴-오프 상태이다.
도 4의 (B) 구간에서, 칩 비선택 신호(CHIP_DESELECT)가 하이 레벨이 되고 이에 따라 칩 비선택 펄스 신호(CS-P)가 발생하게 되나, 액티브 신호(NATV_LEVEL)가 로우 레벨 구간이라서 NMOS 트랜지스터(NM2)는 턴-오프(turn-off) 상태이다. 즉, 액티브 신호(NATV_LEVEL)가 로우 레벨이므로 낸드 게이트(ND1)는 리셋 신호(RESET_PQ)에 관계없이 하이 레벨의 신호를 출력하고, 낸드 게이트(ND1)의 출력 신 호는 인버터(INV2)에 의해 반전되어 NMOS 트랜지스터(NM2)의 게이트 단자로 입력되므로 NMOS 트랜지스터(NM2)는 턴-오프 상태이다. NMOS 트랜지스터(NM2)가 오프 상태이므로 노드(N2)는 접지 전압 단자(VSS)에 연결될 수 없고 프리차지 대기 신호(PCG_STANDBY)는 하이 레벨로 발생하지 않는다. 따라서, 칩 비선택 펄스 신호(CS_P)는 무시되어 프리차지 대기 신호(PCG_STANDBY)가 하이 레벨로 발생하지 않는다.
한편, (B) 구간에서, 센스 지연 신호(SENSEDLY)가 로우 레벨을 유지하므로, 제1 프리차지 제어부(130)는 동작하지 않는다. 즉, 센스 지연 신호(SENSEDLY)가 로우 레벨을 유지하므로 센스 지연 펄스 신호(SENSEDLY_PHI)는 하이 펄스로 발생하지 않고 로우 레벨을 유지하게 되며, 낸드 게이트(ND3)는 칩 비선택 신호(CHIP_DESELECT)에 관계없이 하이 레벨의 신호를 출력하고, 낸드 게이트(ND3)의 출력 신호는 인버터(INV9)에 의해 반전되어 NMOS 트랜지스터(NM4)의 게이트 단자로 입력되므로 NMOS 트랜지스터(NM4)는 턴-오프 상태이다.
또한, (B) 구간에서, 제2 프리차지 제어부(140)도 동작하지 않는다. 즉, 액티브 신호(NATV_LEVEL)가 로우 레벨이므로 낸드 게이트(ND4)는 칩선택 내부 신호(CHIP_SELECT)에 관계없이 하이 레벨의 신호를 출력하고, 낸드 게이트(ND4)의 출력 신호는 인버터(INV11)에 의해 반전되어 NMOS 트랜지스터(NM5)의 게이트 단자로 입력되므로 NMOS 트랜지스터(NM5)는 턴-오프 상태이다.
(C) 구간에서, 모두 하이 어드레스(High Address)로 천이(transition)되지만 어드레스 천이 검출신호(ATD)가 발생하지 않아 아무 동작도 일어나지 않는다.
그러나, 제1 프리차지 제어부(130)에서 센스 지연 신호(SENSEDLY)에 의한 센스 지연 펄스 신호(SENSEDLY_PHI)로 인해 프리차지 대기 신호(PCG_STANDBY)를 하이 레벨 상태로 만들기 때문에 그 순간 프리차지 신호(PCG)가 발생된다. 센스 지연 신호(SENSEDLY)는 하이 레벨로 천이되므로 센스 지연 펄스 신호(SENSEDLY_PHI)가 하이 펄스로 발생되며, 칩 비선택 신호(CHIP_DESELECT)는 하이 레벨이므로, 낸드 게이트(ND3)는 로우 레벨의 신호를 출력한다. 낸드 게이트(ND3)의 출력 신호는 인버터(INV9)에 의해 반전되어 NMOS 트랜지스터(NM4)를 턴-온 시킨다. 따라서, 노드(N2)는 접지 전압 레벨로 되고, 프리차지 대기 신호(PCG_STANDBY)는 하이 레벨이 되게 된다. 이때, 센스 지연 펄스 신호(SENSEDLY-PHI)에 의해 NMOS 트랜지스터(NM1)도 턴-온 되게 되며, 따라서 노드(N1)은 접지 전압 레벨로 되고 프리차지 셋 신호(PCG_SET)는 하이 레벨이 되게 된다. 프리차지 대기 신호(PCG_STANDBY)와 프리차지 셋 신호(PCG_SET)가 하이 레벨이므로 낸드 게이트(ND2)는 로우 레벨의 신호를 출력하고, 낸드 게이트(ND2)의 출력 신호는 인버터(INV8)에 의해 반전되어 프리차지 신호(PCG)를 발생하게 된다.
한편, (C) 구간에서, 칩선택 내부 신호(CHIP_SELECT)가 로우 레벨을 유지하므로 제2 프리차지 제어부(140)는 동작하지 않는다. 즉, 칩선택 내부 신호(CHIP_SELECT)가 로우 레벨을 유지하므로 칩선택 펄스 신호(CHIP-SELECT-PHI)는 하이 펄스로 발생하지 않고 로우 레벨을 유지하게 되며, 낸드 게이트(ND4)는 액티브 신호(NATV_LEVEL)에 관계없이 하이 레벨의 신호를 출력하고, 낸드 게이트(ND4)의 출력 신호는 인버터(INV11)에 의해 반전되어 NMOS 트랜지스터(NM5)의 게이트 단자 로 입력되므로 NMOS 트랜지스터(NM5)는 턴-오프 상태이다.
(D) 구간에서, 칩선택 신호(/CS)는 로우 레벨로 천이하게 된다. 하지만 이때에는 어떠한 어드레스 천이 검출신호(ATD)도 발생하지 않는다. 이유는 어드레스 버퍼(address buffer)의 타입이 노아 게이트(NOR Gate)이기 때문에 하이 레벨의 입력은 칩 비선택 신호(CHIP_DESELECT)에 의한 디스에이블 신호와 같아서 입력의 변화가 없기 때문에 어드레스 천이 검출신호(ATD)를 발생시키지 않는 상태가 된다. (D) 구간에서는 이미 프리차지 상태에 있으므로 이때에는 칩선택 신호(/CS)가 인에이블되어 액티브 동작이 이루어질 수 있다.
앞서 살펴본 바와 같이, 칩 디스에이블이 긴 사이클(Long Cycle)이 될 때 올바른 동작을 수행할 수 있다.
이하에서, 칩선택 신호(/CS)가 짧게 디스에이블되는 경우에 대하여 설명한다. 도 5는 칩선택 신호(/CS)가 짧게 디스에이블되는 경우의 동작 타이밍도이다.
도 1, 도 2 및 도 5를 참조하면, 칩선택 신호(/CS)가 짧게 디스에이블되는 경우(칩 디스에이블이 짧은 경우)에는 제2 프리차지 제어부(140)를 통해 프리차지 동작이 제어되도록 한다. 칩선택 신호(/CS)가 짧게 디스에이블되는 경우에는 액티브 신호(NATV_LEVEL)와 칩선택 선택 신호(CHIP_SELECT)를 이용하여 프리차지할 수 있도록 한다.
액티브 신호(NATV_LEVEL)와 칩선택 내부 신호(CHIP_SELECT)의 펄스 신호(CHIP_SELECT_PHI)를 조합하여 프리차지 대기 신호(PCG_STANDBY)를 하이 레벨로 만들게 되며, 이때 프리차지 셋 신호(PCG_SET)은 동시에 센스 지연 신호(SENSEDLY)에 의하여 하이 레벨로 만들어지게 되며, 프리차지 셋 신호(PCG_SET)와 프리차지 대기 신호(PCG_STANDBY)의 조합에 의해 프리차지 신호(PCG)가 발생하게 된다.
(E) 및 (F) 구간은, 도 3의 (A)와 (B) 구간에서의 동작과 동일하므로 그 설명은 생략한다.
(G) 구간에서 All High Address로 천이(transition)되지만 어드레스 천이 검출신호(ATD)가 발생하지 않아 아무 동작도 일어나지 않는다.
그러나, 제2 프리차지 제어부(140)에서 칩선택 내부 신호(CHIP_SELECT)에 의한 칩선택 펄스 신호(CHIP_SELECT_PHI)로 인해 프리차지 대기 신호(PCG_STANDBY)를 하이 레벨 상태로 만들기 때문에 그 순간 프리차지 신호(PCG)가 발생된다. 칩선택 내부 신호(CHIP_SELECT)는 하이 레벨로 천이되므로 칩선택 펄스 신호(CHIP_SELECT_PHI)가 하이 펄스로 발생되며, 액티브 신호(NATV_LEVEL)는 하이 레벨이므로, 낸드 게이트(ND4)는 로우 레벨의 신호를 출력한다. 낸드 게이트(ND4)의 출력 신호는 인버터(INV11)에 의해 반전되어 NMOS 트랜지스터(NM5)를 턴-온 시킨다. 따라서, 노드(N2)는 접지 전압 레벨로 되고, 프리차지 대기 신호(PCG_STANDBY)는 하이 레벨이 되게 된다.
센스 지연 신호(SENSEDLY)가 하이 레벨로 천이하게 되므로 NMOS 트랜지스터(NM1)도 턴-온되게 되며, 따라서 노드(N1)는 접지 전압 레벨로 되고 프리차지 셋 신호(PCG_SET)는 하이 레벨이 되게 된다.
프리차지 대기 신호(PCG_STANDBY)와 프리차지 셋 신호(PCG_SET)가 하이 레벨이 되면, 낸드 게이트(ND2)는 로우 레벨의 신호를 출력하고, 낸드 게이트(ND)의 출 력 신호는 인버터(INV8)에 의해 반전되어 프리차지 신호(PCG)를 발생하게 된다.
한편, (G) 구간에서 제1 프리차지 제어부(130)는 동작하지 않는다. 즉, 칩 비선택 신호(CHIP_DESELECT)가 하이 레벨일 때 센스 지연 신호(SENSEDLY)는 로우 레벨을 유지하고 칩 비선택 신호(CHIP_DESELECT)가 로우 레벨일 때 센스 지연 신호(SENSEDLY)는 로우 레벨을 유지하고 있으므로 낸드 게이트(ND3)는 하이 레벨의 신호를 출력하고, 낸드 게이트(ND3)의 출력 신호는 인버터(INV9)에 의해 반전되어 NMOS 트랜지스터(NM4)의 게이트 단자로 입력되므로 NMOS 트랜지스터(NM4)는 턴-오프 상태이다.
(H) 구간에서 칩선택 신호(/CS)는 로우 레벨로 천이하게 된다. 하지만 이때에는 어떠한 어드레스 천이 검출신호(ATD)도 발생하지 않는다. 이유는 어드레스 버퍼(address buffer)의 타입이 노아 게이트(NOR Gate)이기 때문에 하이 레벨의 입력은 칩 비선택 신호(CHIP_DESELECT)에 의한 디스에이블 신호와 같아서 입력의 변화가 없기 때문에 어드레스 천이 검출신호(ATD)를 발생시키지 않는 상태가 된다.
앞서 살펴본 바와 같이, 칩 디스에이블이 짧은 사이클(Short Cycle)이 될 때 올바른 동작을 수행할 수 있다.
본 발명에 의한 슈도 에스램의 프리차지 제어 회로에 의하면, 칩 디스에이블이 길게 되는 경우 뿐만 아니라 칩 디스에이블이 짧게 되는 경우에도 프리차지 신호를 발생하여 프리차지 동작이 수행될 수 있도록 할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (13)

  1. 프리차지 셋 신호를 출력하는 프리차지 셋 신호 발생부;
    프리차지 대기 신호를 출력하는 프리차지 대기 신호 발생부;
    상기 프리차지 셋 신호 및 상기 프로차지 대기 신호에 응답하여 프리차지 신호를 출력하는 프리차지 신호 출력부;
    칩선택 신호가 길게 제1 시간 동안 디스에이블되는 경우에, 상기 칩선택 신호가 디스에이블되는 구간에서 상기 프리차지 신호가 발생될 수 있는 조건이 되도록 상기 프리차지 대기 신호 발생부의 출력 신호를 강제 제어하는 제1 프리차지 제어부; 및
    칩선택 신호가 상기 제1 시간보다 짧은 제2 시간 동안 디스에이블되는 경우에, 상기 칩선택 신호가 디스에이블되는 구간에서 상기 프리차지 신호가 발생될 수 있는 조건이 되도록 상기 프리차지 대기 신호 발생부의 출력 신호를 강제 제어하는 제2 프리차지 제어부를 포함하며,
    상기 제1 프리차지 제어부 또는 상기 제2 프리차지 제어부의 동작에 응답하여 상기 프리차지 신호가 출력되는 슈도 에스램의 프리차지 제어 회로.
  2. 제1항에 있어서, 상기 제1 프리차지 제어부가 동작하는 구간에서는 상기 제2 프리차지 제어부가 동작하지 않도록 구비되고, 상기 제2 프리차지 제어부가 동작하 는 구간에서는 상기 제1 프리차지 제어부가 동작하지 않도록 구비되는 것을 특징으로 하는 슈도 에스램의 프리차지 제어 회로.
  3. 제1항에 있어서, 상기 제1 프리차지 제어부는 센스 지연 신호와 칩 비선택 신호에 응답하여 상기 프리차지 대기 신호 발생부의 출력 신호를 제어하고, 상기 센스 지연 신호는 비트라인 센스 앰프 동작 완료 후 프리차지를 수행할 시점임을 알리는 신호이고, 상기 칩 비선택 신호는 상기 칩선택 신호가 하이 레벨이 되면 하이 레벨이 되고 로우 레벨이 되면 로우 레벨이 되는 신호인 것을 특징으로 하는 슈도 에스램의 프리차지 제어 회로.
  4. 제3항에 있어서, 상기 제1 프리차지 제어부는,
    상기 센스 지연 신호가 하이 레벨로 천이할 때 로우 펄스를 발생하는 로우 펄스 발생기;
    상기 로우 펄스 발생기의 출력 신호를 반전시키는 제1 인버터;
    상기 제1 인버터의 출력 신호와 상기 칩 비선택 신호를 논리 조합하여 출력하는 낸드 게이트;
    상기 낸드 게이트의 출력 신호를 반전시켜 출력하는 제2 인버터; 및
    상기 제2 인버터의 출력 신호에 따라 제어되고 접지 전압 단자와 상기 프리 차지 대기 신호에 반대되는 전위를 갖는 상기 프리차지 대기 신호 발생부의 일 노드 사이에 접속된 NMOS 트랜지스터를 포함하는 슈도 에스램의 프리차지 제어 회로.
  5. 제1항에 있어서, 상기 제2 프리차지 제어부는 칩선택 내부 신호와 액티브 신호에 응답하여 상기 프리차지 대기 신호 발생부의 출력 신호를 제어하고, 상기 칩선택 내부 신호는 상기 칩선택 신호가 하이 레벨이 되면 로우 레벨이 되고 로우 레벨이 되면 하이 레벨이 되는 신호이며, 상기 액티브 신호는 프리디코딩이 시작되었음을 알리는 펄스 신호가 발생하면 하이 레벨이 되고 상기 프리차지 신호가 발생하면 로우 레벨이 되는 신호인 것을 특징으로 하는 슈도 에스램의 프리차지 제어 회로.
  6. 제5항에 있어서, 상기 제2 프리차지 제어부는,
    상기 칩선택 내부 신호가 하이 레벨로 천이할 때 로우 펄스를 발생하는 로우 펄스 발생기;
    상기 로우 펄스 발생기의 출력 신호를 반전시키는 제1 인버터;
    상기 제1 인버터의 출력 신호와 상기 상기 액티브 신호를 논리 조합하여 출력하는 낸드 게이트;
    상기 낸드 게이트의 출력 신호를 반전시켜 출력하는 제2 인버터; 및
    상기 제2 인버터의 출력 신호에 따라 제어되고 접지 전압 단자와 상기 프리차지 대기 신호에 반대되는 전위를 갖는 상기 프리차지 대기 신호 발생부의 일 노드 사이에 접속된 NMOS 트랜지스터를 포함하는 슈도 에스램의 프리차지 제어 회로.
  7. 제1항에 있어서, 상기 프리차지 대기 신호 발생부는 리셋 신호, 액티브 신호 및 칩 비선택 신호에 응답하여 상기 프리차지 대기 신호를 출력하며, 상기 리셋 신호는 상기 프리차지 신호에 반대되는 위상을 갖고 지연부에 의해 지연된 신호이고, 상기 액티브 신호는 프리디코딩이 시작되었음을 알리는 펄스 신호가 발생하면 하이 레벨이 되고 상기 프리차지 신호가 발생하면 로우 레벨이 되는 신호이며, 상기 칩 비선택 신호는 상기 칩선택 신호가 하이 레벨이 되면 하이 레벨이 되고 로우 레벨이 되면 로우 레벨이 되는 신호인 것을 특징으로 하는 슈도 에스램의 프리차지 제어 회로.
  8. 제7항에 있어서, 상기 프리차지 대기 신호 발생부는,
    상기 리셋 신호에 의해 제어되고 전원 전압 단자와 제1 노드 사이에 접속된 PMOS 트랜지스터;
    상기 리셋 신호와 상기 액티브 신호를 논리 조합하여 출력하는 낸드 게이트;
    상기 낸드 게이트의 출력 신호를 반전시켜 출력하는 제1 인버터;
    상기 제1 인버터의 출력 신호에 의해 제어되고 상기 제1 노드와 제2 노드 사이에 접속된 제1 NMOS 트랜지스터;
    상기 칩 비선택 신호가 하이 레벨로 천이할 때 로우 펄스를 출력하는 로우 펄스 발생기;
    상기 로우 펄스 발생기의 출력을 반전시켜 출력하는 제2 인버터;
    상기 제2 인버터의 출력 신호에 의해 제어되고 상기 제2 노드와 접지 전압 단자 사이에 접속된 제2 NMOS 트랜지스터; 및
    상기 제1 노드의 전위를 래치하고 프리차지 대기 신호를 출력하는 래치부를 포함하는 슈도 에스램의 프리차지 제어 회로.
  9. 제8항에 있어서, 상기 래치부는 인버터들로 이루어진 인버터 래치로서 프리차지 대기 신호를 출력하는 것을 특징으로 하는 슈도 에스램의 프리차지 제어 회로.
  10. 제1항에 있어서, 상기 프리차지 셋 신호 발생부는 센스 지연 신호와 리셋 신호에 응답하여 상기 프리차지 셋 신호를 출력하며, 상기 센스 지연 신호는 비트라인 센스 앰프 동작 완료 후 프리차지를 수행할 시점임을 알리는 신호이고, 상기 리셋 신호는 상기 프리차지 신호에 반대되는 위상을 갖고 지연부에 의해 지연된 신호 인 것을 특징으로 하는 슈도 에스램의 프리차지 제어 회로.
  11. 제10항에 있어서, 상기 프리차지 셋 신호 발생부는,
    상기 리셋 신호에 의해 제어되고 전원 전압 단자와 노드 사이에 접속된 PMOS 트랜지스터;
    상기 센스 지연 신호가 하이 레벨로 천이할 때 로우 펄스를 출력하는 로우 펄스 발생기;
    상기 로우 펄스 발생기의 출력을 반전시켜 출력하는 인버터;
    상기 인버터의 출력 신호에 의해 제어되고 상기 노드와 접지 전압 단자 사이에 접속된 NMOS 트랜지스터; 및
    상기 노드의 전위를 래치하고 프리차지 셋 신호를 출력하는 래치부를 포함하는 슈도 에스램의 프리차지 제어 회로.
  12. 제11항에 있어서, 상기 래치부는 인버터들로 이루어진 인버터 래치로서 프리차지 셋 신호를 출력하는 것을 특징으로 하는 슈도 에스램의 프리차지 제어 회로.
  13. 제1항에 있어서, 상기 프리차지 신호 출력부는,
    상기 상기 프리차지 셋 신호와 상기 프리차지 대기 신호를 논리 조합하여 출력하는 낸드 게이트;
    상기 낸드 게이트의 출력 신호를 반전시켜 프리차지 신호를 출력하는 인버터; 및
    상기 낸드 게이트의 출력 신호를 입력받아 소정 시간 지연시켜 리셋 신호를 출력하는 지연부를 포함하는 슈도 에스램의 프리차지 제어 회로.
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