JPH05166368A - 擬似ｓｒａｍ - Google Patents
擬似ｓｒａｍInfo
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- JPH05166368A JPH05166368A JP3335268A JP33526891A JPH05166368A JP H05166368 A JPH05166368 A JP H05166368A JP 3335268 A JP3335268 A JP 3335268A JP 33526891 A JP33526891 A JP 33526891A JP H05166368 A JPH05166368 A JP H05166368A
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- 230000002269 spontaneous effect Effects 0.000 description 2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Abstract
(57)【要約】
【構成】 セルフリフレッシュモードにおけるプリチャ
ージ時に、各ビット線対１をＨＶCC発生回路３から切り
離すと共に、それぞれのビット線１ａ、１ｂ間を短絡す
ることにより、これらのビット線１ａ、１ｂの電位を自
然放電により低下させる。 【効果】 特別な消費電力の増加を伴うことなく、プリ
チャージ電位をＨＶCC電位よりも低い電位まで低下させ
ることができるので、セルフリフレッシュモードにおけ
るリフレッシュ周期を長くして擬似ＳＲＡＭの待機時の
消費電力を低減させることができる。
ージ時に、各ビット線対１をＨＶCC発生回路３から切り
離すと共に、それぞれのビット線１ａ、１ｂ間を短絡す
ることにより、これらのビット線１ａ、１ｂの電位を自
然放電により低下させる。 【効果】 特別な消費電力の増加を伴うことなく、プリ
チャージ電位をＨＶCC電位よりも低い電位まで低下させ
ることができるので、セルフリフレッシュモードにおけ
るリフレッシュ周期を長くして擬似ＳＲＡＭの待機時の
消費電力を低減させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、待機時にセルフリフレ
ッシュモードでリフレッシュ動作を行う擬似ＳＲＡＭ(p
seudo-static random access memory)に関する。
ッシュモードでリフレッシュ動作を行う擬似ＳＲＡＭ(p
seudo-static random access memory)に関する。
【０００２】
【従来の技術】ＤＲＡＭ(dynamic RAM)は、メモリセル
構造が簡単であるため大容量のものが安価に製造できる
が、リフレッシュ制御が複雑になるという欠点がある。
そこで、メモリセル構造はそのままにして、リフレッシ
ュ制御を容易に行えるようにすることによりＳＲＡＭ(s
tatic random access memory)とほぼ同様の回路で使用
することができる擬似ＳＲＡＭが従来から開発されてい
る。この擬似ＳＲＡＭでは、通常のＤＲＡＭの場合と同
様に、まずプリチャージ回路によってビット線対の２本
のビット線を電源ＶCCの２分の１レベルのＨＶCC電位に
プリチャージした後に、メモリセルからのデータの読み
出しやリフレッシュが行われる。
構造が簡単であるため大容量のものが安価に製造できる
が、リフレッシュ制御が複雑になるという欠点がある。
そこで、メモリセル構造はそのままにして、リフレッシ
ュ制御を容易に行えるようにすることによりＳＲＡＭ(s
tatic random access memory)とほぼ同様の回路で使用
することができる擬似ＳＲＡＭが従来から開発されてい
る。この擬似ＳＲＡＭでは、通常のＤＲＡＭの場合と同
様に、まずプリチャージ回路によってビット線対の２本
のビット線を電源ＶCCの２分の１レベルのＨＶCC電位に
プリチャージした後に、メモリセルからのデータの読み
出しやリフレッシュが行われる。
【０００３】上記擬似ＳＲＡＭにおける従来のプリチャ
ージ回路を図３に示す。このプリチャージ回路は、プリ
チャージ時に制御信号Ａをアクティブにして各ビット線
対１１の２本のビット線１１ａ、１１ｂを短絡すると共
に、制御信号Ｂもアクティブにして各ビット線１１ａ、
１１ｂを共通線１２を介しＨＶCC発生回路１３に接続す
るようになっている。ＨＶCC発生回路１３は、抵抗値の
等しい分圧抵抗Ｒ11、Ｒ12によって電源ＶCCの２分の１
レベルのＨＶCC電位を発生し、これをカレントミラー回
路を介して共通線１２に出力する回路である。従って、
ビット線１１ａ、１１ｂは、このプリチャージ回路によ
ってプリチャージ時にＨＶCC電位に固定される。
ージ回路を図３に示す。このプリチャージ回路は、プリ
チャージ時に制御信号Ａをアクティブにして各ビット線
対１１の２本のビット線１１ａ、１１ｂを短絡すると共
に、制御信号Ｂもアクティブにして各ビット線１１ａ、
１１ｂを共通線１２を介しＨＶCC発生回路１３に接続す
るようになっている。ＨＶCC発生回路１３は、抵抗値の
等しい分圧抵抗Ｒ11、Ｒ12によって電源ＶCCの２分の１
レベルのＨＶCC電位を発生し、これをカレントミラー回
路を介して共通線１２に出力する回路である。従って、
ビット線１１ａ、１１ｂは、このプリチャージ回路によ
ってプリチャージ時にＨＶCC電位に固定される。
【０００４】
【発明が解決しようとする課題】ところで、擬似ＳＲＡ
Ｍは、ノーマルモード時には、読み書き動作との調整の
上でリフレッシュ動作を行う必要があるが、待機時に
は、セルフリフレッシュモードによって外部と非同期に
リフレッシュ動作を行うことができる。そして、この場
合には、リフレッシュ周期ごとに実行されるリフレッシ
ュサイクルの間の時間が全てプリチャージ期間となる。
Ｍは、ノーマルモード時には、読み書き動作との調整の
上でリフレッシュ動作を行う必要があるが、待機時に
は、セルフリフレッシュモードによって外部と非同期に
リフレッシュ動作を行うことができる。そして、この場
合には、リフレッシュ周期ごとに実行されるリフレッシ
ュサイクルの間の時間が全てプリチャージ期間となる。
【０００５】ここで、このセルフリフレッシュモードの
際のリフレッシュ周期を長くすることができれば、待機
中の擬似ＳＲＡＭの消費電力を低減し、バッテリ等を用
いた場合にも長期間記憶データを保持することができ
る。
際のリフレッシュ周期を長くすることができれば、待機
中の擬似ＳＲＡＭの消費電力を低減し、バッテリ等を用
いた場合にも長期間記憶データを保持することができ
る。
【０００６】ところが、単にリフレッシュ周期を長くし
たのでは、メモリセルに記憶されたＨレベルの電位がリ
ーク電流によってＨＶCC電位付近まで低下し、プリチャ
ージ電位との間で十分なマージンがとれなくなる。ま
た、このため、プリチャージ時にビット線１１ａ、１１
ｂを強制的にＨＶCC電位より低い電位まで低下させたの
では、このプリチャージ電位を低下させるために大きな
電流が必要となり、かえって消費電力を増加させること
になる。
たのでは、メモリセルに記憶されたＨレベルの電位がリ
ーク電流によってＨＶCC電位付近まで低下し、プリチャ
ージ電位との間で十分なマージンがとれなくなる。ま
た、このため、プリチャージ時にビット線１１ａ、１１
ｂを強制的にＨＶCC電位より低い電位まで低下させたの
では、このプリチャージ電位を低下させるために大きな
電流が必要となり、かえって消費電力を増加させること
になる。
【０００７】このため、従来の擬似ＳＲＡＭでは、待機
時のリフレッシュ周期をより長くして消費電力を低減す
ることができないという問題があった。
時のリフレッシュ周期をより長くして消費電力を低減す
ることができないという問題があった。
【０００８】本発明は、上記事情に鑑み、セルフリフレ
ッシュモード時の長いプリチャージ期間を利用してビッ
ト線を自然放電させようとするものであり、これによっ
て電力消費を増加させることなくビット線のプリチャー
ジ電位をＨＶCC電位よりも低い電位に低下させて、リフ
レッシュ周期を長く設定してもリフレッシュマージンを
十分に確保することができる擬似ＳＲＡＭを提供するこ
とを目的とするものである。
ッシュモード時の長いプリチャージ期間を利用してビッ
ト線を自然放電させようとするものであり、これによっ
て電力消費を増加させることなくビット線のプリチャー
ジ電位をＨＶCC電位よりも低い電位に低下させて、リフ
レッシュ周期を長く設定してもリフレッシュマージンを
十分に確保することができる擬似ＳＲＡＭを提供するこ
とを目的とするものである。
【０００９】
【課題を解決するための手段】本発明の擬似ＳＲＡＭ
は、プリチャージ時に各ビット線対をＨＶCC発生回路に
接続することにより、各ビット線対をＨＶCC電位にプリ
チャージする擬似ＳＲＡＭであって、セルフリフレッシ
ュモードにおけるプリチャージ時に、各ビット線対をＨ
ＶCC発生回路から切り離し、各ビット線対の２本のビッ
ト線間をそれぞれ短絡するビット線放電手段を備えてお
り、そのことにより上記目的が達成される。
は、プリチャージ時に各ビット線対をＨＶCC発生回路に
接続することにより、各ビット線対をＨＶCC電位にプリ
チャージする擬似ＳＲＡＭであって、セルフリフレッシ
ュモードにおけるプリチャージ時に、各ビット線対をＨ
ＶCC発生回路から切り離し、各ビット線対の２本のビッ
ト線間をそれぞれ短絡するビット線放電手段を備えてお
り、そのことにより上記目的が達成される。
【００１０】また、上記構成に加え、セルフリフレッシ
ュモードにおけるプリチャージ時に、各ビット線対をＨ
ＶCC電位よりも低い所定の値以上の電位に保持する電位
保持手段を設けるようにしてもよい。
ュモードにおけるプリチャージ時に、各ビット線対をＨ
ＶCC電位よりも低い所定の値以上の電位に保持する電位
保持手段を設けるようにしてもよい。
【００１１】さらには、上記各構成に加え、セルフリフ
レッシュモードにおけるプリチャージ時の最後の短期間
に、各ビット線対をＨＶCC電位よりも低い所定の値の電
位に固定する電位固定手段を設けることもできる。
レッシュモードにおけるプリチャージ時の最後の短期間
に、各ビット線対をＨＶCC電位よりも低い所定の値の電
位に固定する電位固定手段を設けることもできる。
【００１２】
【作用】本発明の擬似ＳＲＡＭでは、セルフリフレッシ
ュモードにおけるプリチャージ時には、ビット線放電手
段が各ビット線対をＨＶCC発生回路から切り離すと共に
それぞれのビット線対間を短絡させる。すると、この短
絡によってＨＶCC電位付近の電位となった各ビット線対
は、セルフリフレッシュモードにおける十分に長いプリ
チャージ期間に自然放電によってさらに電位を低下させ
る。従って、各ビット線対のプリチャージ電位は、ＨＶ
CC電位よりも低い電位となるので、メモリセルのＨレベ
ルの電位がリーク電流によってＨＶCC電位付近まで低下
しても十分なマージンを確保することができる。
ュモードにおけるプリチャージ時には、ビット線放電手
段が各ビット線対をＨＶCC発生回路から切り離すと共に
それぞれのビット線対間を短絡させる。すると、この短
絡によってＨＶCC電位付近の電位となった各ビット線対
は、セルフリフレッシュモードにおける十分に長いプリ
チャージ期間に自然放電によってさらに電位を低下させ
る。従って、各ビット線対のプリチャージ電位は、ＨＶ
CC電位よりも低い電位となるので、メモリセルのＨレベ
ルの電位がリーク電流によってＨＶCC電位付近まで低下
しても十分なマージンを確保することができる。
【００１３】この結果、特別な消費電力の増加を伴うこ
となくリフレッシュマージンを向上させることができる
ので、セルフリフレッシュモードにおけるリフレッシュ
周期を長くして擬似ＳＲＡＭの待機時の消費電力を低減
させることができる。
となくリフレッシュマージンを向上させることができる
ので、セルフリフレッシュモードにおけるリフレッシュ
周期を長くして擬似ＳＲＡＭの待機時の消費電力を低減
させることができる。
【００１４】ただし、上記の場合、ビット線放電手段に
よって短絡されるそれぞれのビット線対が自然放電によ
って必ずしも同程度に電位を低下させるとは限らず、プ
リチャージ期間の長さも一定ではないので、プリチャー
ジ電位にバラツキを生じるおそれがある。そして、これ
により、プリチャージ電位の低下が大きくなりすぎるビ
ット線対があると、メモリセルのＬレベルに対するマー
ジンが十分ではなくなる。そこで、これらのビット線対
の電位を電位保持手段が保持する構成では、ＨＶCC電位
より低い適当な所定の値までは自然放電により電位が低
下するが、それよりも電位が低下することは防止できる
ようになる。しかも、電位保持手段は、自然放電に対抗
してビット線対の電位を保持するだけなので、消費電力
は僅かなものである。
よって短絡されるそれぞれのビット線対が自然放電によ
って必ずしも同程度に電位を低下させるとは限らず、プ
リチャージ期間の長さも一定ではないので、プリチャー
ジ電位にバラツキを生じるおそれがある。そして、これ
により、プリチャージ電位の低下が大きくなりすぎるビ
ット線対があると、メモリセルのＬレベルに対するマー
ジンが十分ではなくなる。そこで、これらのビット線対
の電位を電位保持手段が保持する構成では、ＨＶCC電位
より低い適当な所定の値までは自然放電により電位が低
下するが、それよりも電位が低下することは防止できる
ようになる。しかも、電位保持手段は、自然放電に対抗
してビット線対の電位を保持するだけなので、消費電力
は僅かなものである。
【００１５】また、同様の理由により、ビット線放電手
段によって短絡されるそれぞれのビット線対が自然放電
によってもあまりＨＶCC電位から電位が低下せず、メモ
リセルのＨレベルに対して十分なマージンを確保できな
い場合も生じ得る。そこで、プリチャージ時の最後の短
期間にこれらのビット線対の電位を電位固定手段が強制
的に固定する構成では、セルフリフレッシュの際に各ビ
ット線対の電位を確実にＨＶCC電位より低い適当な所定
の値まで低下させることができるようになる。しかも、
この場合であっても、それまでに自然放電によってある
程度電位は低下しているので、当初より電位を強制的に
固定する場合に比べれば消費電力は少なくて済むように
なる。
段によって短絡されるそれぞれのビット線対が自然放電
によってもあまりＨＶCC電位から電位が低下せず、メモ
リセルのＨレベルに対して十分なマージンを確保できな
い場合も生じ得る。そこで、プリチャージ時の最後の短
期間にこれらのビット線対の電位を電位固定手段が強制
的に固定する構成では、セルフリフレッシュの際に各ビ
ット線対の電位を確実にＨＶCC電位より低い適当な所定
の値まで低下させることができるようになる。しかも、
この場合であっても、それまでに自然放電によってある
程度電位は低下しているので、当初より電位を強制的に
固定する場合に比べれば消費電力は少なくて済むように
なる。
【００１６】
【実施例】本発明を実施例について以下に説明する。
【００１７】図１及び図２は本発明の一実施例を示すも
のであって、図１は擬似ＳＲＡＭにおけるビット線対の
プリチャージ回路を示す回路図、図２は図１のプリチャ
ージ回路によるプリチャージ動作を示すタイムチャート
である。
のであって、図１は擬似ＳＲＡＭにおけるビット線対の
プリチャージ回路を示す回路図、図２は図１のプリチャ
ージ回路によるプリチャージ動作を示すタイムチャート
である。
【００１８】本実施例のプリチャージ回路は、図１に示
すように、多数のビット線対１とこれらのビット線対１
に共通線２を介して接続されるＨＶCC発生回路３及び中
間レベル発生回路４とで構成されている。
すように、多数のビット線対１とこれらのビット線対１
に共通線２を介して接続されるＨＶCC発生回路３及び中
間レベル発生回路４とで構成されている。
【００１９】各ビット線対１は、図示しない多数のメモ
リセルが接続する２本のビット線１ａ、１ｂからなり、
選択されたメモリセルのＨレベル又はＬレベルを２本の
ビット線１ａ、１ｂに読み出すようになっている。これ
ら２本のビット線１ａ、１ｂは、制御信号ＡによってＯ
ＮとなるＭＯＳＦＥＴ１ｃを介して互いに接続されてい
る。また、これら２本のビット線１ａ、１ｂは、制御信
号ＢによってＯＮとなるＭＯＳＦＥＴ１ｄ、１ｅを介し
てそれぞれ共通線２に接続されるようになっている。
リセルが接続する２本のビット線１ａ、１ｂからなり、
選択されたメモリセルのＨレベル又はＬレベルを２本の
ビット線１ａ、１ｂに読み出すようになっている。これ
ら２本のビット線１ａ、１ｂは、制御信号ＡによってＯ
ＮとなるＭＯＳＦＥＴ１ｃを介して互いに接続されてい
る。また、これら２本のビット線１ａ、１ｂは、制御信
号ＢによってＯＮとなるＭＯＳＦＥＴ１ｄ、１ｅを介し
てそれぞれ共通線２に接続されるようになっている。
【００２０】ＨＶCC発生回路３は、抵抗値の等しい分圧
抵抗Ｒ1、Ｒ2によって電源ＶCCの２分の１レベルのＨＶ
CC電位を発生し、これをカレントミラー回路を介して出
力する回路である。そして、このＨＶCC発生回路３は、
制御信号ＣによってＯＮとなるＭＯＳＦＥＴ３ａを介し
て共通線２に接続される。制御信号Ｃは、ノーマルモー
ド時にはアクティブとなり、セルフリフレッシュモード
時にはカットされるようになっている。
抵抗Ｒ1、Ｒ2によって電源ＶCCの２分の１レベルのＨＶ
CC電位を発生し、これをカレントミラー回路を介して出
力する回路である。そして、このＨＶCC発生回路３は、
制御信号ＣによってＯＮとなるＭＯＳＦＥＴ３ａを介し
て共通線２に接続される。制御信号Ｃは、ノーマルモー
ド時にはアクティブとなり、セルフリフレッシュモード
時にはカットされるようになっている。
【００２１】中間レベル発生回路４は、抵抗値が高い分
圧抵抗Ｒ3と、抵抗値が低い分圧抵抗Ｒ4とによって上記
ＨＶCC電位よりも低い中間レベル電位を発生し、これを
カレントミラー回路を介して出力する回路である。ま
た、このカレントミラー回路の出力側のＭＯＳＦＥＴ４
ａのドレイン端子は、制御信号ＤによってＯＮとなるＭ
ＯＳＦＥＴ４ｂを介して接地されるようになっている。
従って、このＭＯＳＦＥＴ４ｂのＯＦＦ時には、カレン
トミラー回路の出力側のＭＯＳＦＥＴ４ａは機能せず、
ＭＯＳＦＥＴ４ｃのみが機能することになる。制御信号
Ｄは、通常はカットされ、セルフリフレッシュモードに
おけるプリチャージ時の最後の短期間にのみアクティブ
となる。
圧抵抗Ｒ3と、抵抗値が低い分圧抵抗Ｒ4とによって上記
ＨＶCC電位よりも低い中間レベル電位を発生し、これを
カレントミラー回路を介して出力する回路である。ま
た、このカレントミラー回路の出力側のＭＯＳＦＥＴ４
ａのドレイン端子は、制御信号ＤによってＯＮとなるＭ
ＯＳＦＥＴ４ｂを介して接地されるようになっている。
従って、このＭＯＳＦＥＴ４ｂのＯＦＦ時には、カレン
トミラー回路の出力側のＭＯＳＦＥＴ４ａは機能せず、
ＭＯＳＦＥＴ４ｃのみが機能することになる。制御信号
Ｄは、通常はカットされ、セルフリフレッシュモードに
おけるプリチャージ時の最後の短期間にのみアクティブ
となる。
【００２２】上記構成の擬似ＳＲＡＭのプリチャージ回
路の動作を説明する。
路の動作を説明する。
【００２３】ノーマルモードの場合には、制御信号Ｃが
アクティブとなり制御信号Ｄはカットされるので、共通
線２は、ＨＶCC発生回路３によってＨＶCC電位に固定さ
れる。従って、プリチャージ時には、制御信号Ａ及び制
御信号Ｂがアクティブとなってビット線対１の各ビット
線１ａ、１ｂが共通線２に接続されるので、プリチャー
ジ電位もＨＶCC電位に固定され、従来と同様の動作を行
う。
アクティブとなり制御信号Ｄはカットされるので、共通
線２は、ＨＶCC発生回路３によってＨＶCC電位に固定さ
れる。従って、プリチャージ時には、制御信号Ａ及び制
御信号Ｂがアクティブとなってビット線対１の各ビット
線１ａ、１ｂが共通線２に接続されるので、プリチャー
ジ電位もＨＶCC電位に固定され、従来と同様の動作を行
う。
【００２４】この擬似ＳＲＡＭが待機状態となりセルフ
リフレッシュモードになると、制御信号Ｃがカットされ
てＨＶCC発生回路３が共通線２から切り離される。ま
た、制御信号Ｄも通常はカットされている。この状態
で、リフレッシュサイクルが終了してプリチャージが開
始されると、制御信号Ａ及び制御信号Ｂがアクティブと
なり、各ビット線対１のビット線１ａ、１ｂ同士が短絡
されると共に共通線２に接続される。すると、図２に示
すように、まずＶCCレベルとＧＮＤレベルにあるビット
線１ａ、１ｂの電位が急速にＨＶCC電位付近まで変化し
て共通の電位となり、それ以降自然放電によって時間と
共に電位が徐々に低下する。
リフレッシュモードになると、制御信号Ｃがカットされ
てＨＶCC発生回路３が共通線２から切り離される。ま
た、制御信号Ｄも通常はカットされている。この状態
で、リフレッシュサイクルが終了してプリチャージが開
始されると、制御信号Ａ及び制御信号Ｂがアクティブと
なり、各ビット線対１のビット線１ａ、１ｂ同士が短絡
されると共に共通線２に接続される。すると、図２に示
すように、まずＶCCレベルとＧＮＤレベルにあるビット
線１ａ、１ｂの電位が急速にＨＶCC電位付近まで変化し
て共通の電位となり、それ以降自然放電によって時間と
共に電位が徐々に低下する。
【００２５】ここで、ビット線１ａ、１ｂの電位が例え
ば図２のαに示すように速やかに低下した場合には、プ
リチャージ期間内に中間レベル電位に達してしまう。し
かし、ビット線１ａ、１ｂの電位が中間レベル電位より
も低下しようとすると、中間レベル発生回路４のＭＯＳ
ＦＥＴ４ｃがＯＮとなって、共通線２を介しこの中間レ
ベル電位を保持させるようになる。また、ビット線１
ａ、１ｂの電位が例えば図２のβに示すように極めて緩
やかに低下した場合には、そのままではプリチャージ期
間が終了しても中間レベル電位まで達しない。しかし、
このプリチャージ期間の最後には、短期間だけ制御信号
Ｄがアクティブとなるので、これにより中間レベル発生
回路４のＭＯＳＦＥＴ４ｂがＯＮになると、カレントミ
ラー回路のＭＯＳＦＥＴ４ａが機能して、共通線２を介
しビット線１ａ、１ｂの電位を強制的に低下させ中間レ
ベル電位に固定するようになる。従って、いずれの場合
にも、プリチャージ期間が終了して次のリフレッシュサ
イクルが開始されるまでには、ビット線１ａ、１ｂの電
位が中間レベル電位にプリチャージされることになる。
なお、プリチャージ時の自然放電では、ビット線１ａ、
１ｂの電位が図示αに示すように速やかに低下するのが
一般的であるため、中間レベル発生回路４では、ＭＯＳ
ＦＥＴ４ｃが自然放電に対抗して電位を供給するために
僅かな電力を消費するだけである。また、ビット線１
ａ、１ｂの電位が緩やかに低下した場合であっても、制
御信号Ｄがアクティブになるまでには自然放電によりあ
る程度電位が低下しているため、強制的に中間レベル電
位まで低下させるための電力も比較的少なくて済む。
ば図２のαに示すように速やかに低下した場合には、プ
リチャージ期間内に中間レベル電位に達してしまう。し
かし、ビット線１ａ、１ｂの電位が中間レベル電位より
も低下しようとすると、中間レベル発生回路４のＭＯＳ
ＦＥＴ４ｃがＯＮとなって、共通線２を介しこの中間レ
ベル電位を保持させるようになる。また、ビット線１
ａ、１ｂの電位が例えば図２のβに示すように極めて緩
やかに低下した場合には、そのままではプリチャージ期
間が終了しても中間レベル電位まで達しない。しかし、
このプリチャージ期間の最後には、短期間だけ制御信号
Ｄがアクティブとなるので、これにより中間レベル発生
回路４のＭＯＳＦＥＴ４ｂがＯＮになると、カレントミ
ラー回路のＭＯＳＦＥＴ４ａが機能して、共通線２を介
しビット線１ａ、１ｂの電位を強制的に低下させ中間レ
ベル電位に固定するようになる。従って、いずれの場合
にも、プリチャージ期間が終了して次のリフレッシュサ
イクルが開始されるまでには、ビット線１ａ、１ｂの電
位が中間レベル電位にプリチャージされることになる。
なお、プリチャージ時の自然放電では、ビット線１ａ、
１ｂの電位が図示αに示すように速やかに低下するのが
一般的であるため、中間レベル発生回路４では、ＭＯＳ
ＦＥＴ４ｃが自然放電に対抗して電位を供給するために
僅かな電力を消費するだけである。また、ビット線１
ａ、１ｂの電位が緩やかに低下した場合であっても、制
御信号Ｄがアクティブになるまでには自然放電によりあ
る程度電位が低下しているため、強制的に中間レベル電
位まで低下させるための電力も比較的少なくて済む。
【００２６】この結果、本実施例によれば、セルフリフ
レッシュモードにおけるプリチャージ時に、各ビット線
対１のビット線１ａ、１ｂがＨＶCC電位よりも低い中間
レベル電位にプリチャージされるので、メモリセルのＨ
レベルの電位がリーク電流によってＨＶCC電位付近まで
低下している場合にも十分なマージンを確保することが
できるようになる。しかも、この際、ビット線１ａ、１
ｂは自然放電によって電位を低下するので、電力消費が
増加することもほとんどない。従って、擬似ＳＲＡＭの
待機時のリフレッシュ周期を長くすることが可能とな
り、これによって少ない消費電力で長期間データを保持
することができる。
レッシュモードにおけるプリチャージ時に、各ビット線
対１のビット線１ａ、１ｂがＨＶCC電位よりも低い中間
レベル電位にプリチャージされるので、メモリセルのＨ
レベルの電位がリーク電流によってＨＶCC電位付近まで
低下している場合にも十分なマージンを確保することが
できるようになる。しかも、この際、ビット線１ａ、１
ｂは自然放電によって電位を低下するので、電力消費が
増加することもほとんどない。従って、擬似ＳＲＡＭの
待機時のリフレッシュ周期を長くすることが可能とな
り、これによって少ない消費電力で長期間データを保持
することができる。
【００２７】なお、上記実施例のプリチャージ回路にお
いても、セルフリフレッシュモードにおけるプリチャー
ジ時に制御信号Ａのみをアクティブにして制御信号Ｂを
カットするように制御部を構成すれば、各ビット線対１
のビット線１ａ、１ｂ同士が短絡され自然放電により電
位をＨＶCC電位よりも低下させることができる。しか
し、本実施例のように中間レベル発生回路４を用いてビ
ット線１ａ、１ｂの電位を強制的に中間レベル電位に固
定するようにすれば、自然放電による電位低下が不十分
でメモリセルのＨレベルの電位に対するマージンが不足
したり、電位低下が過剰となり、メモリセルのＬレベル
の電位に対するマージンが不足するようなおそれをなく
すことができる。
いても、セルフリフレッシュモードにおけるプリチャー
ジ時に制御信号Ａのみをアクティブにして制御信号Ｂを
カットするように制御部を構成すれば、各ビット線対１
のビット線１ａ、１ｂ同士が短絡され自然放電により電
位をＨＶCC電位よりも低下させることができる。しか
し、本実施例のように中間レベル発生回路４を用いてビ
ット線１ａ、１ｂの電位を強制的に中間レベル電位に固
定するようにすれば、自然放電による電位低下が不十分
でメモリセルのＨレベルの電位に対するマージンが不足
したり、電位低下が過剰となり、メモリセルのＬレベル
の電位に対するマージンが不足するようなおそれをなく
すことができる。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
の擬似ＳＲＡＭによれば、特別な消費電力の増加を伴う
ことなく、プリチャージ電位をＨＶCC電位よりも低い電
位まで低下させることができるので、セルフリフレッシ
ュモードにおけるリフレッシュ周期を長くして擬似ＳＲ
ＡＭの待機時の消費電力を低減させることができるよう
になる。
の擬似ＳＲＡＭによれば、特別な消費電力の増加を伴う
ことなく、プリチャージ電位をＨＶCC電位よりも低い電
位まで低下させることができるので、セルフリフレッシ
ュモードにおけるリフレッシュ周期を長くして擬似ＳＲ
ＡＭの待機時の消費電力を低減させることができるよう
になる。
【図１】本発明の一実施例におけるビット線対のプリチ
ャージ回路を示す回路図である。
ャージ回路を示す回路図である。
【図２】その実施例によるプリチャージ動作を示すタイ
ムチャートである。
ムチャートである。
【図３】従来の擬似ＳＲＡＭにおけるビット線対のプリ
チャージ回路を示す回路図である。
チャージ回路を示す回路図である。
１ ビット線対 １ａ ビット線 １ｂ ビット線 ３ ＨＶCC発生回路 ４ 中間レベル発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8320−5Ｌ Ｇ１１Ｃ 11/34 ３６３ Ｌ
Claims (3)
- 【請求項１】 プリチャージ時に各ビット線対をＨＶCC
発生回路に接続することにより、各ビット線対をＨＶCC
電位にプリチャージする擬似ＳＲＡＭであって、 セルフリフレッシュモードにおけるプリチャージ時に、
各ビット線対をＨＶCC発生回路から切り離し、各ビット
線対の２本のビット線間をそれぞれ短絡するビット線放
電手段を備えている擬似ＳＲＡＭ。 - 【請求項２】 セルフリフレッシュモードにおけるプリ
チャージ時に、各ビット線対をＨＶCC電位よりも低い所
定の値以上の電位に保持する電位保持手段を更に備えて
いる請求項１記載の擬似ＳＲＡＭ。 - 【請求項３】 セルフリフレッシュモードにおけるプリ
チャージ時の最後の短期間に、各ビット線対をＨＶCC電
位よりも低い所定の値の電位に固定する電位固定手段を
更に備えている請求項１又は２記載の擬似ＳＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335268A JPH05166368A (ja) | 1991-12-18 | 1991-12-18 | 擬似ｓｒａｍ |
| US07/934,919 US5289424A (en) | 1991-12-18 | 1992-08-25 | Pseudo-static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335268A JPH05166368A (ja) | 1991-12-18 | 1991-12-18 | 擬似ｓｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166368A true JPH05166368A (ja) | 1993-07-02 |
Family
ID=18286621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3335268A Withdrawn JPH05166368A (ja) | 1991-12-18 | 1991-12-18 | 擬似ｓｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5289424A (ja) |
| JP (1) | JPH05166368A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05342873A (ja) * | 1992-06-10 | 1993-12-24 | Nec Corp | 半導体記憶装置 |
| JPH0863959A (ja) * | 1994-08-24 | 1996-03-08 | Nec Corp | 半導体記憶装置 |
| KR100317319B1 (ko) * | 1999-05-19 | 2001-12-22 | 김영환 | 메모리 소자의 저전력 구동 회로 |
| US6842388B2 (en) | 2001-11-20 | 2005-01-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with bit line precharge voltage generating circuit |
| WO2005088641A1 (ja) * | 2004-03-11 | 2005-09-22 | Fujitsu Limited | 半導体メモリおよび半導体メモリの動作方法 |
| KR100522312B1 (ko) * | 2000-12-19 | 2005-10-18 | (주)이엠엘에스아이 | 슈도우 에스램의 셀프 리프레쉬 정지 장치 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594699A (en) * | 1993-09-20 | 1997-01-14 | Fujitsu Limited | DRAM with reduced electric power consumption |
| US5615328A (en) * | 1995-08-30 | 1997-03-25 | International Business Machines Corporation | PCMCIA SRAM card function using DRAM technology |
| US5566121A (en) * | 1995-08-30 | 1996-10-15 | International Business Machines Corporation | Method for PCMCIA card function using DRAM technology |
| US5691655A (en) * | 1995-11-27 | 1997-11-25 | Advanced Micro Devices, Inc. | Bus driver circuit configured to partially discharge a bus conductor to decrease line to line coupling capacitance |
| US6269041B1 (en) * | 2000-05-03 | 2001-07-31 | Sunplus Technology Co., Ltd. | Embedded auto-refresh circuit for pseudo static random access memory |
| KR100567528B1 (ko) | 2004-12-30 | 2006-04-03 | 주식회사 하이닉스반도체 | 슈도 에스램의 프리차지 제어 회로 |
| US7957212B2 (en) * | 2005-03-31 | 2011-06-07 | Hynix Semiconductor Inc. | Pseudo SRAM |
| CN112102863B (zh) * | 2020-09-07 | 2023-04-25 | 海光信息技术股份有限公司 | 静态随机存取存储器控制电路、方法、存储器和处理器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5054000A (en) * | 1988-02-19 | 1991-10-01 | Sony Corporation | Static random access memory device having a high speed read-out and flash-clear functions |
| JP2575899B2 (ja) * | 1989-10-26 | 1997-01-29 | 株式会社東芝 | プリチャージ式論理回路 |
-
1991
- 1991-12-18 JP JP3335268A patent/JPH05166368A/ja not_active Withdrawn
-
1992
- 1992-08-25 US US07/934,919 patent/US5289424A/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05342873A (ja) * | 1992-06-10 | 1993-12-24 | Nec Corp | 半導体記憶装置 |
| JPH0863959A (ja) * | 1994-08-24 | 1996-03-08 | Nec Corp | 半導体記憶装置 |
| KR100317319B1 (ko) * | 1999-05-19 | 2001-12-22 | 김영환 | 메모리 소자의 저전력 구동 회로 |
| KR100522312B1 (ko) * | 2000-12-19 | 2005-10-18 | (주)이엠엘에스아이 | 슈도우 에스램의 셀프 리프레쉬 정지 장치 |
| US6842388B2 (en) | 2001-11-20 | 2005-01-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device with bit line precharge voltage generating circuit |
| KR100498218B1 (ko) * | 2001-11-20 | 2005-07-01 | 마쯔시다덴기산교 가부시키가이샤 | 반도체 기억 장치 |
| WO2005088641A1 (ja) * | 2004-03-11 | 2005-09-22 | Fujitsu Limited | 半導体メモリおよび半導体メモリの動作方法 |
| US7548468B2 (en) | 2004-03-11 | 2009-06-16 | Fujitsu Microelectronics Limited | Semiconductor memory and operation method for same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5289424A (en) | 1994-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |