JPH08203268A

JPH08203268A - ダイナミック型ｒａｍ

Info

Publication number: JPH08203268A
Application number: JP7031404A
Authority: JP
Inventors: Masaya Muranaka; 雅也村中
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1995-01-27
Filing date: 1995-01-27
Publication date: 1996-08-09

Abstract

(57)【要約】【目的】簡単な構成により低消費電力化を実現したダ
イナミック型ＲＡＭ及び欠陥救済回路を内蔵しつつ、簡
単な構成により低消費電力化を実現したダイナミック型
ＲＡＭを提供する。【構成】複数のビット線とワード線の交点にダイナミ
ック型メモリセルがマトリックス配置されてなるメモリ
アレイと、かかるビット線に読み出された読み出し信号
を増幅するセンスアンプ及びプリチャージ電圧を与える
プリチャージ回路を備え、上記メモリセルの非アクセス
期間に上記ビット線をフローティング状態にさせる機能
を付加する。【効果】センスアンプやプリチャージ回路の動作制御
信号を変更するだけという簡単な構成により、ビット線
に流れるリーク電流があっても、かかるリーク電流はフ
ローティング状態にされたビット線の電位を低下させる
だけに作用して電源電圧からの直流電流が流れなくでき
るから低消費電力化が可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、欠陥救済回
路を持つものに利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】予備のワード線又はビット線（ビット線
又はディジット線と呼ばれる場合もある）を設けて、不
良ビット線又は不良ビット線の救済を行うようにしたダ
イナミック型ＲＡＭ（ランダム・アクセス・メモリ）が
ある。このようなダイナミック型ＲＡＭの欠陥救済技術
に関しては、例えば特開平３−２１４６９９号公報があ
る。また、欠陥とされたビット線対とワード線とのショ
ートに起因する消費電流の増大を防止した半導体集積回
路装置に関して、特開平５−１２８８５８号公報があ
る。

【０００３】

【発明が解決しようとする課題】上記特開平５−１２８
８５８号公報の半導体記憶装置では、待機時のワード線
と欠陥ビット線対とのリーク電流の発生を防止するため
に、ビット線対のハーフプリチャージレベルを待機時に
は回路の接地電位のようなロウレベルにするものであ
る。この構成では、ビット線対のハーフプリチャージ電
圧が回路に接地電位に設定されること、及びメモリアク
セス時にはもとのハーフプリチャージに戻す必要がある
ために低消費電力化が期待できない。つまり、ダイナミ
ック型ＲＡＭでは、待機時にもメモリセルのリフレッシ
ュ動作が必要であり、常に一定の周期で実質的なメモリ
アクセスが行われる。このため、上記のようにメモリア
クセスの終了毎に上記ビット線対のハーフプリチャージ
電圧を回路の接地電位にディスチャージさせ、メモリア
クセスが行われるとその前に回路の接地電位からもとの
ハーフプリチャージ電圧までチャージアップさせるた
め、かかるビット線対のディスチャージとチャージアッ
プにより電流が消費されてしまう。

【０００４】そもそも、欠陥ビット線対の数はせいぜい
数対であるので、そこにおいて発生するリーク電流その
ものは小さいから、かかるリーク電流と上記多数からな
るビット線対のディスチャージとチャージアップによる
電流とを比べると、一般的にいって後者の方が大きくな
る確立が高い。ダイナミック型ＲＡＭのようなメモリチ
ップにおいては、欠陥ビット線対を持たないことによっ
て上記のようにリーク電流が発生しないものがある。し
かし、上記公報に従えば、回路自体が欠陥ビット線対が
発生するか否かに無関係に上記のようなビット線対の電
位変化を行わせるように動作するので、この点からも低
消費電力が図られない。そして、各ビット線対に待機的
にビット線対を回路の接地電位にリセットさせる接地電
位設定回路が必要となり、回路も複雑になってしまうと
いう問題が生じる。

【０００５】この発明の目的は、簡単な構成により低消
費電力化を実現したダイナミック型ＲＡＭを提供するこ
とにある。この発明の他の目的は、欠陥救済回路を内蔵
しつつ、簡単な構成により低消費電力化を実現したダイ
ナミック型ＲＡＭを提供することにある。この発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のビット線とワード線
の交点にダイナミック型メモリセルがマトリックス配置
されてなるメモリアレイと、かかるビット線に読み出さ
れた読み出し信号を増幅するセンスアンプ及びプリチャ
ージ電圧を与えるプリチャージ回路を備え、上記メモリ
セルの非アクセス期間に上記ビット線をフローティング
状態にさせる機能を付加する。

【０００７】

【作用】上記した手段によれば、センスアンプやプリチ
ャージ回路の動作制御信号を変更するだけという簡単な
構成により、ビット線に流れるリーク電流があっても、
かかるリーク電流はフローティング状態にされたビット
線の電位を低下させるだけに作用して電源電圧からの直
流電流が流れなくできるから低消費電力化が可能にな
る。

【０００８】

【実施例】図１と図２には、この発明が適用されるダイ
ナミック型ＲＡＭの一実施例のブロック図が示されてい
る。図１には、メモリアレイとその周辺選択回路が示さ
れ、図２にはアドレスバッファや入出力バッファのよう
な入出力インターフェイス部とタイミング制御回路が示
されている。

【０００９】図１において、２つのメモリマットＭＡＴ
０とＭＡＴ１に挟まれてセンスアンプＳＡ０１が設けら
れる。すなわち、センスアンプＳＡ０１は、２つのメモ
リマットＭＡＴ０とＭＡＴ１に対して選択的に用いられ
るシェアードセンスアンプとされる。センスアンプＳＡ
０１の入出力部には、図示しないが選択スイッチが設け
られてメモリマットＭＡＴ０又はＭＡＴ１の相補ビット
線（又は相補データ線あるいは相補ディジット線と呼ば
れることもある）に接続される。

【００１０】他のメモリマットＭＡＴ２，ＭＡＴ３や、
ＭＡＴ４，ＭＡＴ５及びＭＡＴ６，ＭＡＴ７もそれぞれ
一対とされて、それぞれにセンスアンプＳＡ２３，ＳＡ
４５及びＳＡ６７が共通に設けられる。上記のような合
計８個のメモリマットＭＡＴ０〜ＭＡＴ７と４個のセン
スアンプＳＡ０１〜ＳＡ６７により、１つのメモリアレ
イＭＡＲＹ０が構成される。このメモリアレイＭＡＲＹ
０に対してＹデコーダＹＤＥＣが設けられる。Ｙデコー
ダＹＤＥＣを挟んで対称的にメモリアレイＭＡＲＹ１が
設けられる。このメモリアレイＭＡＲＹ１は、内部構成
が省略されているが、上記メモリアレイＭＡＲＹ０と同
様な構成にされる。

【００１１】各メモリマットＭＡＴ０〜ＭＡＴ７におい
て、デコーダＸＤ０〜ＸＤ７が設けられる。これらのデ
コーダＸＤ０〜ＸＤ７は、プリデコーダ回路ＸＰＤの出
力信号ＡＸｉを解読して４本分のワード線選択信号を形
成する。このデコーダＸＤ０〜ＸＤ７と次に説明するマ
ット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴＣＴＲＬ６７
の出力信号とによってワード線の選択信号を形成するワ
ードドライバＷＤ０〜ＷＤ７が設けられる。このワード
ドライバには、欠陥救済のための予備のワード線に対応
したワードドライバも含まれる。

【００１２】上記一対のメモリマットＭＡＴ０，ＭＡＴ
１に対応してマット制御回路ＭＡＴＣＴＴＬ０１が設け
られる。他の対とされるメモリマットＭＡＴ２，ＭＡＴ
３〜ＭＡＴ６，ＭＡＴ７に対しても同様なマット制御回
路ＭＡＴＣＴＲＬ２３，ＭＡＴＣＴＲＬ４５，ＭＡＴＣ
ＴＲＬ６７が設けられる。マット制御回路ＭＡＴＣＴＲ
Ｌ０１〜ＭＡＴＣＴＲＬ６７は、マット選択信号ＭＳｉ
と信号ＸＥ及びセンス動作タイミング信号φＳＡ及び下
位２ビットのアドレス信号の解読信号とを受けて、選択
されたメモリマットに対した１つのマット制御回路にお
いて、４本のワード線の中の１本を選択する選択信号Ｘ
ｉＢ等を出力する。

【００１３】この他に、マット制御回路ＭＡＴＣＴＲＬ
０１〜ＭＡＴＣＴＲＬ６７は、上記選択されたメモリマ
ットに対応して左右いずれかのメモリマットに対応した
ビット線選択スイッチをオン状態のままとし、非選択の
メモリマットに対応したビット線選択スイッチをオフ状
態にする選択信号や、センスアンプの増幅動作を開始さ
せるタイミング信号を出力する。さらに、後述するよう
なリフレッシュ動作における待機時にはセンスアンプ、
ビット線選択スイッチのいずれか１つ又は、両方を制御
してビット線をフローティング状態にさせる機能が設け
られる。

【００１４】不良ワード線へのアクセスが行われたとき
には、信号ＸＥのロウレベルにより上記選択信号ＸｉＢ
等を出力が禁止されるので不良ワード線の選択動作が停
止される。これに代えて、冗長回路側の選択信号ＸＲｉ
Ｂが形成されるので、予備のワード線が選択状態にされ
る。

【００１５】図２において、タイミング制御回路ＴＧ
は、外部端子から供給されるロウアドレスストローブ信
号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、
ライトイネーブル信号／ＷＥ及びアウトプットイネーブ
ル信号／ＯＥを受けて、動作モードの判定、それに対応
して内部回路の動作に必要な各種のタイミング信号を形
成する。この明細書及び図面では、／はロウレベルがア
クティブレベルであることを意味するのに用いている。

【００１６】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、後述するようなロウ系の選択動作のため
に使用される。タイミング信号φＸＬは、ロウ系アドレ
スを取り込んで保持させる信号であり、ロウアドレスバ
ッファＲＡＢに供給される。すなわち、ロウアドレスバ
ッファＲＡＢは、上記タイミング信号φＸＬによりアド
レス端子Ａ０〜Ａｉから入力されたアドレスを取り込ん
でラッチ回路に保持させる。

【００１７】タイミング信号φＹＬは、カラムウ系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。

【００１８】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
では後述するようなオートリフレッシュとセルフリフレ
ッシュを持つようにされる。

【００１９】タイミング信号φＸは、ワード線選択タイ
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。

【００２０】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。

【００２１】タイミング信号φＭＳは、マット選択動作
を指示する信号であり、ロウアドレスバッファＲＡＢに
供給され、このタイミングに同期してマット選択信号Ｍ
Ｓｉが出力される。タイミング信号φＳＡは、センスア
ンプの動作を指示する信号である。このタイミング信号
φＳＡに基づいて、センスアンプの活性化パルスが形成
されることの他、相補ビット線のプリチャージ終了動作
や、非選択のメモリマット側のビット線を切り離す動作
の制御信号を形成するにも用いられる。

【００２２】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＤＥが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良ワード線の選択動作を禁止させるとともに、信号ＸＥ
Ｂをハイレベルにして、１つの予備ワード線を選択する
選択信号ＸＲｉＢを出力させる。

【００２３】図２では省略されているが、上記ロウ系の
回路と同様な回路がカラム系にも設けられており、それ
によって不良ビット線に対するメモリアクセスを検出す
ると、カラムデコーダＹＤによる不良ビット線の選択動
作を停止させ、それに代えて、予備に設けられているビ
ット線を選択する選択信号が形成される。

【００２４】図３には、この発明に係るダイナミック型
ＲＡＭのメモリアレイ部の一実施例の要部回路図が示さ
れている。同図においては、メモリマットＭＡＴ０の４
本のワード線、２対の相補ビット線とこれらに関連した
センスアンプとプリチャージ回路等が代表として例示的
に示され、メモリマットＭＡＴ１はブラックボックスと
して示されている。また、一対の相補ビット線ＢＬＬと
／ＢＬＬに対応した各回路を構成するＭＯＳＦＥＴに代
表として回路記号が付加されている。

【００２５】ダイナミック型メモリセルは、アドレス選
択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから
構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲート
は、ワード線ＷＬｉに接続され、このＭＯＳＦＥＴＱｍ
のドレインがビット線／ＢＬＬに接続され、ソースに情
報記憶キャパシタＣｓが接続される。情報記憶用キャパ
シタＣｓの他方の電極は共通化されてプレート電圧ＶＰ
Ｌが与えられる。

【００２６】上記ビット線ＢＬＬと／ＢＬＬは、同図に
示すように平行に配置され、ビット線の容量バランス等
をとるために必要に応じて適宜に交差させられる。かか
る相補ビット線ＢＬＬと／ＢＬＬは、スイッチＭＯＳＦ
ＥＴＱ１とＱ２によりセンスアンプの入出力ノードと接
続される。センスアンプは、ゲートとドレインとが交差
接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦ
ＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，
Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５
とＱ６のソースは、共通ソース線ＣＳＮに接続される。
Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共
通ソース線ＣＳＰに接続される。共通ソース線ＣＳＰに
例示的に示されているように、Ｐチャンネル型ＭＯＳＦ
ＥＴのパワースイッチＭＯＳＦＥＴＱ１４が設けられ
て、タイミング信号φＳＡＰがロウレベルにされるとＭ
ＯＳＦＥＴＱ１４がオン状態になって、センスアンプの
動作に必要な電圧供給を行う。Ｎチャンネル型ＭＯＳＦ
ＥＴＱ５とＱ６に対応した共通ソース線ＣＳＮには、図
示しないＮチャンネル型ＭＯＳＦＥＴが設けられ、線の
動作タイミングに回路の接地電位を供給する。

【００２７】これらセンスアンプを活性化させるパワー
スイッチＭＯＳＦＥＴは、安定的なセンス動作を行わせ
るために、センスアンプが増幅動作を開始した時点では
比較的小さな電流しか供給できないようなパワースイッ
チＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動
作によってビット線ＢＬＬと／ＢＬＬとの電位差がある
程度大きくなって時点で大きな電流を流すようなパワー
スイッチＭＯＳＦＥＴをオン状態にする等して増幅動作
を段階的に行うようにされる。

【００２８】上記パワースイッチＭＯＳＦＥＴＱ１４等
は、上記のようなセンスアンプの活性化、非活性化の他
に後述するようにビット線をフローティング状態にさせ
るためや、センスアンプの入出力ノードをフローティン
グ状態にさせる目的のために後述するようなリフレッシ
ュモードにおける非アクセス時にもオフ状態にさせられ
る。

【００２９】上記センスアンプの入出力ノードには、相
補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビ
ット線にハーフプリチャージ電圧ＨＶＣを供給するスイ
ッチＭＯＳＦＥＴＱ９とＱ１１からなるプリチャージ回
路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１の
ゲートは、共通にプリチャージ信号ＰＣＢが供給され
る。このプリチャージ信号ＰＣＢは、リフレッシュモー
ドでの非アクセス時における電流消費を低減させる目的
のために、ロウレベルにされて上記ＭＯＳＦＥＴＱ９〜
Ｑ１１等をオフ状態にさせるためにも用いられる。

【００３０】ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選
択信号ＹＳによりスイッチ制御されるカラムスイッチを
構成する。この実施例では、１つのカラム選択信号ＹＳ
により４対のビット線を選択できるようにされる。それ
故、上記カラム選択信号ＹＳは、同図に例示的に示され
ている２対のビット線と図示しない残り２対のビット線
とに対応した４つのセンスアンプの入出力ノードに設け
られたカラムスイッチを構成するＭＯＳＦＥＴのゲート
に共通に供給され、かかるスイッチＭＯＳＦＥＴを介し
て４対のビット線と４対の入出力線Ｉ／Ｏとがそれぞれ
接続される。

【００３１】図４と図５には、この発明が適用されるダ
イナミック型ＲＡＭの一実施例のメモリアレイのレイア
ウト図が示されている。この実施例のダイナミック型Ｒ
ＡＭは、特に制限されないが、約６４Ｍビットのような
記憶容量を持つようにされる。図４と図５には、横長と
されたチップの左右半分（Ｌ，Ｒ）ずつのレイアウト図
が示され、上記横長のチップにおける中央部分に設けら
れるＹ救済回路が両図に重複して示されている。

【００３２】２つのメモリマットを中心にしてセンスア
ンプと入出力線（ＳＡ＆Ｉ／Ｏ）が設けられる。アドレ
ス割り付けは、上側Ｕと下側ＬをＸアドレスの最上位ビ
ット／Ｘ１２とＸ１２が割り当てられる。上記のような
ＹデコーダＹＤＥＣを中心にして８個ずつの２群に分け
られたメモリマットは、アドレス信号／Ｘ１１とＸ１１
が割り当てられる。同図には、Ｘ１１により指定される
下半分が省略されている。上記２群に分けられた８個の
メモリマットは、４個ずつに分けられて／Ｘ１０とＸ１
０が割り当てられる。同図では、下側Ｌの４つのメモリ
マットに割り当てられるアドレスＸ１０が大小として例
示的に示されている。そして、同図では省略されている
が、センスアンプを中心にして分けられた２個ずつのメ
モリマットには、／Ｘ９とＸ９が割り当てられ、センス
アンプを中心にして分けられたメモリマットは／Ｘ８と
Ｘ８が割り当てられる。

【００３３】チップの縦方向（上下）には設けられたロ
ウデコーダＸＤＥＣ及びアレイ制御回路ＡＲＹＣＴＲＬ
及びマット外入出力線Ｉ／Ｏは、前記図１におけるワー
ドドライバＷＤ、デコーダＸＤ及びマット制御回路ＭＡ
ＴＣＴＲＬとマット外の入出力線から構成される。チッ
プの長手方向の中央部には、アドレス側とＩ／Ｏ側の入
力バッファや出力バっファ等の入出力インターフェイス
回路が設けられる。

【００３４】メモリマットに付された矢印は、アドレス
の方向を示している。つまり、リフレッシュの順序は、
同図では上から下方向に順次に行われる。同図の矢印の
方向に順次にリフレッシュを行うようにすると、８１９
２サイクルになってしまいメモリアクセスが制限されの
で、例えば、アドレスＸ１２、１１及び１０により指定
されるメモリマットを同時選択するようにして８メモリ
マットを同時にリフレッシュするようにして、１０２４
サイクルで全てのリフレッシュが終了するようにでき
る。

【００３５】カラム方向のアドレス割り付けは、Ｙ救済
回路を挟んで左側と右側をＹアドレスの最上位ビット／
Ｙ１２とＹ１２が割り当てられる。上記のようなＸデコ
ーダＸＤＥＣ等中心にして左右に分けられたメモリマッ
トは、アドレス信号／Ｙ１１とＹ１１が割り当てられ
る。そして、１つのメモリマット内において、／Ｘ１０
とＸ１０が割り当てられる。上記のようにメモリマット
内では４対のビット線が同時に選択されるので、そのう
ちのいずれか１つのを最終的に選択するときには、Ｙ９
とＹ８あるいは最下位の２ビットＹ０とＹ１が用いられ
る。これにより、Ｙ方向においても全体としてＸ方向に
対応して約８Ｋのアドレス割り当てが行われる。

【００３６】図６には、この発明に係るダイナミック型
ＲＡＭを説明するための素子構造断面図が示されてい
る。この実施例では、上記のようなメモリアレイ部と周
辺部の素子構造が代表として例示的に示されている。メ
モリセルの記憶キャパシタは、２層目のポリシリコン層
ＳＧをストレージノードとして用い、アドレス選択用Ｍ
ＯＳＦＥＴの一方のソース，ドレインと接続される。上
記２層目ポリシリコン層はフィン構造とされ、薄いゲー
ト絶縁膜を介して３層目ポリシリコン層ＴＧからなるプ
レート電極とにより構成される。アドレス選択用ＭＯＳ
ＦＥＴのゲートは、１層目ポリシリコン層ＦＧから構成
される。アドレス選択用ＭＯＳＦＥＴの他方のソース，
ドレインは、上記ＦＧ、ＳＧ及びＴＧを介在させて、１
層目のアルミニュウム等の金属配線層Ｍ１に接続され
る。この配線層Ｍ１によりビット線（又はデータ線ある
いはディジット線）が構成される。

【００３７】周辺部には、２つのＮチャンネル型ＭＯＳ
ＦＥＴが形成されている。１層目の配線層Ｍ１は、コン
タクトＬＣＮＴによりＭＯＳＦＥＴのソース，ドレイン
に接続される。あるいは、１層目ポリシリコンＦＧとは
コンタクトＦＣＮＴにより接続される。上記１層目の配
線層Ｍ１と２層目の配線層Ｍ２とは、第１スルーホール
ＴＨ１を介して接続され、第２層目の配線層Ｍ２と第３
層目の配線層Ｍ３とは第２スルーホールＴＨ２を介して
接続される。

【００３８】上記ＭＯＳＦＥＴのゲート電極に第２層目
の配線層Ｍ２により入力信号を供給する場合、上記のよ
うに第１スルーホールＴＨ１を介してダミーとしての第
１層目の配線層Ｍ１に落とし、この第１層目の配線層Ｍ
１とコンタクトＬＣＮＴを介してゲート電極としての１
層目ポリシリコンＦＧに接続される。

【００３９】入力信号を供給する第３層目の配線層Ｍ３
は、第２スルーホールＴＨ２を介して第２層目の配線層
Ｍ２に接続される。例えば、出力信号を次段の回路に供
給するとき、第１層目の配線層Ｍ１は、第１スルーホー
ルＴＨ１を介してダミーとしての第２層目の配線層Ｍ２
に接続され、この配線層Ｍ２を介在させて第２スルーホ
ールＴＨ２を介して第３層目の配線層Ｍ３に導かれる。

【００４０】この実施例のような素子構造を採るとき、
高密度に形成されるためにビット線に接続されたＦＧ、
ＳＧ及びＴＧとワード線を構成するＦＧとの間の絶縁膜
に欠陥が生じることにより、無視できないリーク電流が
流れてしまう。このようなリーク電流が発生すると、メ
モリセルの微小な電荷が読み出しが不良となるので、予
備のビット線に置き換えられる。しかしながら、不良の
ビット線とそのまま残り、上記ワード線との間でリーク
電流が流れ続ける結果となる。

【００４１】上記のようなリーク電流の発生は、かかる
ビット線が予備のビット線に置き換えられる結果、メモ
リの読み出し、書き込み動作そのものには何ら影響を与
えない。しかしながら、静的な電流が増加してしまい、
製品としての性能の悪化につながるものとなる。

【００４２】図７には、この発明に係るダイナミック型
ＲＡＭにおけるリフレッシュ動作の概略を説明するため
のタイミング図が示されている。この実施例のダイナミ
ック型ＲＡＭでは、（Ａ）に示したような分散リフレッ
シュ又は（Ｂ）に示したような集中リフレッシュが設け
られる。

【００４３】（Ａ）の分散リフレッシュは、カラムアド
レスストローブ信号／ＣＡＳをロウアドレスストローブ
信号／ＲＡＳに先立ってロウレベルにすることにより起
動される。つまり、／ＲＡＳが遅れてロウレベルにされ
てそれが一定時間以上継続すると、セルフリフレッシュ
信号φＳＥＬＦが発生される。このセルフリフレッシュ
信号φＳＥＬＦがハイレベルである期間、内蔵のタイマ
ー回路によりリフレッシュパルスφＳＥＬＦ１が発生さ
れる。

【００４４】このリフレッシュパルスφＳＥＬＦ１の１
周期は、ダイナミック型ＲＡＭの全てのメモリセルのリ
フレッシュするのに必要なリフレッシュサイクル数と、
メモリセルのデータ保持時間とにより決められた時間に
設定される。つまり、全てのメモリセルのリフレッシュ
動作が終了する時間が、メモリセルのデータ保持時間に
合うようにリフレッシュ動作が分散されて行われる。上
記のようなリフレッシュパルスφＳＥＬＦ１の発生によ
り、リフレッシュアドレス信号を形成するリフレッシュ
アドレスカウンタの歩進（＋１）動作と、ロウ系のタイ
ミング信号Ｒ１が発生されてワード線の選択動作とセン
スアンプの動作が制御される。

【００４５】（Ｂ）の集中リフレッシュは、カラムアド
レスストローブ信号／ＣＡＳをロウアドレスストローブ
信号／ＲＡＳに先立ってロウレベルにすることにより起
動される。つまり、／ＲＡＳが遅れてロウレベルにされ
てそれが一定時間以上継続すると、セルフリフレッシュ
信号φＳＥＬＦが発生される。このセルフリフレッシュ
信号φＳＥＬＦがハイレベルである期間、内蔵のタイマ
ー回路によりリフレッシュパルスφＳＥＬＦ１が発生さ
れる。

【００４６】このリフレッシュパルスφＳＥＬＦ１の１
周期期間には、複数回のリフレッシュ動作が連続して行
われる。複数回の最大数は、ダイナミック型ＲＡＭの全
てのメモリセルのリフレッシュするのに必要なリフレッ
シュサイクル数である。これを最大数にして、それを１
／２^N（Ｎは整数）に分割して、集中的にリフレッシュ
を行うようにしてもよい。この場合には、複数回にわた
る集中リフレッシュがメモリセルのデータ保持時間内に
間欠的に行われる。実際のリフレッシュはタイミング信
号Ｒ１により行われ、かかるタイミング信号Ｒ１により
リフレッシュアドレスカウンタの歩進（＋１）動作とワ
ード線の選択動作とセンスアンプの動作が制御される。

【００４７】上記一定期間内に／ＲＡＳをハイレベルに
戻すと、１回のリフレッシュ動作が行われる。つまり、
同図では省略されているが、ＣＢＲ（ＣＡＳビフォワー
ＲＡＳ）のタイミングで上記リフレッシュ信号φＲＥＦ
が発生されて、リフレッシュアドレスカウンタの歩進
（＋１）動作と、ロウ系のタイミング信号Ｒ１が発生さ
れてワード線の選択動作とセンスアンプの動作が制御さ
れる。

【００４８】図８には、この発明に係る分散リフレッシ
ュ動作を説明するためのタイミング図が示されている。
カラムアドレスストローブ信号／ＣＡＳをロウレベルに
し、次いでロウアドレスストローブ信号／ＲＡＳをロウ
レベルにするとリフレッシュ制御信号φＳＥＬＦ、φＲ
ＥＦが発生される。実際には、信号φＳＥＬＦは、上記
状態が一定期間継続したときに発生されるが、同図では
分散リフレッシュを説明するものであるので、同時に発
生されるように示されている。つまり、通常のＣＢＲリ
フレッシュではＣＢＲのタイミングで信号φＲＥＦが発
生されて、１サイクルのリフレッシュ動作が行われる。
なお、同図では例示的に示された最初の１サイクルの時
間軸を拡大して表している。

【００４９】上記のようにセルフリフレッシュモードと
判定されると、信号φＳＥＬＦ１が前記のような一定の
周期で発生される。この信号φＳＥＬＦ１がハイレベル
の期間、ロウ系のタイミング信号Ｒ１とＲ３が発生され
て、ワード線の選択動作及びセンスアンプの増幅動作が
行われる。つまり、信号Ｒ１に同期して、非選択側のメ
モリマットに対応した信号ＳＨＲＲと信号ＰＣＢがロウ
レベルにされる。上記信号ＳＨＲＲにより、スイッチＭ
ＯＳＦＥＴがオフ状態にされてセンスアンプＳＡやプリ
チャージ回路から切り離されてフローティング状態にさ
れる。上記信号ＰＣＢのロウレベルにより、プリチャー
ジ回路のＭＯＳＦＥＴが全てオフ状態にされる。そし
て、ワード線ＷＬ０がハイレベルの選択状態にされる。

【００５０】タイミング信号Ｒ３のハイレベルにより、
センスアンプが活性化される。つまり、図示しないが、
センスアンプを活性化させるパワースイッチＭＯＳＦＥ
Ｔをオン状態にさせるタイミング信号が発生され、セン
スアンプの共通ソース線ＣＳＰは電源電圧のようなハイ
レベルに、共通ソース線ＣＳＮは回路の接地電位にされ
る。これにより、センスアンプが増幅動作開始して、ビ
ット線ＢＬ０（Ｌ）を選択されたメモリセルの読み出し
信号に対応してハイレベルとロウレベルに増幅され、そ
のハイレベル又はロウレベルがメモリセルに再書き込み
されることによってリフレッシュ動作が行われる。この
とき、ビット線０（Ｒ）は、上記のような信号ＳＨＲＲ
のロウレベルよりスイッチＭＯＳＦＥＴがオフ状態にさ
れるから、同図に一点鎖線で示したようにフローティン
グ状態にされている。

【００５１】上記のようなメモリセルのリフレッシュ動
作に必要な時間経過後に、タイミング信号φＳＥＬＦ１
がロウレベルとなり、タイミング信号Ｒ１，Ｒ３もロウ
レベルにされてワード線が非選択状態にされる。そし
て、次のリフレッシュサイクルになるまでの間メモリセ
ルが非アクセス期間とされる。

【００５２】この非アクセス期間において、従来のダイ
ナミック型ＲＡＭでは信号ＳＨＲＲ及びＰＣＢがハイレ
ベルとなり、ビット線ＢＬ０（Ｒ）及びＢＬ０（Ｌ）等
はハーフプリチャージ状態にされ、これに対応してセン
スアンプの共通ソース線ＣＳＰとＣＳＮも短絡されて同
じハーフプリチャージ電位にされる。このようにして、
非アクセス期間においてビット線ＢＬやセンスアンプの
共通ソース線ＣＳＰ及びＣＳＮの電位をハーフプリチャ
ージ電圧ＨＶＣに固定させるものである。

【００５３】これに対して、本願発明では同図のように
信号ＳＨＲＲは上記のようにロウレベルのままにされ、
上記のようなリフレッシュ動作の終了とともに信号ＳＨ
ＲＬもロウレベルにされ、上記のようなリフレッシュ動
作が行われたビット線ＢＬ（Ｌ）もフローティング状態
にされる。これに対応して、信号ＰＣＢもロウレベルの
ままに維持され、センスアンプの入出力ノードもフロー
ティング状態にされ、共通ソース線ＣＳＰ及びＣＳＮに
接続されたパワースイッチＭＯＳＦＥＴのゲートに供給
される図示しないタイミング信号もロウレベルにされ、
かかるパワースイッチＭＯＳＦＥＴもオフ状態にされ
る。この結果、１サイクルでのメモリセルの非アクセス
期間では、同図に一点鎖線で示したように、両ビット線
ＢＬ０（Ｌ）とＢＬ０（Ｒ）、センスアンプの共通ソー
ス線ＣＳＰとＣＳＮがフローティング状態でそれぞれの
電位を保持する。

【００５４】つまり、センスアンプやプリチャージ回路
では直流電流経路が全て遮断される。このような構成を
採ることにより、欠陥ビット線においてワード線等の間
でリーク電流が流れるものでは、欠陥ビット線において
のみリーク電流に対応した電位低下が生じる。また、不
良のセンスアンプが発生している場合でも、その不良の
センスアンプの入出力ノードの電位がリーク電流によっ
て変化するのみとなる。つまり、非アクセス期間におけ
る不良ビット線や不良センスアンプでのリーク電流は、
フローティング状態のビット線電位や入出力ノードの電
位を変化させるだけに作用し、実質的には極く僅かの電
荷が失われるだけとなる。

【００５５】ダイナミック型ＲＡＭに形成される大半の
ビット線やセンスアンプにおいては、リフレッシュ動作
が行われた状態の電位を維持し、そこでの電流消費が無
いから低消費電力となる。そして、一定期間経過後にタ
イミング信号φＳＥＬＦ１が発生されると、信号ＰＣＢ
と信号ＳＨＲＲ，ＳＨＲＬが発生してビット線及びセン
スアンプの入出力ノードのプリチャージ動作を行った後
に、ワード線及びセンスアンプの動作によるリフレッシ
ュ動作に移行することができる。このとき、プリチャー
ジ回路のプリチャージ電圧ＨＶＣは、上記のような欠陥
ビット線や欠陥センスアンプの入出力ノードの電位をも
との状態に戻す程度の電流供給しか行わないから、プリ
チャージ動作での電位変化を最小にでき、かつ、プリチ
ャージに要する時間を短くできる。

【００５６】図９には、この発明に係る集中リフレッシ
ュ動作を説明するためのタイミング図が示されている。
カラムアドレスストローブ信号／ＣＡＳをロウレベルに
し、次いでロウアドレスストローブ信号／ＲＡＳをロウ
レベルにするとリフレッシュ制御信号φＳＥＬＦ、φＲ
ＥＦが発生される。上記同様に実際には、信号φＳＥＬ
Ｆは、上記状態が一定期間継続したときに発生される
が、同図では集中リフレッシュを説明するものであるの
で、同時に発生されるように示されている。つまり、通
常のＣＢＲリフレッシュではＣＢＲのタイミングで信号
φＲＥＦが発生されて、１サイクルのリフレッシュ動作
が行われる。

【００５７】上記のようにセルフリフレッシュモードと
判定されると、信号φＳＥＬＦ１が前記のような一定の
周期で発生される。この信号φＳＥＬＦ１がハイレベル
の期間、ロウ系のタイミング信号Ｒ１とＲ３が発生され
て、ワード線の選択動作及びセンスアンプの増幅動作が
行われる。つまり、信号Ｒ１に同期して、非選択側のメ
モリマットに対応した信号ＳＨＲＲと信号ＰＣＢがロウ
レベルにされる。上記信号ＳＨＲＲにより、スイッチＭ
ＯＳＦＥＴがオフ状態にされてセンスアンプＳＡやプリ
チャージ回路から切り離されてフローティング状態にさ
れる。上記信号ＰＣＢのロウレベルにより、プリチャー
ジ回路のＭＯＳＦＥＴが全てオフ状態にされる。そし
て、ワード線ＷＬ０がハイレベルの選択状態にされる。

【００５８】タイミング信号Ｒ３のハイレベルにより、
センスアンプが活性化される。つまり、図示しないが、
センスアンプを活性化させるパワースイッチＭＯＳＦＥ
Ｔをオン状態にさせるタイミング信号が発生され、セン
スアンプの共通ソース線ＣＳＰは電源電圧のようなハイ
レベルに、共通ソース線ＣＳＮは回路の接地電位にされ
る。これにより、センスアンプが増幅動作開始して、ビ
ット線ＢＬ０（Ｌ）を選択されたメモリセルの読み出し
信号に対応してハイレベルとロウレベルに増幅され、そ
のハイレベル又はロウレベルがメモリセルに再書き込み
されることによってリフレッシュ動作が行われる。この
とき、ビット線０（Ｒ）は、上記のような信号ＳＨＲＲ
のロウレベルよりスイッチＭＯＳＦＥＴがオフ状態にさ
れるから、同図に一点鎖線で示したようにフローティン
グ状態にされている。

【００５９】集中リフレッシュにおいては、上記リフレ
ッシュ動作が終了すると、引き続いて次のアドレスのリ
フレッシュ動作が行われる。つまり、信号ＰＣＢと信号
ＳＨＲＲがハイレベルにされて、ビット線とセンスアン
プの共通ソース線のプリチャージが行われて、上記タイ
ミング信号Ｒ１とＲ３により、同様なプリチャージ動作
が行われる。この実施例では、左右のビット線ＢＬ０
（Ｌ）とＢＬ０（Ｒ）とが交互にリフレッシュされる。

【００６０】そして、最大で全でのメモリセルをリフレ
ッシュさせる複数サイクルのリフレッシュ動作が行われ
ると、残りの時間が非アクセス期間とされて、その間は
前記同様にビット線及びセンスアンプの入出力ノードと
センスアンプの共通ソース線ＣＳＰとＣＳＮがフローテ
ィング状態にされて、定常的にリーク電流が流れるのを
防止するものである。つまり、集中リフレッシュでは比
較的長い期間にわたって非アクセス期間とされるから、
欠陥ビット線や欠陥センスアンプにおいては、その電位
がリーク電流により回路の接地電位や電源電圧に達して
しまうことがあるが、それとともにリーク電流が流れな
くなり低消費電力となる。同図では、非アクセス期間が
短いように表されているが、実際はセルフリフレッシュ
モードの大半が非アクセス期間とされる。

【００６１】上記非アクセス期間に入る前に、信号ＰＣ
Ｂ及びＳＨＲＲとＳＨＲＬとを発生させて、ビット線Ｂ
Ｌ０（Ｒ）、ＢＬ０（Ｌ）等をハーフプリチャージ状態
にして、フローティング状態にしているが、前記分散リ
フレッシュと同様に最後のリフレッシュ動作の状態のま
までフローティング状態にしてもよい。

【００６２】上記の分散リフレッシュ又は集中リフレッ
シュにおいて、メモリセルの非アクセス期間において上
記のようにビット線やセンスアンプの入出力ノードをフ
ローティング状態にさせる構成では、その制御が簡単に
なるとともに、待機状態での電流消費が小さくできるの
で、実効的な低消費電力化を図ることができるものとな
る。つまり、リード／ライト動作とＣＢＲリフレッシュ
が行われるときにおいても、非アクセス時のリーク電流
を小さくするようにしてもよい。しかし、このようなリ
ード／ライトあるいはＣＢＲリフレッシュが頻繁に行わ
れている状態では、動作時に比較的大きな電流消費が行
われるので、そのときの平均的な消費電流に占める上記
リーク電流の割合が小さい。それ故、実効的な消費電力
としての効果は小さくなるからである。

【００６３】これに対して、セルフリフレッシュ等のデ
ータ保持状態（待機状態）では、その消費電流はに占め
る上記のようなリーク電流の割合が大きくなり、実効的
な低消費電力化が図られる。つまり、待機状態では電池
等を電源としてデータ保持を行っていることが多いの
で、そのときの消費電流が製品の性能を左右する大きな
要因となるからである。

【００６４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）複数のビット線とワード線の交点にダイナミッ
ク型メモリセルがマトリックス配置されてなるメモリア
レイと、かかるビット線に読み出された読み出し信号を
増幅するセンスアンプ及びプリチャージ電圧を与えるプ
リチャージ回路を備え、センスアンプやプリチャージ回
路の動作制御信号を変更するだけという簡単な構成によ
り、上記メモリセルの非アクセス期間に上記ビット線を
フローティング状態にさせる機能を付加する。これによ
り、ビット線に流れるリーク電流があっても、かかるリ
ーク電流はフローティング状態にされたビット線の電位
を低下させるだけに作用して電源電圧からの直流電流が
流れなくできるから低消費電力化が可能になるという効
果が得られる。

【００６５】（２）センスアンプの入出力ノードに
は、シェアードスイッチＭＯＳＦＥＴが設けられるもの
であり、上記非アクセス期間にはかかるシェアードスイ
ッチＭＯＳＦＥＴがオフ状態にされるという簡単な手段
により欠陥ビット線でのリーク電流による消費電流の増
大を抑えることができるという効果が得られる。

【００６６】（３）非アクセス期間にセンスアンプを
活性化させるパワースイッチＭＯＳＦＥＴをオフ状態に
して、入出力ノードがフローティング状態にされ、上記
プリチャージ回路においも、非アクセス期間にプリチャ
ージ電圧を伝えるスイッチＭＯＳＦＥＴがオフ状態にさ
せることにより、上記ビット線をフローティング状態に
されることができ、ビット線でのリーク電流に加えて、
欠陥センスアンプでのリーク電流による消費電流の増大
を抑えることができるという効果が得られる。

【００６７】（４）上記非アクセス期間は、外部端子
から供給された制御信号の組み合わせにより指定される
リフレッシュモードにおけるメモリセルが非アクセスと
することにより、制御を簡単にして実効的な消費電流の
増大を抑えつつ、メモリアクセス動作への影響を最小に
抑えることができるという効果が得られる。

【００６８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、セン
スアンプとビット線とは固定的に接続されるものであっ
てもよい。この場合には、プリチャージ回路のＭＯＳＦ
ＥＴや上記センスアンプのパワースイッチＭＯＳＦＥＴ
をオフ状態にすることにより、ビット線をフローティン
グ状態にさせることができる。メモリアレイの構成及び
メモリマット構成等は、種々の実施形態を採ることがで
きる。リフレッシュ動作は、リフレッシュ用の制御信号
により行うようにしてもよい。この発明は、ダイナミッ
ク型ＲＡＭに広く利用することができるものである。

【００６９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のビット線とワード線
の交点にダイナミック型メモリセルがマトリックス配置
されてなるメモリアレイと、かかるビット線に読み出さ
れた読み出し信号を増幅するセンスアンプ及びプリチャ
ージ電圧を与えるプリチャージ回路を備え、センスアン
プやプリチャージ回路の動作制御信号を変更するだけと
いう簡単な構成により、上記メモリセルの非アクセス期
間に上記ビット線をフローティング状態にさせる機能を
付加すことにより、ビット線に流れるリーク電流があっ
ても、かかるリーク電流はフローティング状態にされた
ビット線の電位を低下させるだけに作用して電源電圧か
らの直流電流が流れなくできるから低消費電力化が可能
になる。

【００７０】センスアンプの入出力ノードには、シェア
ードスイッチＭＯＳＦＥＴが設けられるものであり、上
記非アクセス期間にはかかるシェアードスイッチＭＯＳ
ＦＥＴがオフ状態にされるという簡単な手段により欠陥
ビット線でのリーク電流による消費電流の増大を抑える
ことができる。

【００７１】非アクセス期間にセンスアンプを活性化さ
せるパワースイッチＭＯＳＦＥＴをオフ状態にして、入
出力ノードがフローティング状態にされ、上記プリチャ
ージ回路においも、非アクセス期間にプリチャージ電圧
を伝えるスイッチＭＯＳＦＥＴがオフ状態にさせること
により、上記ビット線をフローティング状態にされるこ
とができ、ビット線でのリーク電流に加えて、欠陥セン
スアンプでのリーク電流による消費電流の増大を抑える
ことができる。

【００７２】上記非アクセス期間は、外部端子から供給
された制御信号の組み合わせにより指定されるリフレッ
シュモードにおけるメモリセルが非アクセスとすること
により、制御を簡単にして実効的な消費電流の増大を抑
えつつ、メモリアクセス動作への影響を最小に抑えるこ
とができる。

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一部の一実施例を示すブロック図である。

【図２】この発明が適用されるダイナミック型ＲＡＭの
残り一部の一実施例を示すブロック図である。

【図３】この発明に係るダイナミック型ＲＡＭのメモリ
アレイ部の一実施例を示す要部回路図である。

【図４】この発明が適用されるダイナミック型ＲＡＭの
一実施例のメモリアレイの一部のレイアウト図である。

【図５】この発明が適用されるダイナミック型ＲＡＭの
一実施例のメモリアレイの残り一部のレイアウト図であ
る。

【図６】この発明に係るダイナミック型ＲＡＭを説明す
るための素子構造断面図である。

【図７】この発明に係るダイナミック型ＲＡＭにおける
リフレッシュ動作の概略を説明するためのタイミング図
である。

【図８】この発明に係る分散リフレッシュ動作を説明す
るためのタイミング図である。

【図９】この発明に係る集中リフレッシュ動作を説明す
るためのタイミング図である。

【符号の説明】

ＭＡＴ０〜ＭＡＴ７…メモリマット、ＭＡＲＹ０，ＭＡ
ＲＹ１…メモリアレイ、ＸＤ０〜ＸＤ７…デコーダ回
路、ＷＤ０〜ＷＤ７…ワードドライバ、ＳＡ０１〜ＳＡ
６７…センスアンプ、ＸＤＥＣ…ロウデコーダ回路、Ａ
ＲＹＣＴＲＬ…アレイ制御回路、ＹＤＥＣ…カラムデコ
ーダ回路、ＭＡＴＣＴＲＬ０〜ＭＡＴＣＴＲＬ３…マッ
ト制御回路、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出
力回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラ
ムアドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ
…リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ
…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、Ｘ
ＩＢ…デコーダ回路、Ｑ１〜Ｑ１４…ＭＯＳＦＥＴ、Ｂ
ＬＬ，／ＢＬＬ…ビット線、ＣＳＰ，ＣＳＮ…共通ソー
ス線、ＹＳ…カラム選択信号、ＨＶＣ…ハーフプリチャ
ージ電圧、Ｍ１〜Ｍ３…アルミニュウム配線層、ＴＨ
１，ＴＨ２…スルーホール、ＬＣＮＴ，ＦＣＮＴ…コン
タクト、ＦＧ…１層目ポリシリコン（ゲート電極）、Ｓ
Ｇ…２層目ポリシリコン（ストレージノード）、ＴＧ…
３層目ポリシリコン（プレート）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8242 7735−4ＭＨ０１Ｌ 27/10 ６８１Ｆ

Claims

【特許請求の範囲】

【請求項１】複数のビット線とワード線の交点にダイ
ナミック型メモリセルがマトリックス配置されてなるメ
モリアレイと、上記ビット線に読み出された読み出し信
号を増幅するセンスアンプと、上記ビット線にプリチャ
ージ電圧を与えるプリチャージ回路とを備え、上記メモ
リセルの非アクセス期間において、上記ビット線をフロ
ーティング状態にさせる機能を付加したことを特徴とす
るダイナミック型ＲＡＭ。
【請求項２】上記センスアンプの入出力ノードには、
シェアードスイッチＭＯＳＦＥＴが設けられるものであ
り、上記非アクセス期間にはかかるシェアードスイッチ
ＭＯＳＦＥＴがオフ状態にされることにより行われるも
のであることを特徴とする請求項１のダイナミック型Ｒ
ＡＭ。
【請求項３】上記センスアンプは上記非アクセス期間
にそれを活性化させるパワースイッチＭＯＳＦＥＴがオ
フ状態にされて入出力ノードがフローティング状態にさ
れ、上記プリチャージ回路は上記非アクセス期間にプリ
チャージ電圧を伝えるスイッチＭＯＳＦＥＴがオフ状態
にされることにより、上記ビット線がフローティング状
態にされるものであることを特徴とする請求項１又は請
求項２のダイナミック型ＲＡＭ。
【請求項４】上記非アクセス期間は、外部端子から供
給された制御信号の組み合わせにより指定されるリフレ
ッシュモードにおけるメモリセルの非アクセス期間であ
ることを特徴とする請求項１、請求項２又は請求項３の
ダイナミック型ＲＡＭ。
【請求項５】上記ダイナミック型ＲＡＭは、欠陥ワー
ド線又は欠陥ビット線を予備のワード線又は予備のビッ
ト線に置き換える冗長回路を備えてなるものであること
を特徴とする請求項１、請求項２、請求項３又は請求項
４のダイナミック型ＲＡＭ。