DE10239515B4

DE10239515B4 - Halbleiterspeicher-Steuerverfahren und Halbleiterspeichervorrichtung

Info

Publication number: DE10239515B4
Application number: DE10239515A
Authority: DE
Inventors: Takeshi Hashimoto; Yutaka Ito
Original assignee: Elpida Memory Inc
Current assignee: PS4 Luxco SARL
Priority date: 2001-09-03
Filing date: 2002-08-28
Publication date: 2007-05-10
Anticipated expiration: 2022-08-29
Also published as: JP2003077273A; US20030043673A1; TW567495B; JP4152094B2; US6990031B2; CN1215563C; KR100541132B1; CN1404153A; KR20030020235A; DE10239515A1

Abstract

Verfahren zum Steuern einer Halbleiterspeichervorrichtung, die eine Auffrischoperation zum Halten von in Speicherzellen eingeschriebenen Daten benötigt, wobei die Halbleiterspeichervorrichtung umfasst:
eine interne VPP-Spannungserzeugungsschaltung zum Erzeugen einer Wortleitungsspannung zur Verwendung beim Ansteuern einer Wortleitung, wobei die Wortleitungsspannung eine verstärkte Spannung höher als eine von außerhalb zugeführte externe Versorgungsspannung ist; und
eine interne VDL-Spannungserzeugungsschaltung zum Erzeugen einer Bitleitungsspannung zur Verwendung beim Ansteuern einer Bitleitung, wobei die Bitleitungsspannung eine reduzierte Spannung niedriger als die von außerhalb zugeführte, externe Versorgungsspannung ist,
wobei das Verfahren den Schritt umfasst:
Abtrennen einer Spannungsversorgung von der internen VPP-Spannungserzeugungsschaltung für eine vorbestimmte Zeitspanne nach dem Ende jeder Auffrischungsoperation.

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft ein Halbleiterspeichervorrichtungs-Steuerverfahren, das zur Anwendung in einem DRAM (Dynamic Random Access Memory, dynamischer Direktzugriffsspeicher) geeignet ist, welcher eine Auffrischungsoperation benötigt, und eine Halbleiterspeichervorrichtung.
2. Beschreibung der verwandten Technik:
Aktuelle Halbleiterspeichervorrichtungen so wie DRAMs werden auch in Mobilanschlusseinrichtungen so wie Mobiltelefonen, PDA (Personal Digital Assistance; Persönliche digitale Unterstützung) und dergleichen verwendet, so dass eine Senkung des Stromverbrauchs zunehmend für die Halbleiterspeichervorrichtungen erforderlich ist.

Als ein Mittel zum Realisieren einer Senkung im Stromverbrauch offenbart die offengelegte japanische Patentanmeldung Nr. 8-203268 zum Beispiel eine Technik, die Bitleitungen in einen schwebenden Zustand in einer Nichtzugriffsperiode für Speicherzellen setzt, die Daten halten, um durch die Bitleitungen und daran angeschlossene Leseverstärker fließende Leckströme zu beseitigen, wodurch der Stromverbrauch gesenkt wird. Die Nichtzugriffsperiode bezieht sich auf eine Zeitspanne, welche ein Datenauslesen, ein Dateneinschreiben, und eine Auffrischungsoperationsperiode ausschließt. Die Auffrischungsoperation ihrerseits bezieht sich auf die Operation zum Halten von in die Speicherzellen eingeschriebenen Daten durch Lesen, Verstärken und Wiedereinschreiben der Daten bei jedem vorbestimmten Mal.

Ein DRAM ist so strukturiert, um Daten darin durch Sammeln von Ladungen auf in den Speicherzellen enthaltenden Kondensatoren zu halten. Mit dieser Struktur erfordert der DRAM die Auffrischungsoperation zum Auslesen von Daten aus den Speicherzellen und Wiedereinschreiben der Daten in die Speicherzellen innerhalb einer maximalen Datenhaltezeit tREFmax, für die die Speicherzellen die darin eingeschriebenen Daten halten können. Der durchschnittliche Stromverbrauch eines DRAM hängt von tREFmax ab, so dass, wenn ein DRAM eine längere tREFmax aufweist, der DRAM die Anzahl von Malen verringern kann, die die Auffrischungsoperation durchgeführt werden sollte, um eine Senkung des durchschnittlichen Stromverbrauchs zu erzielen.

Selbst wenn die Leistung der Speicherzellen und dergleichen verbessert wird, um die maximale Datenhaltezeit tREFmax zu verlängern, kann der durchschnittliche Stromverbrauch nicht weiter reduziert werden, nachdem die maximale Datenhaltezeit tREFmax eine bestimmte Länge erreicht hat. Dies ist auf einen durch Peripherieschaltungen verbrauchten Strom und das Vorliegen einer DC-Stromkomponente so wie Leckstrom zurückzuführen, welcher in fehlerhafte Stellen fließt, die versehentlicht in dem DRAM während der Herstellung erzeugt wurden.

Als ein Ergebnis zunehmend höherer Integration von DRAMs, wird eine Speicherarrayeinheit von DRAMs, die ein Speicherzellenarray einschließt, welches Speicherzellen angeordnet in einer Matrix, Worttreiber zum Ansteuern von Wortleitungen, Leseverstärker zum Lesen von in dem Speicherzellenarray gehaltenen Daten, und dergleichen umfasst, für weitere Miniaturisierung bearbeitet, im Vergleich zu Peripherieschaltungen von DRAMs. Daher leidet die stark miniaturisierte Speicherarrayeinheit unter einer größeren Anzahl von Fehlern, so wie Kurzschluss zwischen benachbarten Leitungen, und dergleichen, im Vergleich zu den Peripherieschaltungen, was zum Verbrauch eines Stroms von einer externen Stromversorgung aufgrund von Leckströmen führt, die an diesen fehlerhaften Stellen erzeugt worden sein könnten. Anders gesagt, ist eine Senkung des Leckstroms wirksam zur Verringerung des durchschnittlichen Stromverbrauchs.

Wie oben beschrieben, ist es bei dem in der japanischen offengelegten Patenanmeldung Nr. 8-203268 beschriebenen DRAM möglich, da die Bitleitungen während einer Nichtzugriffsperiode in einen schwebenden Zustand gesetzt werden, durch die Bitleitungen und die daran angeschlossenen Leseverstärker fließende Leckströme abzuschneiden.

Ein Problem bleibt jedoch darin bestehen, dass der durchschnittliche Stromverbrauch nicht ausreichend für den gesamten DRAM gesenkt werden kann, da die allein in den schwebenden Zustand gesetzten Bitleitungen nicht die durch die Wortleitungen fließenden Leckströme und den Stromverbrauch in den Peripherieschaltungen und dergleichen senken können.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist deshalb eine Aufgabe der vorliegenden Erfindung, ein Halbleiterspeichervorrichtungs-Steuerverfahren und eine Halbleiterspeichervorrichtung zu schaffen, die den durchschnittlichen Stromverbrauch weiter senken können. Diese Aufgabe wird mit dem Gegenständen der unabhängigen Ansprüche gelöst. Die Unteransprüche enthalten Ausführungsarten der Erfindung.

Aktuelle Halbleiterspeichervorrichtungen verwenden keine externe Versorgungsspannung VDD in der von außerhalb zugeführten Form, sondern erzeugen vorbestimmte interne Versorgungsspannungen unter Verwendung einer internen Spannungserzeugungsschaltung zum Reduzieren oder Verstärken einer externen Versorgungsspannung VDD, und führen die so erzeugten internen Versorgungsspannungen internen Schaltungen zu, um die Zuverlässigkeit der Vorrichtungen zu verbessern.

Zum Beispiel werden in einem DRAM für Speicherzellen verwendete Transistoren beträchtlich verkleinert, um die Speicherkapazität zu vergrößern. Mit dieser Größenreduzierung kann an die resultierenden Transistoren keine hohe Spannung angelegt werden, so dass der DRAM darin mit einer Spannungsreduktions-Stromversorgungsschaltung versehen wird, um den Transistoren eine reduzierte Spannung kleiner als die externe Versorgungsspannung VDD zuzuführen.

Andererseits muss eine verstärkte Spannung höher als die externe Versorgungsspannung VDD den Wortleitungen zugeführt werden, um gewünschte Leistung sicherzustellen. Ferner kann ein Halbleitersubstrat auf eine negative Spannung vorgespannt werden, um die Ladungshaltecharakteristik der Speicherzellen zu verbessern. Auf diese Weise enthält eine Halbleiterspeichervorrichtung interne Spannungserzeugungsschaltungen zum Erzeugen einer Vielzahl interner Versorgungsspannungen.

Die vorliegende Erfindung schafft ein Verfahren zum Unterbrechen der Operation der internen Spannungserzeugungsschaltungen zum Erzeugen der internen Versorgungsspannungen in einer Nichtzugriffsperiode, in der nicht auf eine Speicherarrayeinheit zugegriffen wird.

Die vorliegende Erfindung schafft ferner eine Halbleiterspeichervorrichtung, die ein Mittel zum Unterbrechen der Operation der internen Spannungserzeugungsschaltungen zum Erzeugen interner Versorgungsspannungen in einer Nichtzugriffsperiode umfasst, in der nicht auf eine Speicherarrayeinheit zugegriffen wird. Das Mittel unterbricht jedoch nicht die Operation der internen Spannungserzeugungsschaltungen, die in den Speicherzellen gespeicherte Daten halten müssen.

Genau ausgedrückt, unterbricht das Mittel in einer Zeitspanne von dem Ende einer Auffrischungsoperation bis zum Start der nächsten Auffrischungsoperation die Operation der jeweiligen internen Spannungserzeugungsschaltungen zum Erzeugen einer Wortleitungsspannung VPP, die eine verstärkte Spannung zur Verwendung beim Treiben einer Wortleitung ist; einer Speicherarraysubstratspannung VBB, die eine einem Halbleitersubstrat zugeführte negative Spannung ist; und einer Bitleitungs-Vorladungsspannung VBLR zur Verwendung beim Reproduzieren von in den Speicherzellen gehaltenen Daten.

Andererseits unterbricht das Mittel nicht die Operation der internen Spannungserzeugungsschaltungen zum Erzeugen einer Zellplattenspannung VPLT, welche eine reduzierte Spannung darstellt, die einer oberen Elektrode eines in jeder Speicherzelle zum Halten von Daten vorgesehenen Kondensators zugeführt wird, und einer reduzierten Spannung VCL, die den Peripherieschaltungen zugeführt wird. Zum Unterbrechen (Abschneiden) der Ausgabe der Wortleitungsspannung VPP, der Speicherarraysubstratspannung VBB und der Bitleitungs-Vorladungsspannung VBLR kann das Mittel zusammen auch die Ausgabe der Bitleitungsspannung VDL unterbrechen, die eine reduzierte Spannung zur Verwendung beim Ansteuern einer Bitleitung darstellt.

Das Verfahren zum Steuern einer Halbleiterspeichervorrichtung und die Halbleiterspeichervorrichtung wie oben beschrieben können den durchschnittlichen Stromverbrauch der Halbleiterspeichervorrichtung senken, da sie einen durch Wortleitungen fließenden Leckstrom, und in Lasten der internen Spannungserzeugungsschaltungen fließende Leckströme abschneiden können, deren Operation unterbrochen wird. Dies wird durch Unterbrechen der Zufuhr der Wortleitungsspannung VPP, die eine verstärkte Spannung höher als die externe Versorgungsspannung darstellt; der Speicherarraysubstratspannung VBB, die eine einem Halbleitersubstrat zugeführte negative Spannung darstellt; oder der Bitleitungs-Vorladungsspannung VBLR zur Verwendung beim Reproduzieren von Daten erreicht, die in den Speicherzellen für eine vorbestimmten Zeitspanne am Ende jeder Auffrischungsoperation gehalten werden.

Wenn ferner ein Ausgangsanschluss der Speicherarraysubstratspannung VBB und Wortleitungen jeweils an Erdepotential angeschlossen sind, während diese Spannungsausgaben unterbrochen werden, werden in den Speicherzellen enthaltene Transistoren an Fehlfunktionen gehindert, wodurch Verfälschung von in den Speicherzellen gehaltenen Daten vermieden wird.

Wenn ferner die Wortleitungsspannung VPP von der internen VPP-Spannungserzeugungsschaltung ausgegeben wird, nachdem die von der internen VBB- Spannungserzeugungsschaltung ausgegebene Speicherarraysubstratspannung VBB angestiegen ist, werden die Transistoren in den Speicherzellen an Fehlfunktionen gehindert, wenn diese Spannungen wiederhergestellt werden, wodurch Verfälschungen von in den Speicherzellen gehaltenen Daten vermieden werden.

Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der Zeichnung beschrieben.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

1 ist ein Blockdiagramm, das die Konfiguration einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung in einer ersten Ausführungsform darstellt;

2 ist ein Blockdiagramm, das eine exemplarische Konfiguration einer in 1 gezeigten internen Stromversorgungs-Steuerschaltung darstellt;

3 ist ein Schaltbild, das eine exemplarische Konfiguration einer in 2 gezeigten Oszillatorschaltung darstellt;

4 ist ein Schaltbild, das eine exemplarische Konfiguration einer in 2 gezeigten, Messschaltung für interne Stromversorgungsabschaltzeit darstellt;

5 ist ein Schaltbild, das eine exemplarische Konfiguration einer in 2 gezeigten internen Stromversorgungs-Auffrischungsschaltung darstellt;

6 ist ein Schaltbild, das eine exemplarische Konfiguration einer in 2 gezeigten internen VPP-Spannungserzeugungsschaltung darstellt;

7 ist ein Schaltbild, das eine exemplarische Konfiguration einer in 1 gezeigten internen VHH-Spannungserzeugungsschaltung darstellt;

8 ist ein Schaltbild, das eine exemplarische Konfiguration einer in 1 gezeigten internen VCL-Spannungserzeugungsschaltung darstellt;

9 ist ein Schaltbild, das eine exemplarische Konfiguration einer in 1 gezeigten internen VDL-Spannungserzeugungsschaltung darstellt;

10 ist ein Schaltbild, das eine exemplarische Konfiguration einer in 1 gezeigten internen VPLT-Spannungserzeugungsschaltung darstellt;

11 ist ein Schaltbild, das eine exemplarische Konfiguration einer in 1 gezeigten internen VBLR-Spannungserzeugungsschaltung darstellt;

12 ist ein Ablaufdiagramm, das einen Verarbeitungsvorgang für die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt; und

13 ist ein Schaltbild, das die Konfiguration der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung in einer zweiten Ausführungsform zeigt.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
(Erste Ausführungsform)
1 stellt die Konfiguration einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung in einer ersten Ausführungsform dar. Genau ausgedrückt, stellt 1 eine exemplarische Konfiguration eines DRAM dar.
Wie in 1 dargestellt ist, umfasst die Halbleiterspeichervorrichtung in der ersten Ausführungsform einen Stromversorgungs-Schaltungsabschnitt 1, der interne Spannungserzeugungsschaltungen jeweils zum Erzeugen vorbestimmter interner Versorgungsspannungen enthält; und einen DRAM-Speicherabschnitt 2, der eine Speicherarrayeinheit zum Halten von Daten und eine Steuerschaltung für diesen enthält.
Der Versorgungsschaltungsabschnitt 1 umfasst eine interne VPP-Spannungserzeugungsschaltung 11 (VPP GENE.) zum Erzeugen der Wortleitungsspannung VPP; eine interne VBB-Spannungserzeugungsschaltung 12 (VBB GENE.) zum Erzeugen einer Speicherarraysubstratspannung VBB; eine interne VBLR-Spannungserzeugungsschaltung 13 (VBLR GENE.) zum Erzeugen einer Bitleitungs-Vorladungsspannung VBLR; eine interne VPLT-Spannungserzeugungsschaltung 14 (VPLT GENE.) zum Erzeugen einer Zellplattenspannung VPLT; eine interne VDL-Spannungserzeugungsschaltung 15 (VDL GENE.) zum Erzeugen einer Bitleitungsspan nung VDL; eine interne VCL-Spannungserzeugungsschaltung 16 (VCL GENE.) zum Erzeugen einer reduzierten Spannung VCL für Peripherieschaltungen; und eine Bezugsspannungserzeugungsschaltung 17 (REF. GENE) zum Erzeugen einer Bezugsspannung zum Erzeugen der jeweiligen internen Versorgungsspannungen.
Der DRAM-Speicherabschnitt 2 umfasst eine Speicherarrayeinheit 3 zum Speichern von Daten; und eine Peripherieschaltungseinheit 4 zum Durchführen einer Steuerung zum Lesen und Schreiben von Daten aus der und in die Speicherarrayeinheit 3.
Die Speicherarrayeinheit 3 umfasst ein Speicherzellenarray 31, das aus einer Mehrzahl von in einer Matrix angeordneten Speicherzellen besteht; einen Worttreiber (WD) 32 zum Ansteuern von Wortleitungen; einen Leseverstärker 33 zum Auslesen von in den Speicherzellen gespeicherten Daten; und einen Y-Decoder 34 und einen X-Decoder 35 zum Decodieren einer Adresse, um auf eine Speicherzelle zuzugreifen, mit der Daten geschrieben/gelesen werden. Eine Speicherzelle umfasst einen Kondensator (C0 – C3 in 1) zum Halten von Daten und MOS-Transistoren (M0 – M3 in 1), die Schaltelemente darstellen, in Reihe geschaltet, und ihr wird eine Zellplattenspannung VPLT von einem Ende des Kondensators zugeführt. Die Halbleiterspeichervorrichtung in der ersten Ausführungsform umfasst ferner eine Schalteinheit 36 in der Speicherarrayeinheit 3 zum Anschließen zugehöriger Wortleitungen an Erdepotential VSS zum Verhindern von Fehlfunktionen der Transistoren, die Teil der Speicherzellen bilden, während einer nichtarbeitenden Zeitspanne der internen Spannungserzeugungsschaltungen. Die Schalteinheit 36 wird auf EIN/AUS als Reaktion auf ein internes Stromversorgungs-Unterbrechungssignal GOFF gesteuert, das von einer später beschriebenen internen Stromversorgungs-Steuerschaltung zugeführt wird.
Während 1 zur Vereinfachung nur vier Bitleitungen (BL0T, BL0B, BL1T, BL1B), zwei Wortleitungen (WL0, WL1) und zwei Leseverstärker (SA0, SA1) in der Speicherarrayeinheit 3 zeigt, umfasst die tatsächliche Speicherarrayeinheit 3 größere Anzahlen von Bitleitungen, Wortleitungen und Leseverstärkern.
Die Peripherieschaltungseinheit 4 umfasst eine Betriebsart-Steuerschaltung 41 zum Setzen der Halbleiterspeichervorrichtung in eine vorbestimmten Betriebsart als Reaktion auf einen von außerhalb zugeführten Steuerbefehl; eine Auffrischungsoperations-Steuerschaltung 42 zum Steuern einer Auffrischungsoperation; eine interne Stromversorgungs-Steuerschaltung 43 zum Erzeugen eines Steuersignals zum Steuern einer Vielzahl in dem Stromversorgungsschaltungsabschnitt 1 enthaltener interner Spannungserzeugungsschaltungen, um betriebsbereit/nichtbetriebsbereit zu sein; einen Eingangspuffer 44 zum zeitweiligen Halten einer Adresse und von Daten, die von außerhalb zugeführt werden; und einen Ausgangspuffer 45 zum zeitweiligen Halten von aus der Speicherarrayeinheit 3 ausgelesenen Ausgangsdaten.
Die Betriebsart-Steuerschaltung 41 decodiert einen von außerhalb zugeführten Steuerbefehl, und setzt die Halbleiterspeichervorrichtung in eine vorbestimmte Betriebsart in Übereinstimmung mit dem Ergebnis der Decodierung. Die Auffrischungsoperations-Steuerschaltung 42 erzeugt anschließend ein Auffrischungsoperationssignal SRFT, das eine Auffrischungsoperationsperiode anzeigt; einen Auffrischungsendimpuls REFENDP, der das Ende einer Auffrischungsoperation anzeigt; und einen Wortleitungs-Auswahlimpuls PSRF zum Auswählen einer Wortleitung, auf die in einer Auffrischungsoperation in jeder vorbestimmten Zeitspanne zuzugreifen ist. Diese Signale müssen die Auffrischungsoperation steuern. Da die Betriebsart-Steuerschaltung 41 und die Auffrischungsoperations-Steuerschaltung 42 jeweils unter Verwendung bekannter Logikschaltungen aufgebaut werden können, ist eine Beschreibung diesbezüglich weggelassen worden.
Wie in 2 dargestellt ist, umfasst die interne Stromversorgungs-Steuerschaltung 43 eine Messschaltung 47 für interne Stromversorgungsabschaltzeit zum Erzeugen eines internen Stromversorgungs-Unterbrechungssignals GOFF zum Steuern der internen Spannungserzeugungsschaltungen, um betriebsbereit/nicht betriebsbereit zu sein; eine interne Stromversorgungs-Wiederherstellungsschaltung 48 zum Erzeugen eines Steuersignals zum Wiederherstellen einer Vielzahl interner Spannungserzeugungsschaltungen, welche außer Betrieb gesetzt wurden, in einer vorbestimmten Reihenfolge; und eine Oszillatorschaltung 49 zum Erzeugen eines Impulses bei einem konstanten Zyklus.
In der Halbleiterspeichervorrichtung der ersten Ausführungsform wird ein Ausgangsanschluss VBB der internen Spannungserzeugungsschaltung 12 an Erdepotential VSS angeschlossen, um Schweben einer Substratspannung auf ein positives Potential zu verhindern, wenn die Speicherarraysubstratspannung VBB, die eine negative Spannung ist, nicht zugeführt wird. Dieser Anschluss wird durchgeführt, weil die Substratspannung auf einem positiven Potential eine Fehlfunktion aufgrund einer reduzierten Schwellenspannung der Transistoren in Speicherzellen oder eine Fehlfunktion aufgrund von Vorwärtsvorspannung in bezug zu pn-Übergängen der Transistoren hervorrufen wird, um in den Speicherzellen gespeicherte Daten zu verfälschen.
Ferner erzeugt in der Halbleiterspeichervorrichtung der ersten Ausführungsform die interne Stromversorgungs-Wiederherstellungsschaltung 48 ein Steuersignal zum Anheben der Wortleitungsspannung VPP, nachdem die Speicherarraysubstratspannung VBB in gewissem Ausmaß angestiegen ist, um Schweben der Substratspannung auf ein positives Potential zu verhindern, wenn die internen Spannungserzeugungsschaltungen wiederhergestellt werden.
Die Oszillatorschaltung 49 ist zum Beispiel ein Ringoszillator, der durch Selbsterregung durch Verstärkung der Ausgabe einer Mehrzahl von Invertern (INV0 – INV4 in 3) oszilliert, welche in mehreren Stufen durch Transistoren Q1, Q2 angeschlossen sind und die Ausgabe an einer ersten Stufe zu dem Inverter (INV0) zurückführen, wie in 3 dargestellt ist. Die Inverter INV0 – INV4 werden jeweils durch jeweilige Stromquellen gespeist. Die Kondensatoren C_OSC werden jeweils zwischen einem Ausgangsanschluss und einem Stromversorgungsanschluss jedes Inverters INV0 – INV4 und zwischen einen Ausgangsanschluss und einem Erdepotential jedes Inverters INV0 – INV4 eingefügt, um die Schwingfrequenz zu bestimmen. Alternativ kann die Oszillatorschaltung 49 in der oben beschriebenen Auffrischungsoperations-Steuerschaltung 42 vorgesehen werden.
Die Messschaltung 47 für interne Stromversorgungsabschaltzeit umfasst zum Beispiel eine Zählerschaltung, die eine Mehrzahl von Flip-Flops (F/F) umfasst, welche in Reihe zum Zählen einer vorbestimmten Anzahl von Ausgangsimpulsen SLOSC von der Oszillatorschaltung 49 angeschlossen sind, wie in 4 dargestellt ist. Die Zählerschaltung beginnt Ausgangsimpulse SLOSC von der Oszillatorschaltung 49 zu zählen, wenn das Auffrischungsoperationssignal SRFT, das eine Auffrischungsoperationsperiode anzeigt, auf "L"-Pegel umschaltet, um ein internes Stromversorgungs-Unterbrechungssignal GOFF mit einer vorbestimmten Impulsbreite (welche, wie geeignet, entsprechend der maximalen Haltezeit tREFmax, zum Beispiel auf 1 Sekunde festgelegt wird) zu erzeugen. Das interne Stromversorgungs-Unterbrechungssignal GOFF wird nur zugeführt, wenn eine Selbstauffrischungs-Betriebsartsignal SLPF auf "L"-Pegel ist. Das Selbstauffrischungs-Betriebsartsignal SLPF zeigt eine Selbstauffrischungs-Betriebsart an, in der die Halbleiterspeichervorrichtung wiederholt die Auffrischungsoperation durchführt und die internen Spannungserzeugungsschaltungen unterbricht. Wie oben beschrieben, wird das Auffrischungsoperationssignal SRFT von der Auffrischungsoperations-Steuerschaltung 42 übertragen, während das Selbstauffrischungs-Betriebsartsignal SLPF von der Betriebsart-Steuerschaltung 41 übertragen wird.
Wie in 5 dargestellt ist, umfasst die interne Stromversorgungs-Wiederherstellungsschaltung 48 eine VPP-Wiederherstellungsbestimmungsschaltung 481 zum Bestimmen, ob die Wortleitungsspannung VPP vollständig wiederhergestellt wurde; und eine VBB-Ermittlungsschaltung 482 zum Ermitteln, ob die Speicherarraysubstratspannung VBB auf eine vorbestimmte Spannung angestiegen ist.
Die VPP-Wiederherstellungsbestimmungsschaltung 481 umfasst drei Widerstände R1-R3 eingefügt in Reihe zwischen der Wortleitungsspannung VPP und dem Erdepotential VSS; und eine Differenzschaltung zum Vergleichen der Spannung VA an einem Verbindungsknoten, an dem die Widerstände R2, R3 mit der Bezugsspannung VPPRL verbunden sind. Die Differenzschaltung schaltet das VPP-Wiederherstellungssignal VPPON auf einen bedeuteten Wert (zum Beispiel "H"), wenn die Knotenspannung VA die Bezugsspannung VPPRL übersteigt.
Die VBB-Ermittlungsschaltung 482 umfasst zwei Widerstände R4, R5, die in Reihe zwischen die reduzierte Peripherieschaltungsspannung VCL und Speicherarraysubstratspannung VBB geschaltet sind; und eine Differenzschaltung zum Vergleichen der Spannung VB an einem Verbindungsknoten, an dem die Widerstände R4, R5 mit der Bezugsspannung VBBRL verbunden sind. Die Differenzschaltung schaltet das VBB-Anstiegsabschlusssignal VBBON auf einen bedeutenden Wert (zum Beispiel "H"), wenn die Knotenspannung VB die Bezugsspannung VBBRL übersteigt. Bezugsspannungen VPPRL, VBBRL werden jeweils von der in 1 gezeigten Bezugsspannungs-Erzeugungsschaltung 17 zugeführt. Die Widerstände R1 – R3 bilden eine Schaltung zum Teilen der Wortleitungsspannung VPP, während die Widerstände R4, R5 eine Schaltung zum Teilen einer Spannung VCL + VBB bilden. Deshalb sind diese Schaltungen nicht hinsichtlich ihrer Konfiguration auf die in 5 dargestellten begrenzt, sondern können aus zwei oder drei oder mehr Widerständen gebildet werden.
Als nächstes soll der Aufbau der internen Spannungserzeugungsschaltungen, die in dem in 1 gezeigten Stromversorgungs-Schaltungsabschnitt 1 enthalten sind, unter Bezugnahme auf die Zeichnungen beschrieben werden. Es soll festgestellt werden, dass die internen Spannungserzeugungsschaltungen nicht auf die im folgenden beschriebenen Schaltungskonfigurationen begrenzt sind, sondern jegliche Schaltungen verwendet werden können, solange sie eine vorbestimmte reduzierte Spannung, verstärkte Spannung, oder negative Spannung erzeugen können.
Die Bezugsspannungs-Erzeugungsschaltung 17 kann aus einer bekannten Schaltung gebildet werden, die eine vorbestimmte Spannung erzeugen kann, welche als Reaktion auf eine Änderung in der Umgebung (Temperatur) kaum schwankt. Deshalb ist die Beschreibung der Konfiguration und der Operation der Bezugsspannungs-Erzeugungsschaltung 17 hier weggelassen worden.
Wie in 6 dargestellt ist, ist die interne VPP-Spannungserzeugungsschaltung 11, die eine VPP-Steuerschaltung 111, einen Oszillator 112; und eine Ladungspumpschaltung 113 umfasst, konfiguriert, um eine verstärkte Spannung höher als die externe Versorgungsspannung VDD durch Hinzufügen eines Ausgangsimpulses des Oszillators 112 in der positiven Spannungsrichtung durch die Ladungspumpschaltung 113 für Gleichrichtung zu erzeugen. Die Ausgangsspannung (VPP) der Ladungspumpschaltung 113 wird zur VPP-Steuerschaltung 111 zurückgeführt, um den Oszillator 112 in Übereinstimmung mit dem Wert der Ausgangsspannung zu oszillieren/anzuhalten, wodurch die Wortleitungsspannung VPP gesteuert wird, um konstant zu sein.
Die VPP-Steuerschaltung 111 umfasst drei Widerstände R6 – R8, die in Reihe zwischen der Wortleitungsspannung VPP und dem Erdepotential VSS eingefügt sind; und eine Differenzschaltung zum Vergleichen der Spannung VC an einem Verbindungspunkt, an dem die Widerstände R7, R8 mit der Bezugsspannung VPPR verbunden sind. Die Differenzschaltung halt die Oszillation des Oszillators 112 durch ein Oszillationssteuersignal VPPOSCSW an, wenn die Knotenspannung VC die Bezugsspannung VPPR übersteigt, und nimmt die Oszillation des Oszillators 112 wieder auf, wenn die Knotenspannung VC niedriger als die Bezugsspannung VPPR ist.
Die VPP-Steuerschaltung 111 umfasst auch einen Schalttransistor Q11 zum Abschneiden zwischen dem Widerstand R8 und Erdepotential; und einen Schalttransistor Q12 zum Abschneiden zwischen zwei Transistoren, die ein Differentialpaar einer Vergleichsschaltung bilden, und einer Stromquelle. Die Schalttransistoren Q11, Q12 werden durch ein internes Stromversorgungs-Unterbrechungssignal GOFF EIN/AUS gesteuert, das von der Messschaltung 47 für interne Stromversorgungsabschaltzeit ausgegeben wird. Die VPP-Steuerschaltung 111 umfasst ferner eine Gatterschaltung zum Steuern des Oszillationssteuersignals VPPOSCSW als Reaktion auf das VBB-Anstiegsabschlusssignal VBBON, das von der internen Stromversorgungs-Wiederherstellungsschaltung 48 zugeführt wird, und auf das interne Stromversorgungs-Unterbrechungssignal GOFF. Die VPP-Steuerschaltung 111 hält die Oszillation des Oszillators 112 mit dem Oszillationssteuersignal VPPOSCSW an, wenn das interne Stromversorgungs-Unterbrechungssignal GOFF auf "H" ist, und hält die Oszillation des Oszillators 112 mit dem Oszillationssteuersignal VPPOSCSW an, während die Speicherarraysubstratspannung VBBON auf "L" ist. Die in dieser Weise konfigurierte VPP-Steuerschaltung 111 kann die Reihenfolge der Wiederherstellung der vorgenannten Speicherarraysubstratspannung VBB und Wortleitungsspannung VPP steuern, wenn die internen Spannungserzeugungsschaltungen wiederhergestellt werden.
Der Oszillator 112 ist ein Ringoszillator, der eine Mehrzahl von Inverterschaltungen umfasst, die jeweils aus N-Kanal-MOS-Transistoren und P-Kanal-MOS-Transistoren in mehreren Stufen gebildet werden, und oszilliert durch Selbsterregung durch Rückführung der Ausgabe der letzten Stufe zu dem Eingang der ersten Stufe.
Die Ladungspumpschaltung 113 umfasst eine Mehrzahl von Invertern, eine Mehrzahl von Verstärkungskondensatoren (C1 – C4 in 6), und eine Mehrzahl von Schaltelementen zum Addieren von Ausgangsspannungen der jeweiligen Verstärkungskondensatoren zu einer vorbestimmten Zeit. Die Ladungspumpschaltung 113 gibt eine verstärkte Spannung als Reaktion auf einen dieser von dem Oszillator 112 zugeführten Takt aus, und beendet die Ausgabe der verstärkten Spannung, wenn der Takt angehalten wird.
Wie in 7 dargestellt ist, ist die interne VBB-Spannungserzeugungsschaltung 12, welche die VBB-Steuerschaltung 121, den Oszillator 122 und die Ladungspumpschaltung 123 aufweist, ausgelegt, um eine negative Spannung durch Hinzufügen eines Oszillationsausgangsimpulses von dem Oszillator 122 in der negativen Spannungsrichtung durch die Ladungspumpschaltung 123 für Gleichrichtung zu erzeugen. Die Ausgangsspannung (VBB) der Ladungspumpschaltung 123 wird zu der VBB-Steuerschaltung 121 zurückgeführt, so dass die Speicherarraysubstratspannung VBB durch Oszillieren/Anhalten des Oszillator 122 in Übereinstimmung mit dem Wert der Ausgangsspannung gesteuert wird, um konstant zu sein.
Die interne VBB-Spannungserzeugungsschaltung 12 umfasst ferner eine Ausgangssteuerschaltung 124 zum Anschließen eines Ausgangsanschlusses der internen VBB-Spannungserzeugungsschaltung 12 an Erdepotential VSS, um Schweben einer Substratspannung zu einem positiven Potential zu verhindern, wenn die Speicherarraysubstratspannung VBB nicht zugeführt wird. Die Ausgangssteuerschaltung 124 umfasst einen zwischen einem Ausgangsanschluss der Ladungspumpschaltung 123 und Erdepotential VSS angeschlossenen Schalttransistor Q21, und der Schalttransistor Q21 wird durch das interne Stromversorgungs-Unterbrechungssignal GOFF auf EIN/AUS gesteuert, welches von der Messschaltung 47 für interne Stromversorgungsabschaltzeit ausgegeben wird.
Die VBB-Steuerschaltung 121 umfasst zwei Widerstände R9, R10, die in Reihe zwischen die verstärkte Peripherieschaltungsspannung VCL und die Speicherarraysubstratspannung VBB geschaltet sind; und eine Differenzschaltung zum Vergleichen der Spannung VD an einem Verbindungsknoten, an dem die Widerstände R9, R10 mit der Bezugsspannung VBBR verbunden sind. Die Differenzschaltung hält die Oszillation des Oszillators 122 mit dem Oszillationssteuersignal VBBOSCSW an, wenn die Knotenspannung VD die Bezugsspannung VBBR übersteigt, und nimmt die Oszillation des Oszillators 122 wieder auf, wenn die Knotenspannung VD niedriger als die Bezugsspannung VBBR ist.
Die VBB-Steuerschaltung 121 umfasst ferner einen Schalttransistor Q22 zum Abschneiden zwischen dem Widerstand R9 und der reduzierten Peripherieschaltungsspannung VCL; und einen Schalttransistor Q23 zum Abschneiden zwischen den beiden Transistoren, die ein Differentialpaar einer Vergleichsschaltung bilden, und einer Stromquelle. Die Schalttransistoren Q22, Q23 werden durch das interne Stromversorgungs-Unterbrechungssignal GOFF EIN/AUS gesteuert, das von der Messschaltung 47 für interne Stromversorgungsabschaltzeit zugeführt wird. Die VBB-Steuerschaltung 121 hält die Oszillation des Oszillators 122 mit dem Oszillationssteuersignal VBBOSCSW an, wenn die Schalttransistoren Q22, Q23 beide AUS sind.
Der Oszillator 122 umfasst eine Mehrzahl von Inverterschaltungen, die jeweils aus N-Kanal-MOS-Transistoren und P-Kanal-MOS-Transistoren in mehreren Stufen gebildet werden, und oszilliert durch Selbsterregung durch Zurückführen der Ausgabe der letzten Stufe zum Eingang der ersten Stufe.
Die Ladungspumpschaltung 123, die den Oszillationsausgangstakt OSC von dem Oszillator 122 und die invertierte Ausgabe OSCB desselben empfängt, umfasst eine Mehrzahl von Invertern; eine Mehrzahl von Spannungssenkungskondensatoren (C11 – C14 in 7); und eine Mehrzahl von Schaltelementen, jeweils zum Hinzufügen einer Ausgangsspannung jedes Spannungssenkungskondensators zu einer vorbestimmten Zeit. Die Ladungspumpschaltung 123 gibt eine negative Spannung als Reaktion auf den Takt aus, der dieser durch den Oszillator 122 zuführt wurde, und unterbricht die Ausgabe der negativen Spannung, wenn der dieser zugeführte Takt angehalten wird.
Wie in 8 dargestellt ist, umfasst die interne VCL-Spannungserzeugungsschaltung 16 einen Ausgangstransistor Q31 zum Ausgeben der reduzierten Peripherieschaltungsspannung VCL, und eine VCL-Steuerschaltung 161 mit einem Differenzverstärker zum Steuern der reduzierten Peripherieschaltungsspannung VCL, um konstant zu sein. Die VCL-Steuerschaltung 161 vergleicht die vorbestimmte Bezugsspannung VCLR, die von der Bezugsspannungs-Erzeugungsschaltung 17 zugeführt wurde, mit der reduzierten Peripherieschaltungsspannung VCL, die von dem Ausgangstransistor Q31 ausgegeben wird, um den Ausgangstransistor Q31 so zu steuern, dass die reduzierte Peripherieschaltungsspannung VCL gleich der Bezugsspannung VCLR ist.
Wie in 9 dargestellt ist, umfasst die interne VDL-Spannungserzeugungsschaltung 15 einen Ausgangstransistor Q41 zum Ausgeben der Bitleitungsspannung VDL; und eine VDL-Steuerschaltung 151 mit einem Differenzverstärker zum Steuern der Bitleitungsspannung VDL, um auf einer konstanten Spannung zu bleiben. Die VDL-Steuerschaltung 151 vergleicht die vorbestimmte Bezugsspannung VDLR, die von der Bezugsspannungs-Erzeugungsschaltung 17 zugeführt wurde, mit der von dem Ausgangstransistor Q41 ausgegebenen Bitleitungsspannung VDL, um den Ausgangstransistor Q41 so zu steuern, dass die Bitleitungsspannung VDL gleich der Bezugsspannung VDLR ist.
Die interne VDL-Spannungserzeugungsschaltung 15 umfasst ferner einen Schalttransistor Q42 zum Unterbrechen zwischen einer Konstantstromquelle zum Zuführen eines Konstantstroms zu dem Differenzverstärker der VDL-Steuerschaltung 151 und Erdepotential VSS; und einen Schalttransistor Q43 zum Fixieren des Ausgangstransistors Q41 im AUSGESCHALTETEN Zustand. Die Schalttransistoren Q42, Q43 werden durch das Steuersignal SWB EIN/AUS gesteuert, welches durch Invertieren des internen Stromversorgungs-Unterbrechungssignals GOFF durch einen Inverter erzeugt wird.
Wie in 10 dargestellt ist, umfasst die interne VPLT-Spannungserzeugungsschaltung 14 Widerstände R11, R12 zum Teilen der reduzierten Peripherieschaltungsspannung VCL; und eine VPLT-Steuerschaltung 141, die zwei Sätze einer Differenzverstärkerschaltung und eines Ausgangstransistors zum Multiplizieren der Spannung VPLTR an einem Verbindungsknotenpunkt umfasst, an dem die Widerstände R11, R12 angeschlossen sind, um einen vorbestimmten Faktor zum Erzeugen der Zellenplattenspannung VPLT. Die VPLT-Steuerschaltung 141 vergleicht die Knotenspannung VPLTR mit der Zellplattenspannung VPLT zum Steuern der jeweiligen Ausgangstransistoren derart, dass die Zellplattenspannung VPLT um einen vorbestimmten Faktor größer als die Knotenspannung VPLTR ist.
Wie in 11 dargestellt, umfasst die interne VBLR-Spannungserzeugungsschaltung 13 Widerstände R13, R14 zum Teilen der reduzierten Peripherieschaltungsspannung VCL; und eine VBLR-Steuerschaltung 131, die zwei Sätze einer Differenzverstärkerschaltung und eines Ausgangstransistors zum Multiplizieren der Spannung VBLRR an einem Verbindungspunkt umfasst, an dem die Widerstände R13, R14 angeschlossen sind, um einen vorbestimmten Faktor zum Erzeugen der Bitleitungs-Vorladungsspannung VBLR. Die VBLR-Steuerschaltung 131 vergleicht die Knotenspannung VBLRR mit der Bitleitungs-Vorladungsspannung VBLR, um die jeweiligen Ausgangstransistoren derart zu steuern, dass die Bitleitungs-Vorladungsspannung VBLR um den vorbestimmten Faktor höher als die Knotenspannung VBLRR ist.
Die interne VBLR-Spannungserzeugungsschaltung 13 umfasst ferner Schalttransistoren Q51, Q52 zum Abschneiden der Ausgabe der Knotenspannung VBLRR; und Schalttransistoren Q53 – Q56 zum Unterbrechen der Operation der Differenzverstärker und Transistoren der VBLR-Steuerschaltung 131. Die Schalttransistoren Q51 – Q56 werden jeweils durch das Stromversorgungs-Unterbrechungssignal GOFF EIN/AUS gesteuert.
Als nächstes soll die Operation der Halbleiterspeichervorrichtung in der ersten Ausführungsform unter Bezugnahme auf 12 beschrieben werden.
Wie in 12 dargestellt ist, führt die Halbleiterspeichervorrichtung in der vorgenannten Selbstauffrischungs-Betriebsart (Eintritt) wiederholt eine Auffrischungsoperation (Auffrischung) durch und unterbricht die internen Spannungserzeugungsschaltungen (Abschaltung/Wiederherstellung der internen Stromversorgung) in einem vorbestimmten Zyklus, der in Übereinstimmung mit der maximalen Datenhaltezeit tREFmax festgelegt wird.
Bei der Auffrischungsoperation setzt eine Auffrischungsoperations-Steuerschaltung 42 zuerst das Auffrischungsoperationssignal SRTF auf "H" zum Anzeigen, dass die Halbleiterspeichervorrichtung in einer Auffrischungsoperationsperiode ist, und erzeugt Wortleitungs-Auswahlimpulse PSRF zum Auswählen von mit der Auffrischungsoperation verknüpften Wortleitungen. Die Betriebsart-Steuerschaltung 41 aktiviert die jeweiligen Wortleitungen der Reihe nach bei einer Zeitabstimmung eines Wortleitungs-Auswahlimpulses PSRF, der von der Auffrischungsoperations-Steuerschaltung 42 zum Lesen, Verstärken, und Wiedereinschreiben von in den Speicherzellen gehaltenen Daten für jede Wortleitung ausgegeben wird. Wenn die Auffrischungsoperation für alle Wortleitungen abgeschlossen ist, schaltet die Auffrischungsoperations-Steuerschaltung 42 das Auffrischungsoperationssignal SRFT auf "L" und gibt einen Auffrischungsendimpuls REFENDP aus, der die abgeschlossene Auffrischungsoperation anzeigt.
Wenn das Auffrischungsoperationssignal SRFT auf "L" umgeschaltet wird, beginnt die interne Stromversorgungs-Steuerschaltung 43, Ausgangsimpulse SLOSC von der Oszillatorschaltung 49 unter Verwendung einer Zählschaltung der Messschaltung 47 für interne Stromversorgungsabschaltzeit zu zählen, und erzeugt das interne Stromversorgungs-Unterbrechungssignal GOFF mit einer vorbestimmten Impulsbreite (1 Sekunde in 12).
Wenn das interne Stromversorgungs-Unterbrechungssignal GOFF auf einem bedeutenden Wert ("H") ist, werden die interne VPP-Spannungserzeugungsschaltung 11 zum Erzeugen der Wortleitungsspannung VPP; die interne VBB-Spannungserzeugungsschaltung 12 zum Erzeugen der Speicherarraysubstratspannung VBB; die interne VBLR-Spannungserzeugungsschaltung 13 zum Erzeugen der Bitleitungs-Vorladungsspannung VBLR; und die interne VDL-Spannungserzeugungsschaltung 15 zum Erzeugen der Bitleitungsspannung VDL außer Betrieb gesetzt, um die Zufuhr ihrer jeweiligen internen Versorgungsspannungen zu unterbrechen. Hiernach werden der Ausgangsanschluss der internen VBB-Spannungserzeugungsschaltung 12 und die Wortleitungen jeweils an Erdepotential VSS angeschlossen.
Als nächstes, wenn das interne Stromversorgungs-Unterbrechungssignal GOFF auf "L" geschaltet wird, nehmen die interne VPP-Spannungserzeugungsschaltung 11, die interne VBB-Spannungserzeugungsschaltung 12, die interne VBLR-Spannungserzeugungsschaltung 13 und die interne VDL-Spannungserzeugungsschaltung 15 ihren Betrieb wieder auf. Ferner wird der Ausgangsanschluss VBB der internen VBB-Spannungserzeugungsschaltung 12 vom Erdepotential VSS getrennt, und die Wortleitungen werden gleichermaßen von dem Erdepotential VSS getrennt. Hier unterbricht die interne VPP-Spannungserzeugungsschaltung 11 die Ausgabe der Wortleitungsspannung VPP, bis das VBB-Anstiegsabschlusssignal VBBON, das von der VBB-Ermittlungsschaltung 482 der internen Stromversorgungs-Wiederherstellungsschaltung 48 zugeführt wird, auf einen bedeutenden Wert ("H") geht.
Wenn die Speicherarraysubstratspannung VBB in gewissem Ausmaß ansteigt, um die Operation der internen VPP-Spannungserzeugungsschaltung 11 wiederherzustellen, schaltet die VPP-Wiederherstellungsbestimmungsschaltung 481 in der internen Stromversorgungs-Wiederherstellungsschaltung 48 das VPP-Wiederherstellungssignal VPPON auf einen bedeutenden Wert ("H").
Bei Ermittlung einer vollständig wiederhergestellten Wortleitungsspannung VPP durch das VPP-Wiederherstellungssignal VPPON erzeugt die Auffrischungsoperations-Steuerschaltung 42 einen Wiederherstellungsabschlussimpuls GENONP, und schaltet das Auffrischungsoperationssignal SRFT auf "H", um die Auffrischungsoperation wiederaufzunehmen.
Die oben beschriebene Operation wird wiederholt, bis die Selbstauffrischungs-Betriebsart endet (Austritt).
Wie deutlich erkannt wird, unterbricht die Halbleiterspeichervorrichtung in der ersten Ausführungsform jeweils die Operation der internen VPP-Spannungserzeugungsschaltung 11 zum Erzeugen der Wortleitungsspannung VPP; der internen VBB-Spannungserzeugungsschaltung 12 zum Erzeugen der Speicherarraysubstratspannung VBB; der internen VBLR-Spannungserzeugungsschaltung 13 zum Erzeugen der Bitleitungs-Vorladungsspannung VBLR; und der internen VDL-Spannungserzeugungsschaltung 15 zum Erzeugen der Bitleitungsspannung VDL, in einer Nichtzugriffsperiode, in der nicht auf die Speicherarrayeinheit 3 zugegriffen wird, um durch die Bitleitungen und Wortleitungen fließende Leckströme und in Lasten der unterbrochenen internen Spannungserzeugungsschaltungen fließende Leckströme abzuschneiden, wodurch ermöglicht wird, den durchschnittlichen Stromverbrauch der Halbleiterspeichervorrichtung zu verringern.
Unter einer Vielzahl interner Spannungserzeugungsschaltungen bergen die interne VPP-Spannungserzeugungsschaltung 11 und die interne VBB-Spannungserzeugungsschaltung 12 ein Problem niedriger Spannungsumwandlungsleistung aufgrund der Verwen dung der Ladungspumpschaltungen zum Erzeugen einer verstärken Spannung oder einer negativen Spannung. Zum Beispiel hat eine Einzelverstärkungs-Ladungspumpschaltung eine Umwandlungsleistung von 50% oder weniger, und eine Doppelverstärkungs-Ladungspumpschaltung (verwendet, wenn die externe Versorgungsspannung VDD weiter auf eine niedrigere Spannung gesenkt wird), hat eine Umwandlungsleistung von 33% oder weniger. Es ist daher möglich, Stromkomponenten zwei- bis dreimal so viel wie Leckströme zu reduzieren, die in Lasten der internen VPP-Spannungserzeugungsschaltung 11 und der internen VBB-Spannungserzeugungsschaltung 12 fließen, wenn die Halbleiterspeichervorrichtung die Operation dieser Schaltungen unterbricht.
Durch Aufrechterhalten der Operation der internen VPLT-Spannungserzeugungsschaltung 14 zum Erzeugen der Zellplattenspannung VPLT, und der internen VCL-Spannungserzeugungsschaltung 16 zum Erzeugen der den Peripherieschaltungen zugeführten reduzierten Spannung VCL, und Anschließen des Ausgangsanschlusses der internen VBB-Spannungserzeugungsschaltung 12 und der Wortleitungen jeweils an Erdepotential VSS, während die interne VPP-Spannungserzeugungsschaltung 11, die interne VBB-Spannungserzeugungsschaltung 12, die interne VBLR-Spannungserzeugungsschaltung 13 und die interne VDL-Spannungserzeugungsschaltung 15 unterbrochen werden, kann eine Fehlfunktion der in den Speicherzellen enthaltenen Transistoren verhindert werden, um Verfälschung von in den Speicherzellen gehaltenen Daten zu vermeiden.
Ferner werden zum Wiederherstellen der Operation der internen VPP-Spannungserzeugungsschaltung 11, der internen VBB-Spannungserzeugungsschaltung 12, der internen VBLR-Spannungserzeugungsschaltung 13, und der internen VDL-Spannungserzeugungsschaltung 15, wenn die Operation der internen VPP-Spannungserzeugungsschaltung 11 nach Anstieg der Speicherarraysubstratspannung VBB wiederhergestellt wird, die in den Speicherzellen enthaltenen Transistoren an Fehlfunktionen gehindert, um Verfälschung von in den Speicherzellen gehaltenen Daten zu vermeiden.
Während die vorhergehende Beschreibung für eine Ausführungsform durchgeführt wurde, die vollständig die Operation der internen VPP-Spannungserzeugungsschaltung 11, der internen VBB-Spannungserzeugungsschaltung 12, der internen VBLR-Spannungserzeugungsschaltung 13 und der internen VDL-Spannungserzeugungsschaltung 15 in einer Nichtzugriffsperiode unterbricht, in der kein Zugriff auf die Speicherarrayeinheit 3 genommen wird, kann wenigstens eine der internen VPP-Spannungserzeugungsschaltung 11, der internen VBB-Spannungserzeugungsschaltung 12, und der internen VBLR-Spannungserzeugungsschaltung 13 unterbrochen werden, um einen in eine Last derselben fließenden Leckstrom abzuschneiden, wodurch eine weitere Senkung in dem durchschnittlichen Stromverbrauch im Vergleich zu konventionellen Halbleiterspeichervorrichtungen geschaffen wird.
(Zweite Ausführungsform)
13 stellt die Konfiguration der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung in einer zweiten Ausführungsform dar.
In der zweiten Ausführungsform wird die Operation der internen VPP-Spannungserzeugungsschaltung 11 zum Erzeugen der Wortleitungsspannung VPP nicht als Reaktion auf das interne Stromversorgungs-Unterbrechungssignal GOFF unterbrochen, das von der internen Stromversorgungs-Steuerschaltung 43 ausgegeben wird. Außerdem wird in der zweiten Ausführungsform jedem der in den Logikschaltungen und dergleichen enthaltenen P-Kanal-MOS-Transistoren in dem Worttreiber und X-Decoder, denen die Wortleitungsspannung VPP zugeführt wird, die Wortleitungsspannung unabhängig an seiner Source und dem Substrat zugeführt, wie in 13 dargestellt ist. Ferner ist ein Schalttransistor Q100 zwischen dem Ausgangsanschluss der internen VPP-Spannungserzeugungsschaltung 11 und der Source des P-Kanal-MOS-Transistors für Unterbrechung zwischen diesen angeordnet. Die restliche Konfiguration der Halbleiterspeichervorrichtung in der zweiten Ausführungsform ist ähnlich zu demjenigen der ersten Ausführungsform, so dass eine Beschreibung desselben weggelassen ist.
Die Halbleiterspeichervorrichtung in der zweiten Ausführungsform schaltet den Schalttransistor Q100 AUS, um die Zuführung nur der an die Source des P-Kanal-MOS-Transistors angelegten Wortleitungsspannung VPP zu unterbrechen, während die Zufuhr der Substratspannung VPPW (≈ VPP) in dieser Form während einer Nichtzugriffsperiode aufrechterhalten wird, in der kein Zugriff auf die Speicherarrayeinheit 3 genommen wird.
Die in der vorhergehenden Weise abgewandelte Konfiguration veranlasst eine erscheinende Schwellenspannung des P-Kanal-MOS-Transistors, anzusteigen, sogar ohne die Wortleitungen an Erdepotential VSS anzuschließen, während die internen Spannungserzeugungsschaltungen außer Betrieb sind, wodurch ermöglicht wird, Fehlfunktionen zu verhindern. Ferner wird eine zusätzliche Reduktion in einem Subschwellenleckstrom der P-Kanal-MOS-Transistoren geschaffen, denen die Wortleitungsspannung VPP zugeführt wird, was zu einer Reduzierung des durchschnittlichen Stromverbrauchs der Halbleiterspeichervorrichtung führt.
Wenn die Operation der internen VPP-Spannungserzeugungsschaltung 11 unterbrochen wird, wie es der Fall bei der ersten Ausführungsform ist, kann die externe Versorgungsspannung VDD dem Substrat der P-Kanal-MOS-Transistoren durch einen N-Kanal-MOS-Transistor Q101 zugeführt werden, der wie in 13 gezeigt diodenangeschlossen ist. Während in diesem Fall die Substratspannung VPPW auf VDD-VTH (Schwellenspannung von Q101) reduziert wird, wenn die Operation der internen VPP-Spannungserzeugungsschaltung 11 unterbrochen wird, können Fehlfunktionen der P-Kanal-MOS-Transistoren verhindert werden, wie in dem vorgenannten Fall, wenn die Wortleitungsspannung VPP den P-Kanal-MOS-Transistoren zugeführt wird.

Claims

Verfahren zum Steuern einer Halbleiterspeichervorrichtung, die eine Auffrischoperation zum Halten von in Speicherzellen eingeschriebenen Daten benötigt, wobei die Halbleiterspeichervorrichtung umfasst: eine interne VPP-Spannungserzeugungsschaltung zum Erzeugen einer Wortleitungsspannung zur Verwendung beim Ansteuern einer Wortleitung, wobei die Wortleitungsspannung eine verstärkte Spannung höher als eine von außerhalb zugeführte externe Versorgungsspannung ist; und eine interne VDL-Spannungserzeugungsschaltung zum Erzeugen einer Bitleitungsspannung zur Verwendung beim Ansteuern einer Bitleitung, wobei die Bitleitungsspannung eine reduzierte Spannung niedriger als die von außerhalb zugeführte, externe Versorgungsspannung ist, wobei das Verfahren den Schritt umfasst: Abtrennen einer Spannungsversorgung von der internen VPP-Spannungserzeugungsschaltung für eine vorbestimmte Zeitspanne nach dem Ende jeder Auffrischungsoperation.
Verfahren zum Steuern einer Halbleiterspeichervorrichtung nach Anspruch 1, in Speicherzellen, wobei die Halbleiterspeichervorrichtung ferner umfasst: eine interne VBB-Spannungserzeugungsschaltung zum Erzeugen einer negativen Speicherarraysubstratspannung, die dem Halbleitersubstrat zugeführt wird, auf dem die Speicherzellen ausgebildet sind; und wobei das Verfahren den Schritt umfasst: Abtrennen von Spannungsversorgung von der internen VBB-Spannungserzeugungsschaltung für eine vorbestimmte Zeitspanne am Ende jeder Auffrischungsoperation.
Verfahren zum Steuern einer Halbleiterspeichervorrichtung nach Anspruch 2, wobei das Verfahren die Schritte umfasst: Abtrennen der Spannungsversorgung von der internen VPP-Spannungserzeugungsschaltung und der internen VBB-Spannungserzeugungsschaltung für eine vorbestimmte Zeitspanne am Ende jeder Auffrischungsoperation; und Ausgeben der Wortleitungsspannung von der internen VPP-Spannungserzeugungsschaltung nach Anstieg der Speicherarraysubstratspannung, wobei die Speicherarraysubstratspannung von der internen VBB-Spannungserzeugungsschaltung ausgegeben wird.
Verfahren zum Steuern einer Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, das weiter den Schritt umfasst, die Wortleitung an ein Massepotential anzuschließen, während die Wortleitungsspannung von der internen VPP-Spannungserzeugungsschaltung abgeschnitten ist.
Verfahren zum Steuern einer Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, das ferner den Schritt umfasst, einen Ausgangsanschluss der internen VBB-Spannungserzeugungsschaltung an ein Massepotential anzuschließen, während die Speicherarraysubstratspannung von der internen VBB-Spannungserzeugungsschaltung abgeschnitten ist.
Verfahren zum Steuern einer Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, wobei die Halbleiterspeichervorrichtung eine interne VBLR-Spannungserzeugungsschaltung zum Erzeugen einer Bitleitungs-Vorladungsspannung zur Verwendung beim Reproduzieren von in den Speicherzellen gehaltenen Daten aufweist, die Bitleitungs-Vorladungsspannung eine reduzierte Spannung niedriger als eine von außerhalb zugeführte externe Versorgungsspannung ist, und das Verfahren den Schritt umfasst: Abtrennen einer Spannungsversorgung von der internen VBLR-Spannungserzeugungsschaltung für eine vorbestimmte Zeitspanne am Ende jeder Auffrischungsoperation.
Verfahren zum Steuern einer Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, wobei die Halbleiterspeichervorrichtung ferner umfasst: einen Worttreiber, der eine Mehrzahl von MOS-Transistoren umfasst, denen jeweils unabhängig die Wortleitungsspannung an einer Source und einem Substrat derselben zum Ansteuern der Wortleitung zugeführt wird; einen Schalter zum Abtrennen nur der Wortleitungsspannung, die der Source jedes MOS-Transistors zugeführt wird, wobei das Verfahren den Schritt umfasst: Ausschalten des Schalters für eine vorbestimmte Zeitspanne am Ende jeder Auffrischungsoperation.
Verfahren zum Steuern einer Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, das ferner den Schritt umfasst, eine Spannungsausgabe von der internen VDL-Spannungserzeugungsschaltung für eine vorbestimmte Zeitspanne am Ende jeder Auffrischungsoperation abzutrennen.
Halbleiterspeichervorrichtung, die eine Auffrischungsoperation zum Halten von in Speicherzellen eingeschriebenen Daten benötigt, wobei die Halbleiterspeichervorrichtung umfasst: eine interne VPP-Spannungserzeugungsschaltung zum Erzeugen einer Wortleitungsspannung zur Verwendung beim Ansteuern einer Wortleitung, wobei die Wortleitungsspannung eine verstärkte Spannung höher als eine von außerhalb zugeführte externe Versorgungsspannung ist, und die interne VPP-Spannungserzeugungsschaltung ausgelegt ist, um die Wortleitungsspannung als Reaktion auf ein vorbestimmtes Steuersignal auszugeben oder zu unterbrechen; und eine Messschaltung für interne Stromversorgungsabschaltzeit zum Erzeugen des Steuersignals zum Abtrennen der Spannungsversorgung von der internen VPP-Spannungserzeugungsschaltung für eine vorbestimmte Zeitspanne am Ende jeder Auffrischungsoperation.
Halbleiterspeichervorrichtung, die eine Auffrischungsoperation zum Halten von in Speicherzellen eingeschriebenen Daten benötigt, wobei die Halbleiterspeichervorrichtung umfasst: eine interne VBB-Spannungserzeugungsschaltung zum Erzeugen einer negativen Speicherarraysubstratspannung, die einem Halbleitersubstrat zugeführt wird, auf dem die Speicherzellen ausgebildet sind, wobei die interne VBB-Spannungserzeugungsschaltung ausgelegt ist, um die Speicherarraysubstratspannung als Reaktion auf ein vorbestimmtes Steuersignal auszugeben oder zu unterbrechen; und eine Messschaltung für interne Stromversorgungsabschaltzeit zum Erzeugen des Steuersignals zum Abtrennen der Spannungsversorgung von der internen VBB-Spannungserzeugungsschaltung für eine vorbestimmte Zeitspanne am Ende jeder Auffrischungsoperation.
Halbleiterspeichervorrichtung, die eine Auffrischungsoperation zum Halten von in Speicherzellen eingeschriebenen Daten benötigt, wobei die Halbleiterspeichervorrichtung umfasst: eine interne VPP-Spannungserzeugungsschaltung zum Erzeugen einer Wortleitungsspannung zur Verwendung beim Ansteuern einer Wortleitung, wobei die Wortleitungsspannung eine verstärkte Spannung höher als eine von außerhalb zugeführte externe Versorgungsspannung ist, und die interne VPP-Spannungserzeugungsschaltung ausgelegt ist, um die Wortleitungsspannung als Reaktion auf ein vorbestimmtes Steuersignal auszugeben oder zu unterbrechen; eine interne VBB-Spannungserzeugungsschaltung zum Erzeugen einer negativen Speicherarraysubstratspannung, die einem Halbleitersubstrat zugeführt wird, auf dem Speicherzellen ausgebildet sind, wobei die interne VBB-Spannungserzeugungsschaltung ausgelegt ist, um die Speicherarraysubstratspannung als Reaktion auf das vorbestimmte Steuersignal auszugeben oder zu unterbrechen; eine Messschaltung für interne Stromversorgungsabschaltzeit zum Erzeugen des Steuersignals zum Abtrennen der Spannungsversorgung von der internen VPP-Spannungserzeugungsschaltung bzw. der internen VBB-Spannungserzeugungsschaltung, für eine vorbestimmte Zeitspanne am Ende jeder Auffrischungsoperation; und eine interne Stromversorgungs-Wiederherstellungsschaltung zum Ausgeben eines Steuersignals zum Steuern der internen VPP-Spannungserzeugungsschaltung zum Ausgeben der Wortleitungsspannung nach Anstieg der Speicherarraysubstratspannung, wobei die Speicherarraysubstratspannung von der internen VBB-Spannungserzeugungsschaltung ausgegeben wird.
Halbleiterspeichervorrichtung nach Anspruch 9, die ferner einen Schalter zum Anschließen der Wortleitung an ein Massepotential aufweist, während die Wortleitungsspannung von der internen VPP-Spannungserzeugungsschaltung abgeschnitten ist.
Halbleiterspeichervorrichtung nach Anspruch 10, die ferner eine Ausgangssteuerschaltung zum Anschließen eines Ausgangsanschlusses der internen VBB-Spannungserzeugungsschaltung an ein Massepotential umfasst, während die Speicherarraysubstratspannung von der internen VBB-Spannungserzeugungsschaltung abgeschnitten ist.
Halbleiterspeichervorrichtung, die eine Auffrischungsoperation zum Halten von in Speicherzellen eingeschriebenen Daten benötigt, wobei die Halbleiterspeichervorrichtung umfasst: eine interne VBLR-Spannungserzeugungsschaltung zum Erzeugen einer Bitleitungs-Vorladungsspannung zur Verwendung beim Reproduzieren von in den Speicherzellen gehaltenen Daten, wobei die Bitleitungs-Vorladungsspannung eine reduzierte Spannung niedriger als eine von außerhalb zugeführte externe Versorgungsspannung ist, und die interne VBLR-Spannungserzeugungsschaltung ausgelegt ist, um die Bitleitungs-Vorladungsspannung als Reaktion auf ein vorbestimmtes Steuersignal auszugeben oder zu unterbrechen; und eine Messschaltung für interne Stromversorgungsabschaltzeit zum Erzeugen eines Steuersignals zum Abtrennen einer Spannungsversorgung von der internen VBLR-Spannungserzeugungsschaltung für eine vorbestimmte Zeitspanne am Ende jeder Auffrischungsoperation.
Halbleiterspeichervorrichtung, die eine Auffrischungsoperation zum Halten von in Speicherzellen eingeschriebenen Daten benötigt, wobei die Halbleiterspeichervorrichtung umfasst: eine interne VPP-Spannungserzeugungsschaltung zum Erzeugen einer Wortleitungsspannung zur Verwendung beim Ansteuern einer Wortleitung, wobei die Wortleitungsspannung eine verstärkte Spannung höher als eine von außerhalb zugeführte externe Versorgungsspannung ist; einen Worttreiber mit einer Mehrzahl von MOS-Transistoren, denen jeweils unabhängig an einer Source und einem Substrat derselben die Wortleitungsspannung zum Ansteuern der Wortleitung zugeführt wird; einen Schalter zum Abtrennen nur der Wortleitungsspannung, die der Source jedes MOS-Transistors zugeführt wird; und eine Messschaltung für interne Stromversorgungsabschaltzeit zum Erzeugen eines Steuersignals zum Ausschalten des Schalters für eine vorbestimmte Zeitspanne am Ende jeder Auffrischungsoperation.
Halbleiterspeichervorrichtung nach einem der Ansprüche 9 bis 15, weiter umfassend: eine interne VDL-Spannungserzeugungsschaltung zum Erzeugen einer Bitleitungsspannung zur Verwendung beim Ansteuern einer Bitleitung, wobei die Bitleitungsspannung eine reduzierte Spannung niedriger als die von außerhalb zugeführte externe Versorgungsspannung ist, und die interne VDL-Spannungserzeugungsschaltung ausgelegt ist, um die Bitleitungsspannung als Reaktion auf das Steuersignal, das von der Messschaltung für interne Stromversorgungsabschaltzeit ausgegeben wurde, auszugeben oder zu unterbrechen.