DE4003824A1 - Dynamischer speicher mit wahlfreiem zugriff mit einer mehrzahl von nennspannungen als betriebsversorgungsspannung und verfahren fuer dessen betreibung - Google Patents
Dynamischer speicher mit wahlfreiem zugriff mit einer mehrzahl von nennspannungen als betriebsversorgungsspannung und verfahren fuer dessen betreibungInfo
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- 230000015654 memory Effects 0.000 title claims description 95
- 238000000034 method Methods 0.000 title claims description 27
- 230000004913 activation Effects 0.000 claims description 66
- 230000001419 dependent effect Effects 0.000 claims description 42
- 238000001514 detection method Methods 0.000 claims description 21
- 230000003213 activating effect Effects 0.000 claims description 19
- 230000003321 amplification Effects 0.000 claims description 12
- 230000006870 function Effects 0.000 claims description 12
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 12
- 230000005669 field effect Effects 0.000 claims description 11
- 230000003111 delayed effect Effects 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 7
- 230000009467 reduction Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 22
- 230000004044 response Effects 0.000 description 12
- 230000008859 change Effects 0.000 description 9
- 230000035945 sensitivity Effects 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011022 operating instruction Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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Description
Die vorliegende Erfindung bezieht sich allgemein auf einen dyna
mischen Speicher mit wahlfreiem Zugriff und insbesondere auf die
Konfiguration und das Betriebsverfahren eines dynamischen Speichers
mit wahlfreiem Zugriff, der problemlos mit verminderten Nennwerten
einer Betriebsversorgungsspannung umgeht.
In den letzten Jahren werden Halbleiterspeicher in einer Vielzahl
von Gebieten verwendet. Einer der Halbleiterspeicher wird als
dynamischer Speicher mit wahlfreiem Zugriff (im weiteren DRAM
genannt) bezeichnet. Zuerst wird nun die Konfiguration und der
Betrieb eines herkömmlicherweise verwendeten DRAM beschrieben.
Die Fig. 1 stellt ein Beispiel der schematischen Konfiguration des
gesamten Auslesebereiches eines herkömmlichen DRAM dar. Bezüglich
der Fig. 1 umfaßt der DRAM ein Speicherzellenfeld MA mit Speicher
zellen mit gespeicherten Informationen, die in Form einer Matrix
von Zeilen und Spalten angeordnet sind, einen Adreßpuffer AB zum
Erzeugen einer internen Adresse in Abhängigkeit von einem externen
Adreßsignal, das von außen angelegt wird, einen X-Dekoder ADX zum
Empfangen einer internen Zeilenadresse vom Adreßpuffer AB, um eine
entsprechende Zeile des Speicherzellenfeldes MA auszuwählen, und
einen Y-Dekoder ADY zum Empfangen einer internen Spaltenadresse vom
Adreßpuffer AB, um eine entsprechende Spalte des Speicherzellen
feldes MA auszuwählen.
Der Adreßpuffer AB empfängt eine Zeilenadresse zum Bestimmen einer
Zeile und eine Spaltenadresse zum Bestimmen einer Spalte im
Speicherzellenfeld MA in einer zeitlich aufeinanderfolgenden Weise
(Multiplexen), erzeugt eine interne Zeilenadresse und eine interne
Spaltenadresse zu den jeweils vorgewählten Takten und legt die
Adressen an den X-Dekoder ADX bzw. den Y-Dekoder ADY an.
Um Daten aus der von der externen Adresse festgelegten Speicherzelle
auszulesen, umfaßt der DRAM ferner Leseverstärker zum Lesen und
Verstärken der Daten aus den Speicherzellen, die mit der vom
Zeilenadreßsignal des X-Dekoders ADX ausgewählten Zeile verbunden
ist, eine Ein/Ausgabeschnittstelle (I/O) zum Übertragen der Daten
von einer der Speicherzellen der ausgewählten Zeile, die mit einer
entsprechenden Spalte verbunden ist, mit einem Ausgangspuffer OB in
Abhängigkeit von einem Spaltenadreß-Dekodiersignal vom Y-Dekoder
ADY, und den Ausgangspuffer OB zum Übertragen der über die Ein/Aus
gabeschnittstelle (I/O) übertragenen Speicherzellendaten nach außen.
Die Leseverstärker und die Ein/Ausgangschnittstelle (I/O) sind in
Fig. 1 zusammen in einem Block SI gezeigt. Der Ausgangspuffer OB
empfängt über den Block SI übertragene Auslesedaten und konvertiert
die Daten in entsprechende Ausgangsdaten Dout, um diese auszugeben.
Ein peripherer Schaltkreis CG zur Steuersignalerzeugung ist zum
Erzeugen von Steuersignalen zum Steuern verschiedener Operations
takte des DRAM gebildet. Der periphere Schaltkreis CG zur Erzeugung
von Steuersignalen erzeugt ein Vorladepotential V B , ein Wortlei
tungs-Treibungssignal Rn, ein Ausgleichssignal Φ E , ein Vorladesignal
Φ P und ein Leseverstärkeraktivierungssignal Φ S , die später
beschrieben werden.
Eine Anschlußfläche PA ist geschaffen, um eine Betriebsversorgungs
spannung an den DRAM anzulegen. Die Anschlußfläche PA ist mit einem
externen Versorgungsanschluß verbunden und empfängt die Betriebsver
sorgungsspannung Vcc, die extern angelegt ist, und überträgt eine
interne Betriebsversorgungsspannung Vcc. Ein Halbleiterchip CH weist
eine Mehrzahl von Anschlußflächen auf seinem peripheren Bereich auf,
um Verbindungen zwischen dem DRAM und externen Einrichtungen zu
ermöglichen. In Fig. 1 ist jedoch nur eine Anschlußfläche für eine
Spannungsversorgung typischerweise dargestellt.
Fig. 2 zeigt die schematische Konfiguration des in Fig. 1 gezeigten
Speicherzellenfeldes und dazugehörender Schaltkreise. Bezüglich
der Fig. 2 umfaßt das Speicherzellenfeld MA Wortleitungen WL 1, WL 2,
..., WLn zum jeweiligen Auswählen einer Zeile des Speicherzellen
feldes MA, und Bitleitungspaare BL 0, , BL 1, , ..., BLm,
zum jeweiligen Auswählen einer Spalte des Speicherzellenfeldes. Die
Bitleitungen BL 0, , ..., BLm, weisen ein gefaltetes Bitlei
tungsschema auf und jeweils zwei der Bitleitungen bilden ein Bit
leitungspaar. Das bedeutet, daß die Bitleitungen BL 0, ein Bit
leitungspaar und die Bitleitungen BL 1, ein anderes Bitleitungs
paar bilden. Die Bitleitungen BLm, bilden in der gleichen Weise
wie oben ein Bitleitungspaar. Speicherzellen 1 zum Speichern von
Information sind an Kreuzungspunkten der Bitleitungen BL 0, ,
..., BLm, mit den jeweils zweiten Wortleitungen gebildet. Das
bedeutet, daß für jedes Bitleitungspaar eine Speicherzelle 1 bei
der Kreuzung einer Wortleitung und einer der Bitleitungen des Bit
leitungspaares geschaffen ist.
Die Bitleitungspaare BL 0, , ..., BLm, weisen jeweils einen
mit diesen verbundenen Vorlade/Ausgleichsschaltkreis 150 auf zum
Ausgleichen des Potentiales auf den jeweiligen Bitleitungen und
Vorladen derselben auf ein vorbestimmtes Potential V B während eines
Wartezustandes (Stand-by-Zustand) des DRAM.
Die Bitleitungspaare BL 0, , ..., BLm, weisen jeweils einen
mit diesen verbundenen Leseverstärker 50 auf zum Lesen und Verstärken
von Daten der ausgewählten Speicherzellen. Der Leseverstärker 50
wird in Abhängigkeit von einem ersten Leseverstärker-Treibersignal
Φ A und einem zweiten Leseverstärker-Treibersignal Φ B aktiviert, die
jeweils über eine erste Signalleitung 14 und eine zweite Signal
leitung 17 übertragen werden, um eine Potentialdifferenz zwischen
den entsprechenden Bitleitungen in einem Paar zu erfassen und
differentiell zu verstärken.
Um die Daten einer ausgewählten Speicherzelle an den Ausgabepuffer
OB (s. Fig. 1) zu übertragen, weisen die Bitleitungen BL 0, ,
..., BLm, jeweilige mit diesen verbundene Transfergatter T 0,
T 0′, T 1, T 1′, ..., Tm, Tm′ auf, die in Abhängigkeit von einem
Spaltenadreß-Dekodiersignal vom Y-Dekoder ADY durchgeschaltet
werden und das entsprechende Bitleitungspaar mit Datenein/ausgabe
bussen I/O, verbinden. Die Transfergatter T 0 und T 0′ sind
entsprechend des Bitleitungen BL 0, , die Transfergatter T 1
und T 1′ entsprechend den Bitleitungen BL 1, und die Transfer
gatter Tm und Tm′ entsprechend dem Bitleitungspaar BLm, BLm gebildet.
Ein Paar von Transfergattern wird in Abhängigkeit vom Spaltenadreß-
Dekodiersignal ADY des Y-Dekoders durchgeschaltet, so daß das ent
sprechende Bitleitungspaar mit den Datenein/ausgabebussen I/O,
verbunden wird. Die Leseverstärker 50, die Transfergatter T 0, T 0′
bis Tm, Tm′ und die Datenein/ausgabebusse I/O, entsprechen dem
in Fig. 1 gezeigten Block SI.
Die Fig. 3 stellt eine detaillierte Ansicht der Schaltkreiskonfi
guration unter Bezugnahme auf ein Bitleitungspaar der in Fig. 2
gezeigten Konfiguration dar und ist insbesondere ein Schaltbild,
das die Konfiguration einer Einrichtung zum Betreiben des Lesever
stärkers 50 im Detail zeigt.
Bezüglich der Fig. 3 umfaßt eine Speicherzelle 1 einen Speicherkon
densator 6 zum Speichern von Information in der Form von Ladungen
und einem Auswahltransistor 5, der in Abhängigkeit von einem Wort
leitungs- Treubungssignal Rn, das auf eine Wortleitung 3 übertragen
wird, durchschaltet und den Speicherkondensator 6 mit einer Bit
leitung 2 verbindet. Der Auswahltransistor 5 wird von einem n-Kanal-
Feldeffekttransistor mit isoliertem Gate (im weiteren als n-FET
bezeichnet) gebildet und ist mit seinem Gate mit der Wortleitung 3
und seiner Source mit der Bitleitung 2 verbunden. Eine Elektrode
des Speicherkondensators 6 ist mit der Drain des Auswahltransistors 5
über einen Speicherknoten 4 und die andere Elektrode mit einem
Massepotential GND verbunden.
Ein Vorlade/Ausgleichsschaltkreis 150 umfaßt n-FETs 9, 10 und 12.
Der n-FET 9 schaltet in Abhängigkeit von einem Vorladesignal Φ P ,
das über eine Signalleitung 11 zur Vorladesignalübertragung über
tragen wird, durchgeschaltet, um eine Vorladespannung V B , die über
eine Signalleitung 8 zur Vorladepotentialübertragung an die Bit
leitung übertragen wird. Der n-FET 10 wird in Abhängigkeit vom
Vorladesignal Φ P , das über die Signalleitung 11 zur Übertragung der
Vorladespannung V B übertragen wird, durchgeschaltet, um die über
die Signalleitung 8 weitergeleitete Vorladespannung V an die
Bitleitung 7 zu übertragen. Der n-FET 12 schaltet in Abhängigkeit
von einem Ausgleichssignal Φ P durch, das über eine Signalleitung 13
zur Ausgleichssignalübertragung übertragen wird, und schließt die
Bitleitungen 2 und 7 kurz, um die Potentiale auf den Bitleitungen 2
und 7 auszugleichen.
Ein Leseverstärker 50 umfaßt p-Kanal-Feldeffekttransistoren mit
isoliertem Gate (im weiteren als p-FET bezeichnet) 15 und 16, und
n-FETs 18 und 19. Der Leseverstärker 50 wird von einem Flip-Flop
einer CMOS-Konfiguration gebildet. Die Gates und jeweils eine Elek
trode der p-FETs 15 und 16 und die Gates und jeweils eine Elektrode
der n-FETs 18 und 19 sind kreuzgekoppelt. Der Verbindungspunkt der
einen Elektrode des p-FET 15 mit derjenigen des n-FET 18 ist mit
der Bitleitung 2 verbunden. Der Verbindungspunkt der einen Elektrode
des p-FET 16 mit derjenigen des n-FET 19 ist mit der Bitleitung 2
verbunden. Die anderen Elektroden der p-FETs 15 und 16 sind mit der
Signalleitung 14 zum Übertragen eines ersten Leseverstärker-Treiber
signales Φ A und die anderen Elektroden der n-FETs 18 und 19 mit
einer Signalleitung 17 zum Übertragen eines zweiten Leseverstärker-
Treibersignales Φ B verbunden.
Die n-FETs 26, 27 und 28 sind zwischen den Signalleitungen 14 und
17 geschaffen, um die Potentiale auf den Signalleitungen 14 und 17
auf ein vorbestimmtes Potential V B vorzuladen und auszugleichen.
Der n-FET 26 wird in Abhängigkeit vom Vorladesignal Φ P , das über
die Signalleitung 11 übertragen wird, durchgeschaltet und überträgt
das über die Signalleitung 8 weitergeleitete Vorladepotential V B
mit vorbestimmtem konstantem Potential auf die Signalleitung 14.
Der n-FET 27 schaltet in Abhängigkeit vom über die Signalleitung
übertragenen Vorladesignal Φ P durch, um die über die Signalleitung 8
weitergeleitete Vorladespannung V B auf die Signalleitung 17 zu
übertragen. Der n-FET 28 schaltet in Abhängigkeit vom über die
Signalleitung 11 weitergeleiteten Vorladesignal Φ P durch und
schließt die Signalleitungen 14 und 17 kurz, um die Potentiale auf
diesen Signalleitungen auszugleichen.
Um den Leseverstärker 50 zu betreiben, ist ein p-FET zwischen der
Signalleitung 14 und einem ersten Anschluß 24 für das Spannungsver
sorgungspotential (der der in Fig. 1 gezeigten Anschlußfläche PA
entspricht) geschaffen, der in Abhängigkeit vom ersten Lesever
stärker-Aktivierungssignal Φ S durchgeschaltet wird, um die Signal
leitung 14 mit einer ersten Spannungsversorgungsleitung 31 zu
verbinden.
In ähnlicher Weise ist ein n-FET 25 zwischen der Signalleitung 17
und einem zweiten Anschluß 29 für das Spannungsversorgungspotential
geschaffen, der in Abhängigkeit von einem zweiten Leseverstärker-
Aktivierungssignal Φ S durchgeschaltet wird, um die Signalleitung 17
mit einer zweiten Spannungsversorgungsleitung 30 zu verbinden.
Die Leseverstärker-Aktivierungssignale und Φ S werden an die Gates
des p-FET 22 und des n-FET 25 über Signaleingangsanschlüsse 23 a bzw.
23 b angelegt. Die Spannungsversorgungsanschlüsse werden von den
Anschlußflächen (Bonding Pads) gebildet, die im peripheren Bereich
des Halbleiterchips CH, auf dem der DRAM gebildet ist, geschaffen
sind, um ein vorbestimmtes Versorgungspotential von außerhalb des
DRAMs zu empfangen. Der Anschluß 24 entspricht der Anschlußfläche
PA.
Die Bitleitung 2 weist eine parasitäre Kapazität 20 und die Bitlei
tung 7 eine parasitäre Kapazität 21 auf.
Um eine unnötige Kompliziertheit in den Zeichnungen zu vermeiden,
sind in der Konfiguration der Fig. 3 nur eine einzelne Wortleitung 3
und eine Speicherzelle 1 typischerweise dargestellt, die mit dieser
Wortleitung verbunden ist. Ferner ist die Vorladespannung V B zum
Vorladen der Bitleitungen 2 und 7 und der Signalleitungen 14 und 17
auf ein vorbestimmtes Potential normalerweise auf ein konstantes
Potential mit der halben Betriebsversorgungsspannung Vcc gesetzt.
Fig. 4 stellt ein Signaldiagramm dar, das den Betrieb der in Fig. 3
gezeigten Schaltkreiskonfiguration zeigt. Fig. 4 zeigt die Signal
form einer Operation zum Lesen der Information einer logischen "1",
die in der in Fig. 3 gezeigten Speicherzelle 1 gespeichert ist.
Nun wird mit Bezugnahme auf die Fig. 3 und 4 die Leseoperation der
Speicherzellendaten beschrieben.
Das Vorladesignal Φ P und das Ausgleichssignal Φ E sind während eines
Wartezustandes vom Zeitpunkt t 0 bis zum Zeitpunkt t 1 beide logisch
high ("H"-Pegel). Daher sind die n-FETs 9, 10 und 12 und die n-FETs
26, 27 und 28 alle leitend, so daß die Bitleitungen 2 und 7 und die
Signalleitungen 14 und 17 auf einem vorbestimmten Vorladepotential
V B (= Vcc/2) gehalten werden.
Wenn der Wartezustand beendet ist und ein Speicherzyklus zur Zeit t 1
beginnt, fallen das Vorladesignal Φ P und das Ausgleichssignal Φ E auf
logisch low (den "L"-Pegel). Entsprechend sperren alle n-FETs 9, 10,
12, 26, 27 und 28.
Wenn das Vorladesignal Φ P und das Ausgleichssignal Φ E zum Zeitpunkt
t 2 auf den "L"-Pegel gehen und dann die n-FETs 10, 12, 26, 27 und 28
sperren, wird die interne Zeilenadresse vom in Fig. 1 gezeigten
Adreßpuffer AB an den X-Dekoder ADX angelegt, um eine Zeilenauswahl
im Speicherzellenfeld MA durchzuführen.
Zum Zeitpunkt t 3 wird das Wortleitungs-Treibungssignal Rn auf eine
ausgewählte Bitleitung 3 übertragen (unter der Annahme, daß die in
Fig. 3 gezeigte Wortleitung 3 ausgewählt ist) und das Potential auf
der Wortleitung 3 steigt an. Entsprechend schaltet der Auswahltran
sistor 5 der Speicherzelle 1 durch, so daß der Speicherkondensator 6
mit der Bitleitung 2 verbunden wird. Damit wandert eine im Speicher
knoten 4 gespeicherte Ladung auf die Bitleitung 2, so daß das
Potential auf der Bitleitung 2 um Δ V ansteigt. Der Wert des Poten
tialanstieges Δ V auf der Bitleitung 2 wird durch die Kapazität C 6
des Speicherkondensators 6, den Wert C 20 der parasitären Kapazität 20
der Bitleitung 2 und die Speicherspannung V 4 des Speicherknotens 4
bestimmt, und erreicht normalerweise etwa 100 bis 200 mV.
Zum Zeitpunkt t 4 steigt das Leseverstärker-Aktivierungssignal Φ an,
während das Leseverstärker-Aktivierungssignal Φ S abfällt und der
n-FET 25 und der p-FET 22 durchschalten, so daß die erste und die
zweite Signalleitung 14 und 17 mit der entsprechenden ersten und
zweiten Spannungsversorgungsleitung 31 und 30 verbunden werden.
Entsprechend beginnt das Potential auf der ersten Signalleitung 14
zu steigen, während das Potential auf der zweiten Signalleitung 17
zu fallen beginnt. Aufgrund des Ansteigens und Abfallens der
Potentiale auf den ersten und zweiten Signalleitungen 14 und 17
wird ein Flip-Flop-Schaltkreis (der Leseverstärker 50), der aus
den p-FETs 15, 16 und den n-FETs 18 und 19 besteht, aktiviert, und
beginnt damit eine Leseoperation der Speicherzellendaten durch
differentielle Verstärkung einer kleinen Potentialdifferenz Δ V
zwischen den Bitleitungen 2 und 7. Da eine ausgewählte Speicher
zelle nicht mit der Bitleitung 7 verbunden ist, bleibt das Poten
tial auf der Bitleitung 7 auf dem Wert Vcc/2 des Vorladepegels bis
zum Zeitpunkt t 4.
Wenn der n-FET 19 aufgrund des Potentialanstieges der Bitleitung 2
um Δ V durchschaltet, wird bei dieser Leseoperation die in der
parasitären Kapazität 21 gespeicherte Ladung über den n-FET 19 auf
die zweite Signalleitung 17 entladen, was zu einer Absenkung des
Signales auf der zweiten Signalleitung 17 führt. Damit fällt das
Potential auf der Bitleitung 7 auf ungefähr 0V zum Zeitpunkt t 5.
Aufgrund des verminderten Potentiales auf der Bitleitung 7 schaltet
der p-FET 15 durch, so daß das Potential auf der ersten Signal
leitung 14 über den p-FET 15 auf die Bitleitung 2 übertragen wird,
und das Potential auf der Bitleitung 2 steigt auf den Vcc-Pegel an.
Das Potential auf der Bitleitung 2 wird über den Auswahltransistor
5 an den Speicherknoten 4 übertragen und der Potentialpegel des
Speicherknotens 4 wird Vcc-V TN, so daß die Daten wieder in die
Speicherzelle 1 eingeschrieben werden. V TN ist die Schwellenspannung
des Auswahltransistors 5.
Wenn die Verstärkungsoperation der Signalpotentiale auf den Bitlei
tungen 2 und 7 abgeschlossen ist und die Potentiale auf diesen auf
dem Versorgungspotential Vcc und dem Massepotential GND eingestellt
sind, wird eine Spalte des Speicherzellenfeldes durch ein Adreß
dekodiersignal vom Spaltendekoder ADY (s. Fig. 1) vor dem Zeitpunkt
t 8 ausgewählt und die Bitleitungen 2 und 7 mit den Datenein/ausgabe
bussen I/O und (s. Fig. 2) verbunden, so daß die Information der
Speicherzelle 1 ausgelesen wird. Das vorhergehende beschreibt die
Operation des Lesens, Verstärkens und Wiedereinschreibens der Daten
der Speicherzelle. Nachdem die Reihe dieser Operationen abgeschlossen
ist, ergibt sich der Wartezustand zur Vorbereitung auf den nächsten
Speicherzyklus.
Das bedeutet, daß der Auswahltransistor 5 sperrt, wenn das Wortlei
tungs-Treibungssignal Rn zum Zeitpunkt t 8 zu fallen beginnt und zum
Zeitpunkt t 9 auf den "L"-Pegel des Massepotentiales gefallen ist,
und die Speicherzelle 1 von der Bitleitung 2 elektrisch getrennt
wird, um im Wartezustand zu verharren.
Wenn die Leseverstärker-Aktivierungssignale Φ S und Φ S zum Zeitpunkt
t 10 zu fallen bzw. zu steigen beginnen und dann zum Zeitpunkt t 11
auf den niedrigeren Pegel des Massepotentiales GND bzw. auf den
höheren Pegel des Spannungsversorgungspegels Vcc gehen, werden der
p-FET 22 und der n-FET 25 gesperrt, so daß der Leseverstärker
deaktiviert wird.
Wenn das Ausgleichssignal Φ E zu steigen beginnt und der n-FET 12 zur
Zeit t 12 durchschaltet, werden die Bitleitungen 2 und 7 elektrisch
miteinander verbunden, so daß Ladungen von der Bitleitung 2 mit
höherem Potentialpegel zur Bitleitung 7 mit niedrigerem Potential
pegel wandern und damit die Potentiale auf den Bitleitungen 2 und 7
ungefähr zum Zeitpunkt t 13 gleich der Vorladespannung V B (= Vcc/2)
werden. Zur selben Zeit bewirkt das Sperren des p-FET 22 und des
n-FET 25 eine Verschiebung der Ladung zwischen der ersten und zweiten
Signalleitung 14, 17 im Zustand hoher Impedanz. Damit erreichen die
Potentialpegel auf den Signalleitungen 14 und 17 die Werte
Vcc/2 + |V TP| bzw. Vcc/2 - V TN. Hier bedeutet V die Schwellen
spannung der p-FETs 18 und 19.
Wenn das Vorladesignal Φ P zum Zeitpunkt t 14 zu steigen beginnt,
beginnen die n-FETa 9, 10, 26, 27 und 28, zu leiten. Wenn das Vor
ladesignal Φ P zum Zeitpunkt t 15 den "H"-Pegel der Versorgungs
spannung Vcc erreicht, schalten die n-FETs 9, 10, 26, 27, und 28
alle durch. Entsprechend wird die Vorladespannung V B auf die Bit
leitungen 2 und 7 übertragen und auch die Signalleitungen 14 und
17 werden miteinander über den n-FET 28 verbunden. Ferner werden
deren jeweilige Potentiale ausgeglichen und eine vorbestimmte
Vorladespannung V B wird über die n-FETs 26 und 27 übertragen.
Folglich erreichen die Potentiale auf der ersten und zweiten
Signalleitung 14, 17 beide den Wert Vcc/2.
Diese Verschiebung des Vorladesignales Φ P auf den "H"-Pegel bewirkt
zur Vorbereitung auf die nächste Leseoperation eine Stabilisierung
der Potentiale auf den Bitleitungen 2 und 7 und den Signalleitungen
14 und 17.
Der oben beschriebene DRAM ist hauptsächlich in Hauptspeicherein
richtungen von Klein- und Großcomputern eingesetzt worden. Aufgrund
der Reduktion des Preises pro Bit, begleitet mit einer erhöhten
Speicherkapazität des DRAM, ist der DRAM mit vermindertem Preis pro
Bit auch im Bereich der Tondatenverarbeitung, z.B. Aufnahmen für
automatische Antworttelefone und elektronische Taschenbücher etc.,
anwendbar geworden.
In einem derartigen Bereich werden im allgemeinen Batterien zur
Spannungsversorgung verwendet. In diesem Fall ergeben z.B. drei
in Reihe geschaltete 1,5 V-Batterien 4,5 V als Spannungsversorgung.
Da der oben beschriebene Standard-DRAM normalerweise einen TTL-
Schaltkreis (TTL = Transistor-Transistor-Logikschaltkreis mit
bipolarem Transistor) als externen Schaltkreis verwendet, wird
der DRAM mit einer Versorgungsspannung von 5 V entworfen, um seine
Verträglichkeit mit dem TTL-Schaltkreis zu verbessern. Dies bedeutet,
daß verschiedene Spezifikationswerte des DRAM mit einer Betriebs
versorgungsspannung von 5 V gewählt werden und die Parameter von
jedem der Elemente, die den DRAM bilden, für eine Betriebsversor
gungsspannung von 5 V entworfen werden.
Falls die Betriebsversorgungsspannung des DRAMs 4,5 V beträgt, die
durch Serienschaltung von drei Batterien erhalten wird, existiert
bereits eine Differenz von 0,5 V zwischen diesem Wert und dem
Entwurfswert von 5 V. Wenn die Batterien als Betriebsspannungsver
sorgung verwendet werden, sollte beachtet werden, daß ein
Spannungsabfall aufgrund der Batterielebensdauer auftreten kann,
so daß im allgemeinen in Betracht gezogen werden sollte, daß die
Spannung der Trockenbatterien von 1,5 V auf 1,2 V fällt.
Falls die Spannung einer jeden Batterie 1,2 V ist, beträgt die Ver
sorgungsspannung 3,6 V. Das heißt, daß der DRAM derart entworfen
werden muß, daß der DRAM selbst bei einer Versorgungsspannung von
3,6 V normal arbeitet, damit dieser DRAM auch im Bereich der Tonsig
nalverarbeitung, bei dem Batterien als Betriebsspannungsversorgung
verwendet werden, ausreichend arbeitet.
Es werden zwei Faktoren für die Tatsache angegeben, daß die zur Zeit
verwendeten DRAMs bei einer niedrigeren Spannung nicht arbeiten bzw.
die Betriebszuverlässigkeit erheblich eingeschränkt ist. Der eine
hängt mit der Notwendigkeit schneller Operationen zusammen. Bei
einem Standard-DRAM beträgt zum Beispiel die geforderte normale
Zugriffszeit (die erforderliche Zeitspanne zwischen Zuführen einer
Adresse bis zum Lesen oder Schreiben gültiger Daten) 80-120 ns,
bzw. die geforderte Zykluszeit (die Zeitspanne vom Aktivieren des
Signales RAS bis zum Zeitpunkt, zu dem das Dateneinschreiben/aus
lesen aus einer Speicherzelle beendet ist und der DRAM wieder in
einen Wartezustand ist) 160-220 ns.
Die Betriebsgeschwindigkeit des DRAM ändert sich in Abhängigkeit
von der Versorgungsspannung. Die Zugriffszeit (Zykluszeit) erhöht
sich mit sinkender Versorgungsspannung und daher können die oben
geforderten Zeiten nicht erfüllt werden. Im Falle eines DRAM mit
einer Betriebsversorgungsspannung von 5 V und einer Zugriffszeit
von 100 ns erhöht sich z.B. die Zugriffszeit auf 150 ns, wenn sich
die Versorgungsspannung auf 3,6 V vermindert.
Die andere Tatsache ist, daß sich die Auslesespannung aus einer
Speicherzelle vermindert, wenn die Versorgungsspannung absinkt,
so daß die Speicherzellendaten nicht normal verstärkt werden können.
Im allgemeinen tritt ein Problem bezüglich der Zugriffszeit (Zyklus
zeit) bei einer Versorgungsspannung um 4,5 V auf, während ein Problem
bezüglich der Verstärkung der Speicherzellendaten um 4,0 V der
Versorgungsspannung auftritt.
Damit ist es schwierig, einen herkömmlichen DRAM auf einen Bereich
mit niedrigerer Versorgungsspannung anzuwenden, bei dem Batterien
zur Spannungsversorgung verwendet werden, wie z.B. im Bereich der
Tondatenverarbeitung.
In der JP 62-2 32 796 ist eine Konfiguration beschrieben, bei der
verschiedene Versorgungsspannungen an das Gate eines Leseverstärker
treiber-FET angelegt werden um die Betriebsgeschwindigkeit des
Leseverstärkers zu verändern. In dieser Druckschrift wird eine
externe Versorgungsspannung, die an das Gate des Leseverstärker
treiber-FET angelegt ist, in Abhängigkeit von der Kapazität der
Speicherzelle verändert, um Schwankungen der Speicherzellenkapazität
aufgrund von Prozeßparametern auszugleichen. Es wird daher voraus
gesetzt, daß sich die Betriebsversorgungsspannung auf einem festen
Pegel befindet und die Leseverstärker-Aktivierungszeit unverändert
bleibt. Falls die Betriebsspannungsversorgung eine kleine Nenn
spannung aufweist, vermindert sich folglich der Betriebsrahmen
und damit können die oben beschriebenen Probleme des herkömmlichen
DRAM nicht eliminiert werden.
Aufgabe der Erfindung ist es, einen DRAM zu schaffen, der einfach
eine verminderte Versorgungsspannung verarbeitet. Ferner soll ein
DRAM geschaffen werden, der in einem weiten Bereich der Versorgungs
spannung betrieben werden kann. Weiterhin soll ein DRAM geschaffen
werden, der normal arbeitet, selbst wenn eine Mehrzahl von Nenn
spannungen als Versorgungsspannung gesetzt werden. Es soll ferner
ein DRAM geschaffen werden, der verschiedene Nennspannungen der
Versorgungsspannung durch eine Änderung der Zugriffszeit verarbeitet.
Weiterhin ist es Aufgabe der Erfindung, einen DRAM zu schaffen, der
eine Änderung der Nennwerte einer Versorgungsspannung durch Änderung
der Aktivierungszeitabstimmung bzw. der Aktivierungstaktung und/oder
der Betriebsgeschwindigkeit eines Leseverstärkers in Abhängigkeit
von den Nennwerten der Versorgungsspannung verarbeitet. Ferner soll
ein Verfahren bereitgestellt werden zum entsprechenden Betreiben
eines dynamischen Speichers mit wahlfreiem Zugriff, selbst wenn der
Nennwert der Versorgungsspannung geändert wird.
Ein DRAM in Übereinstimmung mit der Erfindung umfaßt eine Schaltung,
die von einem extern angelegten Steuersignal abhängig ist, das eine
wenigstens die Betriebsgeschwindigkeit oder die Zeitabstimmung bzw.
Betriebstaktung des Leseverstärkers definiert, und eine zweite
Schaltung, die von einem Leseverstärkeraktivierungssignal und der
Ausgabe der den Betrieb definierenden Schaltung abhängig ist, um
den Leseverstärker entsprechend der definierten Operationsge
schwindigkeit und/oder der Zeitabstimmung zu betreiben.
Ein DRAM in Übereinstimmung mit der Erfindung umfaßt eine Schaltung
zum Erfassen einer extern angelegten Betriebsversorgungsspannung,
einen Schaltkreis, der von der Ausgabe der Spannungserfassungs
schaltung abhängig ist, zum Definieren von wenigstens der Betriebs
geschwindigkeit oder der Zeitabstimmung des Leseverstärkers, und
einen Schaltkreis, der von der Ausgabe der die Operation definieren
den Schaltung und dem Leseverstärker-Aktivierungssignal abhängig
ist, zum Betreiben des Leseverstärkers mit einer vorbestimmten
Betriebsgeschwindigkeit und Zeitabstimmung.
Ein Verfahren zum Betreiben des DRAM in Übereinstimmung mit der
Erfindung umfaßt einen Schritt der Änderung der Aktivierungs-Zeit
abstimmung bzw. der Aktivierungstaktung und/oder der Lesegeschwin
digkeit (der Betriebsgeschwindigkeit des Leseverstärkers) des
Leseverstärkers in Abhängigkeit von einem Nennwert der Betriebsver
sorgungsspannung.
Die Schaltung zum Definieren des Betriebes in Übereinstimmung mit
der Erfindung definiert wenigstens die Betriebsgeschwindigkeit oder
die Zeitabstimmung des Leseverstärkers in Abhängigkeit von der
Betriebsversorgungsspannung. Es ist bekannt, daß mit einer Vermin
derung der Lade/Entladegeschwindigkeit beim Betrieb des Lesever
stärkers die Empfindlichkeit des Leseverstärkers erhöht wird. Da
ferner der Startzeitpunkt des Lesens verzögert wird, wird der Wert
der ausgelesenen Spannung größer. Falls entweder die Betriebsge
schwindigkeit oder die Zeitabstimmung des Leseverstärkers in
Abhängigkeit vom Nennwert der Versorgungsspannung veränderbar
gemacht wird, wird daher die Empfindlichkeit des Leseverstärkers
und/oder die Lesespannung verbessert, selbst mit einer verminderten
Betriebsversorgungsspannung. Damit kann zuverlässiges Lesen und
Verstärken der Speicherzellendaten erzielt werden, so daß ein
normal funktionierender DRAM erhalten werden kann, selbst wenn
eine Mehrzahl von Nennspannungen als Versorgungsspannungen gesetzt
werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich
aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigt:
Fig. 1 ein schematisches Diagramm der gesamten Konfiguration
eines herkömmlichen DRAM;
Fig. 2 ein schematische Diagramm der Konfiguration eines Speicher
zellenfeldbereiches und dazugehörender Schaltkreise des
herkömmlichen DRAM;
Fig. 3 ein Diagramm, das die Konfiguration eines Paares von Bit
leitungen und eines dazugehörenden Leseverstärkers, sowie
die Konfiguration eines Leseverstärker-Treiberschalt
kreises detailliert zeigt;
Fig. 4 ein Signaldiagramm zur Darstellung einer Operation der
in Fig. 3 gezeigten Schaltkreiskonfiguration;
Fig. 5 ein Diagramm, das im Detail eine vergrößerte Betriebssig
nalform beim Lesen der Speicherzellendaten beim Betrieb
der in Fig. 3 dargestellten Schaltkreiskonfiguration zeigt;
Fig. 6 ein schematisches Diagramm, das die Konfiguration eines
wesentlichen Bereiches eines DRAM in Übereinstimmung mit
einer Ausführung der Erfindung zeigt;
Fig. 7 ein Diagramm, das ein Beispiel der detaillierten Konfigu
ration des in Fig. 6 gezeigten Leseverstärker-Treiber
schaltkreises darstellt;
Fig. 8 ein Diagramm, das ein anderes Beispiel der detaillierten
Konfiguration des in Fig. 6 gezeigten Leseverstärker-
Treiberschaltkreises zeigt;
Fig. 9 ein schematisches Diagramm, das die Potentialänderung in
einer Leseverstärker-Aktivierungssignalleitung bei
langsamerem Betrieb des Leseverstärkers darstellt;
Fig. 10 ein Diagramm zur Darstellung der Beziehung zwischen einem
Steuersignal (Definitionssignal für die Leseverstärker-
Zeitabstimmung/Geschwindigkeit) und einer Versorgungs
spannung, wenn Nennwerte der Versorgungsspannung und die
Betriebsgeschwindigkeit und/oder die Betriebszeitabstimmung
des Leseverstärkers jeweils entsprechend dem Betriebsmodus
verändert werden;
Fig. 11 ein schematisches Diagramm zur Darstellung der Schalt
kreiskonfiguration zur Realisierung der in Fig. 10
gezeigten Betriebssignalform;
Fig. 12 ein Diagramm zur Darstellung eines Beispieles der
detaillierten Konfiguration eines in Fig. 11 gezeigten
Schaltsignal-Erzeugungsschaltkreises;
Fig. 13 ein Diagramm zur Darstellung eines Beispieles der
detaillierten Konfiguration eines in Fig. 11 gezeigten
Zeitabstimmungs-Erfassungsschaltkreises;
Fig. 14 und 15 Diagramm der Signalform zur Darstellung des
Betriebes des in Fig. 13 gezeigten Zeitabstimmungs-
Erfassungsschaltkreises; Fig. 14 ist ein Diagramm der
Signalform im Falle einer normalen Operation (die Versor
gungsspannung beträgt 5 V) und Fig. 15 ist ein Diagramm
der Signalform zur Darstellung der Operation bei einer
niedrigeren Versorgungsspannung; und
Fig. 16 ein schematisches Diagramm der gesamten Konfiguration
eines DRAM in Übereinstimmung mit einer anderen Ausführung
der Erfindung.
Zuerst wird nun ein Prinzip zur Unterstützung der Erfindung be
schrieben, bevor die Ausführungen der Erfindungen erläutert werden.
Hochgeschwindigkeitsbetrieb ist im Bereich der oben genannten Ton
signalverarbeitung mit einer Trockenbatterie als Spannungsquelle
nicht in dem Maße gefordert, wie im Computer-Bereich. Im Normalfall
können im Bereich der Tondatenverarbeitung die gewünschten Funktionen
durch eine Zugriffszeit (Zykluszeit) von 1-10 µs ausreichend
erzielt werden. Daher werden Hindernisse für die niedrigere Versor
gungsspannung aufgrund der Zugriffszeit (Zykluszeit) im Bereich der
Tondatenverarbeitung vermieden.
Das nächste Problem mit der Verminderung der Versorgungsspannung des
DRAM ist die Verstärkung der Speicherzellendaten. Diese Problem
hängt jedoch mit dem oben genannten Hochgeschwindigkeitsbetrieb des
DRAM zusammen, so daß das Problem der Verstärkung der Speicherzellen
daten wie folgt gelöst werden kann, wenn ein Hochgeschwindigkeits
betrieb nicht erforderlich ist. Um das Prinzip der Erfindung voll
kommen zu verstehen, muß zuerst die Leseoperation vom Zeitpunkt t 3
bis zum Zeitpunkt t 5 im Betriebssignaldiagramm der Fig. 4 im Detail
beschrieben werden.
Fig. 5 zeigt ein vergrößertes Betriebssignal vom Zeitpunkt t 3 bis
zum Zeitpunkt t 5. Die Operationen zum Anheben des Pegels auf der
Bitleitung 2 auf das Versorgungspotential Vcc sind in Fig. 2 der
Einfachheit halber nicht beschrieben. Für den Fall, daß eine Lese
operation auch für die Operation des Hochziehens des Bitleitungs
pegels auf den Pegel der Versorgungsspannung Vcc ausgeführt wird,
ist jedoch dieselbe Diskussion wie im folgenden gültig.
Bezüglich der Fig. 5 beginnt das Wortleitungs-Treibungssignal Rn
zum Zeitpunkt t 3 zu steigen und der n-FET 5 beginnt dann leitend
zu werden, wenn zum Zeitpunkt t 3′ der Potentialpegel des Signales
um die Schwellenspannung V TN des n-FET 5 höher als das Potential
der Bitleitung 2 wird. Entsprechend beginnt eine Ladung vom Speicher
knoten 4 zur Bitleitung 2 zu fließen und das Potential auf der Bit
leitung 2 beginnt zu steigen. Mit dem Ansteigen des Wortleitungs-
Treibungssignales Rn wird der n-FET 5 weiter leitend gemacht (er
schaltet nämlich vollkommen durch) und das Potential auf der Bit
leitung 2 steigt weiter an. Das Potential auf der Bitleitung 2
steigt mit fortschreitender Zeit an und steigt schließlich auf einen
Pegel, der um eine Spannung Δ V 1, die durch den folgendenden Wert
dargestellt wird, höher ist als die Vorladespannung.
Δ V 1=C 6 · Vcc/2 (C 6+C 20) (1)
Es ist zu bemerken, daß im Betriebssignaldiagramm in Fig. 5 das
Potential auf der Bitleitung 2 größer dargestellt ist als dasjenige
der anderen Signale, um die Änderung des Potentiales deutlicher
darzustellen.
Im oben angegebenen Ausdruck (1) stellt C 6 den Kapazitätswert des
Speicherkondensators C 6 dar, C 20 die parasitäre Kapazität 20 der
Bitleitung 2 und Vcc die Versorgungsspannung.
Wenn das Leseverstärker-Aktivierungssignal Φ S zu steigen beginnt und
sein Pegel um den Schwellenwert V TN des n-FET 25 zum Zeitpunkt t 4
angestiegen ist, beginnt der n-FET 25 zu leiten und das Potential
auf der Signalleitung 17 zum Zeitpunkt t 4′ zu fallen.
Wenn das Potential auf der Signalleitung 17 zum Zeitpunkt t 4 auf
einen um den Schwellenwert V TN des n-FET 19 niedrigeren Pegel als
Vcc/2 fällt, beginnt der Leseverstärker 50 mit einer Verstärkungs
operation. In diesem Fall ist das Potential auf der Seite der Bit
leitung 2 um Δ V 1′ höher als Vcc/2, während das Potential auf der
Seite der Bitleitung 7 Vcc/2 beträgt. Daher ist das Potential auf
der Bitleitung 2 um den Wert Δ V 1′ höher als das Potential auf der
Bitleitung 7. Aufgrund der Verstärkung der Spannungsdifferenz durch
den aktivierten Leseverstärker 50 wird das Potential auf der Bit
leitung 7 über den n-FT 19 entladen und fällt entsprechend dem
Abfall des Potentiales auf der Signalleitung 17 auf den Wert 0 V zum
Zeitpunkt t 5. Dies bedeutet, daß die kleine Spannungsdifferenz Δ V 1′,
vom Leseverstärker 50 verstärkt wird.
Der springende Punkt bei dieser Operation ist, wie eine große
Spannungsdifferenz Δ V 1′ zum Zeitpunkt T 4′′ sichergestellt werden
kann, um die Operation des Leseverstärkers 50 zu starten. Wenn die
Spannungsdifferenz (die Auslesespannung der Speicherzellendaten)
Δ V 1′ klein ist, führt der Leseverstärker eine fehlerhafte Operation
durch.
Ein idealer Verstärkungszustand wird für den Fall erhalten, daß die
beiden parasitären Kapazitäten 20 und 21 der Bitleitungen 2 und 7
denselben Wert aufweisen, das von anderen Bitleitungen in die Bit
leitungen 2 und 7 eingekoppelte Rauschen dasselbe ist und der n-FET
18 und der n-FET 19 dieselben elektrischen Parameter (Schwellen
spannung) besitzen. In diesem Fall kann der Leseverstärker 50 selbst
eine extrem kleine Spannungsdifferenz von z.B. 1 mV normal lesen und
verstärken. Solche Anforderungen für einen idealen Verstärkungszu
stand werden in der Praxis jedoch nicht erfüllt, sondern es tritt ein
etwas unausgeglichener Zustand auf, so daß eine Potentialdifferenz
von mehreren 10 mV für den Leseverstärker 50 erforderlich ist, um die
Spannungsdifferenz zu lesen und zu verstärken. Folglich ist eine
gewisse Zeitspanne erforderlich zwischen dem Zeitpunkt t 3′ bis zum
Zeitpunkt t 4′′, um diese erforderliche Minimalspannungsdifferenz Δ V 1,
zu erhalten.
Wie oben beschrieben worden ist, wird die Eingangsspannungsdifferenz
für den Leseverstärker 50 umso größer, je länger diese erforderliche
Zeit ist, was zu einer stabilen Operation des Leseverstärkers 50
führt. Mit einer Verlängerung dieser Zeit wird jedoch die Zeitspanne
zum Lesen von Daten aus einer Speicherzelle länger, und damit ver
längern sich sowohl die Zugriffs- als auch die Zykluszeit. Diese
erforderliche Zeit wird daher bei einem gewöhnlichen DRAM (mit einer
Zugriffszeit von 80-120 ns) auf etwa 10-15 ns gesetzt.
Ferner wird nun unter Bezugnahme auf die Fig. 5 ein Fall betrachtet,
bei dem die Versorgungsspannung Vcc abgesenkt ist. Wie sich aus dem
Ausdruck (1) ergibt, wird die Spannungsdifferenz Δ V 1′ entsprechend
kleiner, da die Spannungsdifferenz Δ V 1 der Versorgungsspannung Vcc
proportional ist, so daß der Leseverstärker 50 zu fehlerhaften
Operationen neigt.
Unter der Annahme, daß die Zeit zum Betreiben des Leseverstärkers 50
(die Lesestartzeit) verzögert wird, um sie auf einen Zeitpunkt zu
setzen, zu dem das Potential auf der Bitleitung 2 nahe dem Endpegel
liegt (das heißt, zur Zeit in Fig. 5), kann die Eingangs
spannungsdifferenz des Leseverstärkers 50 erhöht und daher die Ver
sorgungsspannung Vcc vermindert werden.
Falls die Zeitspanne zwischen dem Zeitpunkt t 3′′′ zum Zeitpunkt t 4′′′
innerhalb eines Zeitraumes von 50 bis 100 ns gesetzt wird, kann bei
einem normalen DRAM auf der Bitleitung 2 zur Zeit t 4′′′ ein Poten
tialanstieg Δ V 1 auf nahezu den endgültigen Pegel auftreten. Eine
derart lange Zeitspanne ist bei der Anwendung eines normalen DRAM
nicht erlaubt. Falls dieser jedoch wie oben beschrieben im Bereich
der Tondatenverarbeitung mit einer niedrigeren Versorgungsspannung
verwendet wird, ist die geforderte Zugriffszeit (Zykluszeit) in der
Größenordnung von einer Mikrosekunde, so daß selbst dann kein Problem
auftritt, wenn die Zeitspanne vom Zeitpunkt t 3′ zum Zeitpunkt t 4′′′
auf 50-100 ns gesetzt wird. Damit kann die gewünschte Zuverlässig
keit vollständig erreicht werden.
Die Beziehung zwischen den Spannungsdifferenzen Δ V 1 und Δ V 1′ wird
nun weiter detailliert beschrieben. Bei einem DRAM wird die Zeit
t 4′′ im allgemeinen auf eine Zeit gesetzt, zu der die Spannungs
differenz Δ V 1′ einen Wert von 70-80% der Spannungsdifferenz Δ V 1
erreicht. Die Leseoperation des Leseverstärkers 50 beginnt zur
Zeit t 4′′. Eine Verzögerung der Zeit t 4′′ auf die Zeit t 4′′′ bedeutet,
daß die für die Sicherstellung derselben Eingangsspannungsdifferenz
erforderliche Versorgungsspannung auf 70-80% vermindert werden
kann. Dies bedeutet, daß eine Versorgungsspannung von 3,5-4,0 V
als 70-80% der Versorgungsspannung von 5 V erhalten wird. Für den
Fall, daß Batterien als Spannungsquelle verwendet werden, wird es
daher möglich, Lesen und Verstärken der Speicherzellendaten ohne
jeden Fehler durchzuführen, falls der Start der Leseoperation des
Leseverstärkers auf den Zeitpunkt t 4′′′ gesetzt wird.
Für den oben beschriebenen Fall der niedrigeren Versorgungsspannung
kann eine Lösung des Problems, das das zuverlässige Lesen und Ver
stärken der Speicherzellendaten betrifft, durch eine Zeitverzögerung
der Aktivierung des Leseverstärkers erreicht werden, dies ist
jedoch noch nicht ausreichend.
Eine verbesserte Methode des zuverlässigen Lesens und Verstärkens
der Speicherzellendaten ist die Verbesserung der Empfindlichkeit
des Leseverstärkers 50 durch Reduktion der Abfallgeschwindigkeit
des Potentiales des Signales 17, wie durch die unterbrochene Linie A
in Fig. 5 angedeutet. Die unterbrochene Linie des Potentiales auf
der Signalleitung in Fig. 5 gibt die Potentialänderung an, die
auftritt, wenn die Lesestartzeit des Leseverstärkers auf den Zeit
punkt t 4′′′ gesetzt wird. Es ist allgemein bekannt, daß die
Empfindlichkeit des Leseverstärkers 50 durch eine Verminderung
der Abfallgeschwindigkeit des Potentiales auf der Signalleitung
17 (s. Nikkei Electronics vom 8. Januar 1979, S. 110-133) ver
bessert wird. Daher erlaubt die Reduktion der Abfallgeschwindigkeit
des Potentiales auf der Signalleitung 17 und die Reduktion der
Betriebsgeschwindigkeit des Leseverstärkers eine verbesserte
Empfindlichkeit des Leseverstärkers und einen Abfall der Versor
gungsspannung auf 3,6 V. Mit einer Verminderung der Abfallgeschwin
digkeit des Potentiales wird die Empfindlichkeit des Leseverstär
kers weiter verbessert. Die Empfindlichkeit wird jedoch bei einer
Abfallgeschwindigkeit, die einer Zeitspanne von etwa 100 ns vom
zwischen Startzeitpunkt und Endzeitpunkt entspricht, erheblich
gesättigt. Diese Erfindung wurde gemacht, um die verminderte Ver
sorgungsspannung des DRAM in Übereinstimmung mit der oben beschrie
benen Methode zu verarbeiten. Die Ausführungen der Erfindung werden
im weiteren unter Bezugnahme auf die Figuren beschrieben.
Die in Fig. 6 gezeigte Konfiguration stellt nur einen Schaltkreis
bereich zum Treiben des Leseverstärkers dar. Bezüglich der Fig. 6
umfaßt der DRAM einen Schaltkreis 200 zum Definieren der Leseopera
tionsgeschwindigkeit und einen Leseverstärker-Treiberschaltkreis 210.
Der Schaltkreis 200 zum Definieren der Leseoperationsgeschwindigkeit
ist von einem extern über einen Anschluß 220 angelegten Geschwindig
keitsinstruktionssignal A abhängig zum Erzeugen von Signalen C und
C′ zum Definieren von wenigstens der Operationsgeschwindigkeit und
der Operationszeitabstimmung des Leseverstärkers SA. Das Instruk
tionssignal A für die Operationsgeschwindigkeit wird entsprechend
den Nennwerten einer externen Versorgungsspannung, die an eine
Anschlußfläche PA angelegt ist, extern angelegt, und definiert die
Operationsgeschwindigkeit und die Zeitabstimmung des Leseverstärkers
in Übereinstimmung mit den Nennwerten dieser Versorgungsspannung.
Der Leseverstärker-Treiberschaltkreis 210 treibt den Leseverstärker
SA in Abhängigkeit von einem Leseverstärker-Aktivierungssignal Φ SO ,
das zu einem vorbestimmten Zeitpunkt (der durch Verzögerung des
Signales um eine vorbestimmte Zeitspanne gebildet wird) von
einem peripheren Schaltkreis CG zur Steuersignalerzeugung erzeugt
wird, und den Definitionssignalen C und C′ für die Operationsge
schwindigkeit und die Zeitabstimmung vom Schaltkreis 200 zur
Definition der Leseoperationsgeschwindigkeit. Der Leseverstärker
SA wird zum durch die Definitionssignale C und C′ definierten
Zeitpunkt aktiviert und arbeitet mit einer definierten Operations
geschwindigkeit.
Bezüglich der Fig. 7 umfaßt der Leseverstärker-Treiberschaltkreis
210 ein UND-Gatter G 1 zum Empfangen des Definitionssignales C vom
Schaltkreis 200 zur Definition der Operationsgeschwindigkeit und
des Leseverstärker-Aktivierungssignales Φ SO , einen Verzögerungs
schaltkreis 100 zum Verzögern des Leseverstärker-Aktivierungssig
nales Φ SO um eine vorbestimmte Zeitspanne, und ein UND-Gatter G 2
zum Empfangen des Operationsdefinitionssignales C′ und des Lese
verstärker-Aktivierungssignales Φ′ SO vom Verzögerungsschaltkreis
100. Es ist eine Signalleitung mit n-FETs 25 und 25′ zum Aktivieren
des Leseverstärkers 50 geschaffen. Das Gate des n-FET 25 wird mit
einem ersten Leseverstärker-Treibersignal Φ S vom UND-Gatter G 1 und
das Gate des n-FET 25′ mit einem zweiten Leseverstärker-Treiber
signal Φ′ S vom UND-Gatter G 2 beaufschlagt. Nun wird eine Operation
beschrieben.
Das Definitionssignal C erreicht "1", wenn die Versorgungsspannung
von 5 V an die Anschlußfläche PA angelegt wird, während das Defini
tionssignal C′ dann "1" erreicht, wenn der Nennwert der Versorgungs
spannung unter 5 V liegt. Bei einer Operation mit Standardversor
gungsspannung (Vcc = 5 V) ist das Definitionssignal C gleich "1"
und das Definitionssignal C′ gleich "0". In diesem Fall wird das
UND-Gatter in einem Anschaltzustand gehalten, während sich das
UND-Gatter G 2 in einem Abschaltzustand befindet. Wenn das Lesever
stärker-Aktivierungssignal Φ SO vom peripheren Schaltkreis CG für
die Steuersignalerzeugung bei einer normalen Zeitabstimmung erzeugt
wird, wird das Leseverstärker-Treibersignal Φ S daher über das
UND-Gatter G 1 mit einer normalen Zeitabstimmung erzeugt und der
n-FET beginnt, leitend zu werden, und entsprechend wird der Lese
verstärker 50 aktiviert, um Lese- und Verstärkungsoperationen der
Speicherzellendaten auszuführen.
Wenn der Nennwert der an die Anschlußfläche PA angelegten Versor
gungsspannung niedrig ist (Vcc < 5V) geht das Definitionssignal C
auf "0" und das Definitionssignal C′ auf "1". Entsprechend wird das
UND-Gatter G 1 in einem Abschaltzustand und das UND-Gatter G 2 in
einem Anschaltzustand gehalten. Daher beginnt der n-FET 25′ in
Abhängigkeit vom vom Verzögerungsschaltkreis 100 erzeugten und
verzögerten Leseverstärker-Treibersignal Φ′ SO , leitend zu werden,
wodurch die Lese- und Verstärkungsoperation des Leseverstärkers 50
ausgeführt wird. In diesem Fall bewirkt der Verzögerungsschaltkreis
100 eine Verzögerungszeit von 50-100 ns. Daher wird eine differen
tielle Verstärkung des Potentiales zwischen den Bitleitungen in
entsprechenden Paaren, d.h., eine Verstärkung der Speicherzellen
daten, ausgeführt, nachdem eine ausreichende Zeit seit der Auswahl
einer Speicherzelle verstrichen ist. Damit führt der Leseverstärker
50 eine stabile Operation durch, selbst wenn der Nennwert der
Versorgungsspannung klein ist, so daß ein korrektes Lesen und Ver
stärken der Speicherzellendaten ausgeführt werden kann.
In diesem Fall ist der "H"-Pegel der von den UND-Gattern G 1 und G 2
erzeugten Leseverstärker-Aktivierungssignale Φ S und Φ′ S normaler
weise gleich dem Versorgungsspannungspegel. Wenn der Nennwert der
Versorgungsspannung klein ist, befindet sich der "H"-Pegel von
diesen daher auch auf einem reduzierten Potential. Falls der Nenn
wert der Betriebsversorgungsspannung niedrig ist, wird der n-FET 25′
entsprechend etwas leitend (im Vergleich mit dem Fall, daß die Ver
sorgungsspannung 5 V beträgt), und es ist eine längere Zeit für die
Entladung der Signalleitung 17 erforderlich, so daß die Betriebsge
schwindigkeit des Leseverstärkers 50 abnimmt und daher die
Empfindlichkeit des Leseverstärkers verbessert wird. Die n-FETs 25
und 25′ sind für die den Nennwerten der Versorgungsspannung ent
sprechende Durchführung der Entladung der Signalleitung 17 in der
Konfiguration des Leseverstärker-Treiberschaltkreises der Fig. 7
geschaffen. Es ist jedoch möglich, das Treiben des Leseverstärkers
entsprechend dem Nennwert der Versorgungsspannung durch die Ver
wendung von nur einem n-FET zu erreichen. Die beschriebene Aus
führungsform ist in Fig. 8 dargestellt.
Bezüglich der Fig. 8 umfaßt der Leseverstärker-Treiberschaltkreis
210 ein ODER-Gatter G 3 zum Empfangen der Ausgangssignale der UND-
Gatter G 1 und G 2. Ein Ausgang des ODER-Gatters G 3 ist mit dem Gate
des n-FET 25 verbunden. Der Verzögerungsschaltkreis 100 und die
ODER-Gatter G 1 und G 2 sind in derselben Weise konfiguriert, wie in
Fig. 7 gezeigt. Bei dieser Konfiguration der Fig. 7 läßt das ODER-
Gatter G 3 die von den UND-Gattern G 1 und G 2 angelegten Lesever
stärker-Treibersignale Φ S und Φ′S durch. Daher kann auch bei der in
Fig. 8 gezeigten Konfiguration die Betriebszeitabstimmung (bzw.
Taktung) des n-FET 25 in Abhängigkeit von den Nennwerten der Ver
sorgungsspannung geändert werden, was zu denselben Effekten wie
denen der in Fig. 7 gezeigten Konfiguration führt.
Ferner wird bei den in den Fig. 7 und 8 gezeigten Konfigurationen
nur eine Kontrolle über die Startzeit zum Treiben des Leseverstär
kers betrachtet. Es kann jedoch ein Verfahren zum weiteren Ver
mindern der Sinkgeschwindigkeit des Potentiales auf der Signal
leitung 17 zu diesen Konfigurationen hinzugefügt werden, wie unten
beschrieben wird. Für solche Konfigurationen kann die in Fig. 2
gezeigte Konfiguration mit einem n-FET 25′ mit großem Widerstand
verwendet werden, um die Geschwindigkeit der Entladung der Signal
leitung durch diesen zu vermindern.
Für den Fall, daß die verminderte Versorgungsspannung nur durch
Verändern der Sinkgeschwindigkeit des Potentiales auf der Signal
leitung 17 behandelt wird, kann eine solche Konfiguration mit
erhöhtem Widerstand des n-FET 25′ ohne den Verzögerungsschaltkreis
100 aus Fig. 7 verwendet werden. Falls die erforderliche Zeit zum
Entladen der Signalleitung 17 z.B. 100 ns beträgt, ist die Größen
ordnung des Widerstandes des n-FET 25′ in diesem Fall 100 kΩ. Durch
diese Konfiguration wird die Entladegeschwindigkeit der Signal
leitung 17 vermindert, wie durch die unterbrochene Linie B in Fig. 9
dargestellt, so daß eine verbesserte Empfindlichkeit des Lesever
stärkers 50 und eine stabile Operation des Leseverstärkers erreicht
werden kann.
Für die Einrichtung zum Zuführen der Definitionssignale C und C′
wird eine einfache Methode betrachtet, bei der ein reservierter
externer Anschluß auf dem Halbleiterchip CH gebildet ist, um ein
Signal A für die Änderung der Operationsgeschwindigkeit und der
Zeitabstimmung in Abhängigkeit von den Nennwerten der Versorgungs
spannung zuzuführen. Entsprechend diesem Verfahren ist der Lesever
stärker 200 z.B. aus Invertern zweier kaskadenartig verbundener
Stufen gebildet, wie in Fig. 6 gezeigt. Die Definitionssignale C
und C′ können durch Abnehmen der Ausgangssignale von jedem der
Inverter der zwei Stufen erhalten werden.
Die vorhergehende Beschreibung zeigt ein derartiges Verfahren, bei
dem der Nennwert der Versorgungsspannung zuerst gesetzt wird,
wodurch korrekte Datenlese/schreiboperationen des DRAM in Abhängig
keit von diesem gesetzten Wert der Versorgungsspannung ausgeführt
werden. Für den Fall jedoch, daß der DRAM als Speichereinrichtung
für einen allgemeinen Computer verwendet wird, wird der DRAM manchmal
nur zum Halten der Daten mit Ausnahme beim Datenlesen/Datenschreiben
verwendet. Dies bedeutet, daß der DRAM in diesem Fall nur eine
Auffrischungsoperation durchführt. Die Zykluszeit für diese Auf
frischungsoperation wird normalerweise auf 15,6µs gesetzt und dies
erfordert keine schnelle Operation. Während der Auffrischzyklen, die
wie oben beschrieben keine schnelle Operation erfordern, können die
verzögerte Operationszeitabstimmung und die verminderte Operations
geschwindigkeit des Leseverstärkers eine verminderte Versorgungs
spannung erlauben und zu einer verminderten Leistungsaufnahme des
Speichersystems beitragen. Dies bedeutet, daß die verminderte Lei
stungsaufnahme durch Veränderung der Versorgungsspannung entsprechend
dem Operationsmodus′ des DRAM und damit durch eine Veränderung der
Operationszeitabstimmung und der Operationsgeschwindigkeit des
Leseverstärkers in Abhängigkeit von der veränderten Versorgungs
spannung realisiert werden kann. Im weiteren wird die entsprechende
Konfiguration beschrieben. Die Fig. 10 stellt die Beziehung zwischen
einem Steuersignal und der Versorgungsspannung in einer Konfigura
tion dar, bei der die Nennwerte der Versorgungsspannung entsprechend
dem Operationsmodus′ und damit entsprechend auch die Arbeitsge
schwindigkeit und die Zeitabstimmung des Leseverstärkers verändert
werden.
Wie in Fig. 10 gezeigt ist, werden normale Datenlese/schreibopera
tionen in der Zeit T 0- T 1 ausgeführt. Diese Operationen müssen mit
einer hohen Geschwindigkeit ausgeführt werden, so daß die Versor
gungsspannung Vcc auf 5 V gesetzt wird und entsprechend sind die
Definitionssignale C′ und C auf "0" bzw. "1" gesetzt. Ferner arbeitet
auch der Leseverstärker mit hoher Geschwindigkeit.
Während der Zeitspanne T 1- T 2 findet nur eine Datenhalteoperation
statt. Bei dieser Operation werden die Definitionssignale C′ und C
kurz vor dem Zeitpunkt T 1 auf "1" bzw. "0" gesetzt, so daß der Lese
verstärker mit einer niedrigeren Geschwindigkeit arbeitet, und dann
fällt die Versorgungsspannung Vcc auf 3,6 V. Entsprechend wird der
DRAM für eine niedrigere Versorgungsspannung betriebsbereit gemacht
und arbeitet daher mit verminderter Leistungsaufnahme.
Wenn das normal Datenlesen/Datenschreiben ab dem Zeitpunkt T 2 erneut
ausgeführt wird, wird die Versorgungsspannung Vcc kurz vor dem
Zeitpunkt T 2 von 3,6 V auf 5 V angehoben und dann werden die Defini
tionssignale C′ und C auf "0" bzw. "1" gesetzt, was zu einer
schnellen Operation des Leseverstärkers führt.
Zu diesem Zeitpunkt müssen die Signale C und C′ zum Definieren der
Operationsgeschwindigkeit/Zeitabstimmung des Leseverstärkers ent
sprechend dem Betriebsmodus′ des DRAM erzeugt werden. Obwohl die
Änderung der Nennwerte der Versorgungsspannung extern erfolgt, z.B.
durch eine (nicht dargestellte CPU), wird ein Signal zum Zuführen
eines Taktsignales, um den Betrieb des Leseverstärkers umzuschalten,
in ähnlicher Weise in Abhängigkeit vom Signal zum Definieren dieses
Operationsmodus′ erzeugt. Die Fig. 11 zeigt eine Konfiguration zum
Umschalten des Zustandes der Signale C und C′ zum Definieren der
Operation des Leseverstärkers entsprechend dem Operationsmodus′ des
DRAM wie oben beschrieben worden ist.
Bezüglich der Fig. 11 empfängt ein Taktsignal-Erfassungsschaltkreis
bzw. ein Zeitabstimmungs-Erfassungsschaltkreis 130 ein über einen
Eingangsanschluß 81 angelegtes Spaltenadreß-Abtastsignal , ein
über einen externen Anschluß 82 angelegtes Zeilenadreß-Abtastsignal
und ein über einen externen Anschluß 83 angelegtes Schreibsignal
, um ein Signal T zum Definieren des Operationsmodus′ entsprechend
der Zeitabstimmung bzw. Taktung der empfangenen Signale zu erzeugen.
Der Zeitabstimmungs-Erfassungsschaltkreis 130 erzeugt ein Modus
instruktionssignal T, falls die Übertragungs-Zeitabstimmungen des
Spaltenadreß-Abtastsignales , des Zeilenadreß-Abtastsignales
und des Schreibsignales von der normalen Zeitabstimmung bzw.
Taktung abweichen. Für den Fall, daß das Schreibsignal und das
Zeilenadreß-Abtastsignal nachdem das Spaltenadreß-Abtastsignal
auf den "L"-Pegel gefallen ist, beide auf den "L"-Pegel fallen,
wird das Instruktionssignal T erzeugt. Für eine andere Zeitabstimmung
wird z.B. das Signal T bei einer automatischen Auffrischungsopera
tion in einem Zustand erzeugt, bei dem das vor dem und
Schreibsignal auftritt. Ein Schaltsignal-Erzeugungsschaltkreis 120
erzeugt die Definitionssignale C und C′ in Abhängigkeit vom Modus
instruktionssignal T des Zeitabstimmungs-Erfassungsschaltkreises 130
und einem an den externen Anschluß P 0 angelegten externen Adreß
signal A 0. Da der externe Adreßanschluß während des Datenhalte-
Operationsmodus′ unbenutzt ist, wird der Adreßeingangs-Anschluß
stift P 0 als Eingangsanschluß für ein Definitions- und Instruktions
signal für eine Leseverstärkeroperation verwendet. Der Schaltsignal-
Erzeugungsschaltkreis 120 erzeugt die Definitionssignale C und C′
mit den Werten "0" bzw. "1" in Abhängigkeit vom Signal T, falls
sich das externe Adreßsignal A 0 auf dem "H"-Pegel befindet.
Die Fig. 12 zeigt ein Beispiel der Konfiguration des in Fig. 11
dargestellten Schaltsignal-Erzeugungsschaltkreises 120. Bezüglich
der Fig. 12 umfaßt der Schaltsignal-Erzeugungsschaltkreis 120 einen
n-FET Q 95, einen p-FET Q 97, Inverter G 5- G 8 und einen Einzelimpuls-
Erzeugungsschaltkreis 123.
Der Einzelimpuls-Erzeugungsschaltkreis 123 erzeugt einen Impuls
positiver Polarität mit einer vorbestimmten Pulsbreite in Abhängig
keit von dem über einen Anschluß 124 angelegten Modusinstruktions
signal T. Der n-FET Q 95 schaltet in Abhängigkeit von einem Pulssignal
des Einzelimpuls-Erzeugungsschaltkreises 123 durch und überträgt
damit ein über den Anschluß P 0 angelegtes Adreßsignal A7788 00070 552 001000280000000200012000285911767700040 0002004003824 00004 17669TA< 0. Die
Inverter G 5 und G 6 bilden einen Verriegelungsschaltkreis 125, um das
über den n-FET Q 95 angelegte Adreßsignal A 0 zu halten.
Der p-FET Q 97 schaltet durch, wenn sich das über den Anschluß 124
angelegte Instruktionssignal T für den Betriebsmodus auf dem "L"-
Pegel befindet, um den Knoten N 5 im Ausgangsbereich des Verriege
lungsschaltkreises 125 auf den Pegel der Versorgungsspannung Vcc
aufzuladen. Der Ausgangsknoten N 5 des Verriegelungsschaltkreises 125
ist mit den in zwei Stufen kaskadenartig geschalteten Invertern G 7
und G 8 verbundenen. Das Definitionssignal C′ wird vom Inverter C′
und das Definitionssignal C vom Inverter G 8 ausgegeben. Nun wird der
Betrieb der Schaltung beschrieben.
Während des normalen Betriebes, bei dem die Versorgungsspannung Vcc
5 V beträgt, befindet sich das Signal T beim Modus für Datenlesen/
Datenschreiben auf dem "L"-Pegel. Entsprechend ist der Ausgang des
Einzelimpuls-Erzeugungsschaltkreises 123 auf dem "L"-Pegel und der
n-FET Q 95 sperrt. Währenddessen ist der p-FET Q 97 leitend, so daß
der Ausgangsknoten N 5 des Verriegelungsschaltkreises 125 auf dem
"H"-Pegel der Versorgungsspannung Vcc gehalten wird. Damit fällt
das vom Inverter G 7 ausgegebene Definitionssignal C′ auf den "L"-
Pegel, während das vom Inverter G 8 ausgegebene Definitionssignal C
auf den "H"-Pegel ansteigt. Folglich arbeitet der Leseverstärker wie
oben beschrieben mit hoher Geschwindigkeit.
Beim Betrieb mit abgesenkter Versorgungsspannung, wie z.B. während
des Datenhalte-Betriebsmodus′ ändert sich das Signal T vom "L"-Pegel
zum "H"-Pegel. Ein einzelner Impuls mit positiver Polarität wird vom
Einzelimpuls-Erzeugungsschaltkreis 123 in Abhängigkeit von der
Änderung des Pegels des Signales T erzeugt, so daß der n-FET Q 95
durchschaltet. Andererseits sperrt der p-FET Q 97. Falls zu diesem
Zeitpunkt das Adreßsignal A 0 an den externen Anschlußpin p 0 ange
legt wird, wird das angelegte Adreßsignal A 0 in den Verriegelungs
schaltkreis 125 eingegeben und gehalten. Wenn sich das Adreßsignal
A 0 auf dem "H"-Pegel befindet, fällt das Potential am Ausgangsknoten
N 5 auf den "L"-Pegel und entsprechend gehen die Definitionssignale
C′ und C auf den "H"- bzw. "L"-Pegel. Folglich werden die Betriebs
taktung und die Betriebsgeschwindigkeit des Leseverstärkers ver
mindert.
Falls sich jedoch das Adreßsignal A 0 auf dem "L"-Pegel befindet, ist
der Ausgangsknoten N 5 des Verriegelungsschaltkreises 125 auf dem
"H"-Pegel und die Definitionssignale C und C′ verbleiben auf dem
"H"- bzw. "L"-Pegel, wodurch derselbe Zustand wie bei einer normalen
Operation aufrechterhalten wird.
Der Ausgangsknoten N 5 des Verriegelungsschaltkreises 125 wird in
Abhängigkeit von einem Rückstellsignal RESET zurückgesetzt, das z.B.
erzeugt wird, wenn die Spannungsversorgung eingeschaltet oder wieder
auf 5 V zurückgestellt wird, und beim Betrieb mit 5 V Spannungsver
sorgung und kurz nach dem Einschalten der Spannungsversorgung auf
den "L"-Pegel gesetzt ist.
Bezüglich der Fig. 13 umfaßt der Zeitabstimmungs-Erfassungsschalt
kreis 130 n-FETs Q 101-Q 104, Inverter G 9-G 13, G 16 und G 17, UND-
Gatter 14 und 15 und einen Einzelimpuls-Erzeugungsschaltkreis 131.
Der Einzelimpuls-Erzeugungsschaltkreis 131 empfängt über den Inver
ter G 13 ein Zeilenadress-Abtastsignal , das über einen externen
Anschluß 82 angelegt wird, um einen Einzelimpuls positiver Polarität
mit einer vorbestimmten Pulsbreite in Abhängigkeit von der Ver
schiebung des Signales auf den "L"-Pegel (Verschiebung des
Ausganges des Inverters Q 13 auf den "H"-Pegel) zu erzeugen.
Das UND-Gatter G 14 empfängt ein Spaltenadreß-Abtastsignal und
ein Schreibinstruktionssignal über entsprechende Inverter G 17
und G 16 und auch das Ausgangssignal des Einzelimpuls-Erzeugungs
schaltkreises 131. Daher läßt das UND-Gatter G 14 den Einzelimpuls
vom Einzelimpuls-Erzeugungsschaltkreis 131 durch, falls sich die
Signale und beide auf dem "L"-Pegel befinden.
Der n-FET Q 101 schaltet in Abhängigkeit vom Einzelimpuls OP vom
UND-Gatter G 14 durch und überträgt somit das Signal vom exter
nen Anschluß. Der n-FET Q 102 schaltet in Abhängigkeit vom Einzel
impuls OP vom UND-Gatter G 14 durch und überträgt das über einen
externen Anschluß 83 angelegte Signal .
Die Inverter G 9 und G 10 bilden einen Inverterverriegelungsschaltkreis
132, um das Ausgangssignal des n-FET Q 101 zu halten. Die Inverter
G 11 und G 12 bilden eine Inverterverriegelungsschaltung 133, um das
Ausgangssignal des n-FET Q 102 zu halten.
Das UND-Gatter G 15 empfängt die entsprechenden Ausgangssignale der
Inverterverriegelungsschaltungen 132 und 133, um ein Instruktions
signal T auszugeben.
Die Inverterverriegelungsschaltungen 132 und 133 sind mit den n-FETs
Q 103 bzw. Q 104 verbunden, die in Abhängigkeit vom Rückstellsignal
RESET durchschalten und die entsprechenden Ausgangsknoten N 7 und N 8
auf das Massepotential setzen. Nun wird der Betrieb des in Fig. 13
gezeigten Zeitabstimmungs-Erfassungsschaltkreises bzw. Taktsignal-
Erfassungsschaltkreises 130 unter Bezugnahme auf die Fig. 14 und 15
beschrieben, die Betriebssignaldiagramme des Schaltkreises dar
stellen.
Zuerst schalten die n-FETs Q 103 und Q 104 in Abhängigkeit vom Rück
stellsignal RESET kurz nach dem Einschalten der Spannungsversorgung
oder erneutes Hochziehen auf 5V durch, um die Potentiale an den
Knoten N 7 und N 8 auf den "L"-Pegel zu setzen. Entsprechend fällt
das Signal T auf den "L"-Pegel.
Wenn das an den externen Anschluß 82 angelegte Zeilenadreß-Abtast
signal auf den "L"-Pegel abfällt, wird ein einzelner Impuls vom
Einzelimpuls-Erzeugungsschaltkreis 131 erzeugt. Falls die beiden
Signale und zu diesem Zeitpunkt bereits auf dem "L"-Pegel
sind, wird ein einzelner Impuls OP vom UND-Gatter G 14 ausgegeben.
Entsprechend schalten die n-FETs Q 101 und Q 102 durch. Als Reaktion
darauf werden das Spaltenadreß-Abtastsignal und das Schreib
instruktionssignal , die an die externen Anschlüsse 81 bzw. 83
angelegt sind, in die entsprechenden Verriegelungsschaltkreise
132 und 133 eingegeben.
Bei der normalen Datenlese/schreiboperation des DRAM ist es dem
Spaltenadreß-Abtastsignal nur dann erlaubt, auf den "L"-Pegel
zu gehen, nachdem das Zeilenadreß-Abtastsignal auf den "L"-
Pegel gefallen ist. Bei diesem normalen Datenlese/schreiboperations
modus (wenn die Versorgungsspannung 5 V beträgt) sind das Spalten
adreß-Abtastsignal und das Schreibsignal zur Zeit t, wenn
das Zeilenadreß-Abtastsignal auf den "L"-Pegel abfällt, beide
auf dem "H"-Pegel. Entsprechend wird kein Einzelimpuls OP vom UND-
Gatter G 14 erzeugt, so daß die n-FETs Q 101 und Q 102 sperren. Daher
werden die Ausgangsknoten N 7 und N 8 der Inverterverriegelungs
schaltkreise 132 und 133 antsprechend dem Rückstellsignal RESET
bereits auf dem "L"-Pegel gehalten. Entsprechend wird ein Signal mit
"L"-Pegel vom UND-Gatter G 15 ausgegeben.
Ferner verschieben sich die Signale und beim Schreiben im
normalen Operationsmodus dieses Falles auf den "L"-Pegel. Falls
jedoch die vom Einzelimpuls-Erzeugungsschaltkreis 131 erzeugte Puls
breite auf eine kürzere Zeitspanne gesetzt ist als die Zeitspanne
zwischen dem Zeitpunkt, zu dem das Signal auf den "L"-Pegel
fällt, bis zum Zeitpunkt, zu dem die Signale und auf den
"L"-Pegel fallen, sperren die n-FETs Q 101 und Q 102 und das Signal T
verbleibt wie oben beschrieben auf dem "L"-Pegel.
Bei der Operation mit verminderter Versorgungsspannung, wie z.B.
beim Daten Halten, werden die Signale und vor dem Zeitpunkt t,
wenn das Signal auf den "L"-Pegel fällt, auf den "L"-Pegel
gesetzt, wie in Fig. 15 dargestellt. Entsprechend geht der vom
Einzelimpuls-Erzeugungsschaltkreis 131 erzeugte Impuls als Reaktion
auf das Abfallen des Signales durch das UND-Gatter G 14 und wird
als Einzelimpuls OP an die entsprechenden Gates der n-FETs Q 101 und
Q 102 übertragen. Daher werden die an die jeweiligen Anschlüsse 81
und 83 angelegten Signale und in die entsprechenden Inverter
verriegelungsschaltungen 132 und 133 geladen und gehalten. Da sich
die beiden Signale und auf dem "L"-Pegel befinden, steigen
die Potentiale an den Knoten N 7 und N 8 auf den "H"-Pegel und der
Potentialpegel des vom UND-Gatter G 15 erzeugten Zeitabstimmungs
Erfassungssignales T steigt ebenfalls auf den "H"-Pegel an. Daher
werden die Operationstaktsignale und die Operationsgeschwindigkeit
des Leseverstärkers auf die der niedrigeren Versorgungsspannung
entsprechenden Werte gesetzt.
Ein Zurückkehren von diesem Operationsmodus mit verminderter Versor
gungsspannung zum normalen Datenlese/schreiboperationsmodus wird
durch Erzeugung eines Rückstellsignales RESET erreicht.
Die vorhergehende Ausführung weist in den beiden Fällen des Betriebes
mit verminderter Versorgungsspannung und des normalen Datenlese/
schreibbetriebes eine Konfiguration auf, bei der ein Steuersignal A
über einen externen Anschlußstift in Abhängigkeit von den Nennwerten
der Versorgungsspannung zugeführt wird, um die Operationsgeschwin
digkeit und/oder die Operationszeitabstimmung des Leseverstärkers zu
definieren. Es ist jedoch auch möglich, anstelle der externen
Anlegung des Signales intern ein Signal zur Festlegung der Operation
des Leseverstärkers zu erzeugen. Die Fig. 16 stellt ein Beispiel für
eine Konfiguration dar, bei der das Definitionssignal für den Betrieb
des Leseverstärkers intern erzeugt wird.
Bezüglich der Fig. 16 ist beim DRAM in Übereinstimmung mit einer
anderen Ausführung der Erfindung ein Potentialerfassungsschaltkreis
300 mit einer Anschlußfläche PA zum Empfangen der extern angelegten
Versorgungsspannung Vcc verbunden. Der Potentialerfassungsschaltkreis
300 erfaßt, ob die Versorgungsspannung Vcc von der Anschlußfläche PA
die normale Versorgungsspannung oder die niedrigere Spannung ist, und
legt dann ein dem Ergebnis dieser Erfassung entsprechendes Signal als
Leseoperation-Instruktionssignal an einen Schaltkreis 200 zum Defi
nieren der Leseoperationsgeschwindigkeit an. Für die Konfiguration
dieses Potentialerfassungsschaltkreises 300 wird eine Konfiguration
als einfachste Form angesehen, die einen Spannungswert zwischen der
normalen Versorgungsspannung (5 V) und der verminderten Versorgungs
spannung (z.B. 3,6 V) als Referenzspannung verwendet, um die Werte
dieser Referenzspannung und der an die Anschlußfläche PA angelegten
Betriebsversorgungsspannung Vcc zu vergleichen, und auf der Basis
dieses Vergleiches ein Betriebsinstruktionssignal A zu erzeugen.
Bei dieser Konfiguration ist es möglich, die Operationsgeschwin
digkeit und die Zeitabstimmung des Leseverstärkers in Abhängigkeit
von den Pegeln der Versorgungsspannung Vcc angemessen zu definieren,
ohne einen externen Stiftanschluß zur Festlegung des Betriebes des
Leseverstärkers in Abhängigkeit von den Nennwerten der Versorgungs
spannung zu schaffen. Die in Fig. 16 gezeigte Konfiguration ist
auch auf den in Fig. 11 gezeigten Schaltkreis anwendbar. Falls
daher eine solche Konfiguration verwendet wird, bei der das Aus
gangssignal des Potentialerfassungsschaltkreises 300 an den
Schaltsignal-Erzeugungsschaltkreis 200 der Fig. 11 angelegt wird,
kann der Betrieb des Leseverstärkers nur durch Änderung der Ver
sorgungsspannung und durch Setzen der Zeitabstimmungen der Steuer
signale , und , definiert werden, ohne ein Adreßsignal in
Abhängigkeit vom Betriebsmodus des DRAM besonders zu setzen. Damit
kann der Leseverstärker mit einem einfacheren Steuerschaltkreis
betrieben werden.
Die oben dargelegten Ausführungen, die beide zwei verschiedene
Nennwerte der Versorgungsspannung verwenden, beschreiben den Fall,
daß der DRAM bei diesen zwei verschiedenen Versorgungsspannungen
betrieben wird. Der DRAM kann jedoch auf einfache Weise eine ange
messene Operation auch bei drei verschiedenen Nennwerten der
Versorgungsspannung ausführen, falls die Taktsignale zum Starten
des Betriebes des Leseverstärkers in Abhängigkeit von den jeweiligen
Nennwerten der Versorgungsspannung gesetzt werden können.
Die oben genannten Ausführungen beschreiben beim Leseverstärker nur
die Entladeoperation der Bitleitungen mit niedrigerem Potential.
Die Betriebstaktung und die Betriebsgeschwindigkeit eines Lesever
stärkers mit einem p-Kanal-FET zum Aufladen der Bitleitungen mit
höherem Potential hängen mit dem Betrieb des n-FET-Leseverstärkers
zusammen und dessen Betriebstaktung und Betriebsgeschwindigkeit
werden in daher in ähnlicher Weise verzögert bzw. vermindert. Bei
dieser Konfiguration ist die Treibersignalleitung des p-Kanal-MOSFET-
Leseverstärkers z.B. mit derselben Konfiguration, wie die in Fig. 7
oder Fig. 8 gezeigte, verbunden.
Wie im vorhergehenden in Übereinstimmung mit der Erfindung beschrie
ben worden ist, kann normales Lesen und Verstärken der Speicher
zellendaten selbst bei einer Mehrzahl von verschiedenen Nennwerten
der Versorgungsspannung ausgeführt werden, da die Betriebsgeschwin
digkeit und/oder die Betriebstaktung des Leseverstärkers in Abhängig
keit von den Nennwerten der Versorgungsspannung des DRAM veränderbar
gemacht ist, und damit kann ein DRAM mit einer Mehrzahl von Nenn
werten der Versorgungsspannung für eine einzige allgemeine
Spezifikation eines Halbleiter-Chips erhalten werden.
Darüber hinaus kann für den Fall einer Konfiguration, bei der die
Nennwerte der Versorgungsspannung in Abhängigkeit vom Betriebsmodus
des DRAM verändert werden, entsprechend eine erheblich verminderte
Leistungsaufnahme des DRAM erzielt werden.
Claims (42)
1. Dynamischer Speicher mit wahlfreiem Zugriff mit einer Mehrzahl
von in Form einer Matrix von Zeilen und Spalten angeordneten
Speicherzellen, einer Mehrzahl von Bitleitungen, die jeweils mit
einer Zeile der Mehrzahl von Speicherzellen verbunden sind, und
einer Mehrzahl von Nennspannungen, die als Betriebsversorgungs
spannungen dienen, umfassend eine für jede der Mehrzahl von Bit
leitungen geschaffene Einrichtung (50) zum Lesen und Verstärken des
Potentiales auf einer entsprechenden Bitleitung, eine von einem
extern angelegten Operationsgeschwindigkeit-Instruktionssignal
abhängige Einrichtung (200) zum Definieren von zumindest der
Operationsgeschwindigkeit oder des Operationsstart-Taktsignales
der Lese- und Verstärkungseinrichtung, wobei das Operationsge
schwindigkeit-Instruktionssignal in Abhängigkeit von jeder der
Mehrzahl von Nennspannungen erzeugt wird, und eine vom Ausgangs
signal der Operationsdefinitionseinrichtung und einem Lesever
stärker-Aktivierungssignal abhängigen Einrichtung (210) zum Treiben
der Lese-/Verstärkungseinrichtung in Abhängigkeit von der Opera
tionsgeschwindigkeit und dem Operationsstart-Taktsignal bzw. der
Operationsstart-Zeitabstimmung, die durch das Operationsgeschwin
digkeit-Instruktionssignal definiert sind.
2. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 1,
dadurch gekennzeichnet, daß das Operationsgeschwindigkeit-Instruk
tionssignal die Operationsgeschwindigkeit/das Operationsstart-
Taktsignal des Leseverstärkers festlegt, so daß zumindest die
verminderte Operationsgeschwindigkeit oder das verzögerte Opera
tionsstart-Taktsignal des Leseverstärkers erreicht wird, wenn die
Nennspannung klein ist, verglichen dazu, falls die Nennspannung
hoch ist.
3. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 1
oder 2, dadurch gekennzeichnet, daß die Treibereinrichtung eine
erste Einrichtung (G 1, 25), die vom Leseverstärker-Aktivierungssignal
und dem Ausgangssignal der Operationsgeschwindigkeit-Definierungs
einrichtung abhängig ist, zum Aktivieren des Leseverstärkers, eine
Einrichtung (100) zum Verzögern des Leseverstärker-Aktivierungssig
nales um eine vorbestimmte Zeit, und eine zweite Einrichtung (G 2,
25′), die vom Ausgangssignal der Verzögerungseinrichtung und dem
Ausgangssignal der Operationsgeschwindigkeit-Definitionseinrichtung
abhängig ist, zum Definieren der Leseverstärkerperiode umfaßt, wobei
das Ausgangssignal der Operationsgeschwindigkeit-Definitionsein
richtung nur eine der ersten und zweiten Einrichtungen aktiviert.
4. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 3,
dadurch gekennzeichnet, daß die erste Einrichtung ein zwischen einer
Signalleitung (17) zum Aktivieren des Leseverstärkers und einem
ersten Referenzpotential gebildetes erstes Treiberelement (25) zum
Treiben des Leseverstärkers und eine vom Leseverstärker-
Aktivierungssignal und dem Ausgangssignal der Operationsgeschwin
digkeit-Definitionseinrichtung abhängigen Einrichtung (G 1) zum
Aktivieren des ersten Treiberelementes umfaßt, und daß die zweite
Einrichtung ein zwischen der Leseverstärker-Treibersignalleitung
und dem ersten Referenzpotential gebildetes zweites Treiberelement
(25′) zum Aktivieren des Leseverstärkers, und eine vom Ausgangs
signal der Verzögerungseinrichtung und dem Leseverstärker-
Aktivierungssignal abhängige Einrichtung (G 2) zum Aktivieren des
zweiten Treiberelementes umfaßt.
5. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 4,
dadurch gekennzeichnet, daß die ersten und zweiten Treiberelemente
jeweils Feldeffekttransistoren mit isoliertem Gate sind und das
zweite Treiberelement einen größeren Durchlaßwiderstand als das
erste Treiberelement aufweist.
6. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 1,
dadurch gekennzeichnet, daß die Treibereinrichtung ein vom Lese
verstärker-Aktivierungssignal und dem Ausgangssignal der Opera
tionsgeschwindigkeit-Definitionseinrichtung abhängige Einrichtung
(G 1) zum Erzeugen eines ersten Aktivierungssignales, eine Ein
richtung (100) zum Verzögern des Leseverstärker-Aktivierungssignales
um eine vorbestimmte Zeitspanne, eine vom Ausgangssignal der Verzö
gerungseinrichtung und dem Leseverstärker-Aktivierungssignal
abhängige Einrichtung (G 2) zum Erzeugen eines zweiten Aktivierungs
signales, ein zwischen einer Signalleitung (17) zum Treiben des
Leseverstärkers und einem ersten Referenzpotential gebildeten
Treiberelement (25) zum Treiben des Leseverstärkers, und eine von
einem der ersten und zweiten Aktivierungssignale abhängige Einrich
tung (G 3) zum Aktivieren des Treiberelementes umfaßt.
7. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 1,
dadurch gekennzeichnet, daß die Treibereinrichtung ein zwischen
einer Signalleitung (17) zum Treiben des Leseverstärkers und
einem ersten Referenzpotential gebildetes erstes Treiberelement
(25) zum Treiben des Leseverstärkers, ein zwischen der Lesever
stärker-Treibersignalleitung und dem ersten Referenzpotential
gebildetes zweites Treiberelement (25′), wobei das zweite Treiber
element den Leseverstärker derart aktiviert, daß dessen Arbeits
geschwindigkeit niedriger ist als beim Auswählen durch das erste
Treiberelement, und eine vom Leseverstärker-Aktivierungssignal
und dem Definitionssignal für die Operationsgeschwindigkeit und
das Operationsstart-Taktsignal abhängige Einrichtung (G 1, G 2) zum
Aktivieren von nur einem der ersten und zweiten Treiberelemente
umfaßt.
8. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 7,
dadurch gekennzeichnet, daß die ersten und zweiten Treiberelemente
aus ersten und zweiten Feldeffekttransistoren mit isoliertem Gate
gebildet sind, wobei deren Gates mit dem Ausgangssignal der
Aktivierungsseinrichtung beaufschlagt werden und der Durchlaß
widerstand des zweiten Feldeffekttransistors mit isoliertem Gate
größer ist als derjenige des ersten Feldeffekttransistors mit
isoliertem Gate.
9. Dynamischer Speicher mit wahlfreiem Zugriff mit einer Mehrzahl
von in Form einer Matrix von Zeilen und Spalten angeordneten
Speicherzellen und einer Mehrzahl von Bitleitungen, die jeweils mit
einer Zeile der Mehrzahl von Speicherzellen verbunden sind, wobei
der dynamische Speicher mit wahlfreiem Zugriff eine Mehrzahl von
Nennspannungen als Betriebsversorgungsspannungen aufweist, umfassend
Einrichtungen (50), die entsprechend der Mehrzahl von Bitleitungen
geschaffen sind zum Lesen und Verstärken eines Potentiales auf
einer entsprechenden Bitleitung, einer Einrichtung (300) zum
Erfassen einer extern an den dynamischen Speicher angelegten Ver
sorgungsspannung, einer vom Ausgangssignal der Versorgungsspannung-
Erfassungseinrichtung abhängigen Einrichtung (200) zum Definieren
von zumindest der Operationsgeschwindigkeit oder des Operationsstart
Taktsignales der Lese- und Verstärkungseinrichtung, und eine von
einem Leseverstärker-Aktivierungssignal und dem Ausgangssignal der
Operationsdefinitionseinrichtung abhängige Einrichtung (210) zum
Treiben der Lese- und Verstärkungseinrichtung, wobei die Treiber
einrichtung die Lese- und Verstärkungseinrichtung mit von der
Definitionseinrichtung festgelegter Operationsgeschwindigkeit und
festgelegtem Operationsstart-Taktsignal betreibt.
10. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 9,
dadurch gekennzeichnet, daß die Definitionseinrichtung ein Signal
an die Treibereinrichtung anlegt, um wenigstens ein verzögertes
Operationsstart-Taktsignal oder eine verminderte Operationsgeschwin
digkeit der Lese- und Verstärkungseinrichtung zu erreichen, wenn
die Potentialerfassungseinrichtung ein vermindertes Betriebsver
sorgungspotential feststellt.
11. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 9
oder 10, dadurch gekennzeichnet, daß die Treibereinrichtung eine
vom Leseverstärker-Aktivierungssignal und dem Ausgangssignal der
Definitionseinrichtung für die Operationsgeschwindigkeit und das
Operationsstart-Taktsignal abhängige erste Einrichtung (G 1, 25)
zum Aktivieren des Leseverstärkers, eine Einrichtung (100) zum
Verzögern des Leseverstärker-Aktivierungssignales um eine vorbe
stimmte Zeitspanne, und eine vom Ausgangssignal der Verzögerungs
einrichtung und dem Ausgangssignal der Definitionseinrichtung für
die Operationsgeschwindigkeit und das Operationsstart-Taktsignal
abhängige zweite Einrichtung (G 2, 25′) zum Aktivieren des Lesever
stärkers umfaßt.
12. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 11,
dadurch gekennzeichnet, daß die erste Einrichtung ein zwischen
einem ersten Referenzpotential und einer Signalleitung (17) zum
Treiben des Leseverstärkers gebildetes erstes Treiberelement (25)
zum Treiben des Leseverstärkers, und eine vom Ausgangssignal der
Definitionseinrichtung für die Operationsgeschwindigkeit und das
Operationsstart-Taktsignal abhängige Einrichtung (G 1) zum Aktivieren
des ersten Treiberelementes umfaßt, und daß die zweite Einrichtung
ein zwischen der Leseverstärker-Treibersignalleitung und dem ersten
Referenzpotential gebildetes zweites Treiberelement (25′) und eine
vom Leseverstärker-Aktivierungssignal und dem Ausgangssignal der
Verzögerungseinrichtung abhängige Einrichtung (G 2) zum Treiben des
zweiten Treiberelementes (25′) umfaßt.
13. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 12,
dadurch gekennzeichnet, daß die ersten und zweiten Treiberelemente
jeweils aus einem Feldeffekttransistor mit isoliertem Gate bestehen,
wobei der Durchlaßwiderstand des zweiten Treiberelementes größer
ist als derjenige des ersten Treiberelementes.
14. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 9,
dadurch gekennzeichnet, daß die Treibereinrichtung ein zwischen
einer Signalleitung (17) zum Treiben des Leseverstärkers und einem
ersten Referenzpotential gebildetes Element (25) zum Treiben des
Leseverstärkers, eine vom Leseverstärker-Aktivierungssignal und
vom Ausgangssignal der Definitionseinrichtung für die Operations
geschwindigkeit und das Operationsstart-Taktsignal abhängige
Einrichtung (G 1) zum Erzeugen eines ersten Aktivierungssignales,
eine vom Leseverstärker-Aktivierungssignal und dem Ausgangssignal
der Verzögerungseinrichtung abhängige Einrichtung (G 2) zum Erzeugen
eines zweiten Aktivierungssignales, und eine von einem der ersten
und zweiten Aktivierungssignale abhängige Einrichtung (G 3) zum
Aktivieren des Treiberelementes umfaßt.
15. Dynamischer Speicher mit wahlfreiem Zugriff mit einer Mehrzahl
von in Form einer Matrix von Zeilen und Spalten angeordneten
Speicherzellen, einer Mehrzahl von Bitleitungen, die jeweils mit
einer Spalte der Mehrzahl von Speicherzellen verbunden sind, wobei
der dynamische Speicher in einem ersten Arbeitsmodus zum Daten
schreiben/Datenlesen und einem zweiten Betriebsmodus, bei dem
gespeicherte Daten nur gehalten werden, betrieben werden kann,
wobei der dynamische Speicher ferner mit Versorgungsspannungen
versorgt wird, die in Abhängigkeit von einem Betriebsmodus verändert
werden, umfassend entsprechend jeder der Mehrzahl von Bitleitungen
gebildete Einrichtungen (50) zum Lesen und Verstärken eines
Potentiales auf jeder entsprechenden Bitleitung, eine Einrichtung
(130) zum Erzeugen eines Signales (T) zum Definieren eines Betriebs
modus′, eine von einem Instruktionssignal (A 0) für die Operations
geschwindigkeit und das Operationsstart-Taktsignal und dem Betriebs
modus-Definitionssignal abhängige Einrichtung (120) zum Erzeugen
eines Signales zum Definieren der Operationsgeschwindigkeit und der
Taktung bzw. Zeitabstimmung des Leseverstärkers, und eine vom
Definitionssignal für die Leseverstärker-Operationsgeschwindigkeit
und das Operationsstart-Taktsignal und einem Leseverstärker-Akti
vierungssignal abhängige Einrichtung (210) zum Treiben des Lese
verstärkers.
16. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 15,
dadurch gekennzeichnet, daß der dynamische Speicher mit wahlfreiem
Zugriff ein Schreibsignal zum Festlegen des Datenschreibens oder
Datenlesens als ein externes Definitionssignal für die Operations
zeitabstimmung bzw. Operationstaktung, ein Spaltenadreß-Abtast
signal zum Erzeugen eines Taktsignales zum Einlesen eines externen
Spaltenadreßsignales in den Speicher und ein Zeilenadreß-Abtast
signal zum Erzeugen eines Taktsignales für das Einlesen einer
externen Zeilenadresse in den Speicher empfängt, und die Erzeu
gungseinrichtung für das Operationsmodus-Definitionssignal eine
Einrichtung (G 13, G 14, G 16, G 17, 131) zum Erfassen eines Zustandes,
bei dem sowohl das Schreib- als auch das Spaltenadreß-Abtastsignal
aktiviert werden, bevor das Zeilenadreß-Abtastsignal aktiviert
wird, eine erste und eine zweite vom Erfassungssignal der Erfas
sungseinrichtung abhängige Halteeinrichtung (Q 101, G 9, G 10, Q 102,
G 11, G 12) zum Halten des Spaltenadreß-Abtastsignales bzw. des
Schreibsignales, und eine von den gehaltenen Signalen der ersten
und zweiten Halteeinrichtung abhängige Einrichtung (G 15) zum
Erzeugen des Operationsmodus-Definitionssignales umfaßt.
17. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 16,
dadurch gekennzeichnet, daß die Erfassungseinrichtung eine vom
Aktivierungszustand des Zeilenadreß-Abtastsignales abhängige
Einrichtung (131) zum Erzeugen eines Impulssignales mit einer
vorbestimmten Zeitbreite und eine vom Aktivierungszustand des
Schreibsignales und des Spaltenadreß-Abtastsignales abhängige
Einrichtung (G 14) zum Durchlassen des Impulssignales umfaßt.
18. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 16
oder 17, dadurch gekennzeichnet, daß die erste und die zweite
Halteeinrichtung eine erste und eine zweite vom Ausgangssignal der
Erfassungseinrichtung abhängige Durchlaßeinrichtung (Q 101, Q 102)
zum Durchlassen des Spaltenadreß-Abtastsignales bzw. des Schreib
signales und erste und zweite Inverterhalteschaltungen zum
Invertieren und Halten der Ausgangssignale der ersten und zweiten
Durchlaßeinrichtung umfaßt.
19. Dynamischer Speicher mit wahlfreiem Zugriff nach einem der
Ansprüche 15 bis 18, dadurch gekennzeichnet, daß die Erzeugungs
einrichtung für das Definitionssignal für die Operationsgeschwin
digkeit/das Operationsstart-Taktsignal eine in Abhängigkeit vom
Operationsmodus-Definitionssignal aktivierte Einrichtung (123,
Q 95, Q 97, G 5, G 6) zum Halten des Instruktionssignales für die
Operationsgeschwindigkeit/das Operationsstart-Taktsignal und eine
von den Haltesignalen der Halteeinrichtungen abhängige Einrichtung
(G 7, G 8) zum Erzeugen des Definitionssignales für die Operations
geschwindigkeit/das Operationsstart-Taktsignal umfaßt.
20. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 19,
dadurch gekennzeichnet, daß die Halteeinrichtung eine vom Opera
tionsmodus-Definitionssignal abhängige Einrichtung (123) zum
Erzeugen eines Impulssignales mit einer vorbestimmten Zeitbreite,
eine vom Impulssignal der Impulserzeugungseinrichtung abhängige
Einrichtung (Q 95) zum Durchlassen des Instruktionssignales für
die Operationsgeschwindigkeit/das Operationsstart-Taktsignal und
in Abhängigkeit vom Operationsmodus-Definitionssignal aktivierte
Inverterhalteschaltungen (G 5, G 6) zum Invertieren und Halten des
Ausgangssignales der Durchlaßeinrichtung umfaßt.
21. Dynamischer Speicher mit wahlfreiem Zugriff nach einem der
Ansprüche 15 bis 20, dadurch gekennzeichnet, daß das Instruktions
signal für die Operationsgeschwindigkeit/das Operationsstart-Takt
signal die Operationsgeschwindigkeit/das Operationsstart-Taktsignal
bzw. die Operationsstart-Zeitabstimmung des Leseverstärkers derart
festlegt, daß, falls die Nennspannung niedrig ist, im Vergleich zum
Zustand, wenn die Nennspannung hoch ist, zumindest eine verminderte
Operationsgeschwindigkeit oder ein verzögertes Operationsstart-Takt
signal bzw. eine verzögerte Operationsstart-Zeitabstimmung des
Leseverstärkers erreicht wird.
22. Dynamischer Speicher mit wahlfreiem Zugriff nach einem der
Ansprüche 15 bis 21, dadurch gekennzeichnet, daß die Treiberein
richtung eine vom Leseverstärker-Aktivierungssignal und dem
Ausgangssignal der Operationsgeschwindigkeit-Definitionseinrichtung
abhängige erste Einrichtung (G 1, 25) zum Aktivieren des Lesever
stärkers, eine Einrichtung (100) zum Verzögern des Leseverstärker
aktivierungssignales um eine vorbestimmte Zeitspanne und eine vom
Ausgangssignal der Verzögerungseinrichtung und dem Ausgangssignal
der Operationsgeschwindigkeit-Definitionseinrichtung abhängige
Einrichtung (G 2, 25′) zum Aktivieren des Leseverstärkers umfaßt,
wobei das Ausgangssignal der Operationsgeschwindigkeit-Definitions
einrichtung nur eine der ersten und zweiten Einrichtung aktiviert.
23. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 22,
dadurch gekennzeichnet, daß die erste Einrichtung ein zwischen
einer Signalleitung (17) zum Treiben des Leseverstärkers und einem
ersten Referenzpotential gebildetes erstes Aktivierungselement (25)
zum Treiben des Leseverstärkers und eine vom Leseverstärker-
Aktivierungssignal und dem Ausgangssignal der Operationsgeschwin
digkeit-Definitionseinrichtung abhängige Einrichtung (G 1) zum
Aktivieren des ersten Treiberelementes umfaßt, und daß die zweite
Einrichtung ein zwischen der Leseverstärker-Treiberleitung und dem
ersten Versorgungspotential gebildetes zweites Treiberelement (25′)
und eine vom Ausgangssignal der Verzögerungseinrichtung und dem
Leseverstärker-Aktivierungssignal abhängige Einrichtung (G 2) zum
Aktivieren des zweiten Treiberelementes umfaßt.
24. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 23,
dadurch gekennzeichnet, daß die ersten und zweiten Treiberelemente
jeweils Feldeffekttransistoren mit isoliertem Gate sind und das
zweite Treiberelement einen größeren Durchlaßwiderstand als das
erste Treiberelement aufweist.
25. Dynamischer Speicher mit wahlfreiem Zugriff nach einem der
Ansprüche 15 bis 21, dadurch gekennzeichnet, daß die Treiberein
richtung eine vom Leseverstärker-Aktivierungssignal und dem
Ausgangssignal der Operationsgeschwindigkeit-Definitionseinrichtung
abhängige Einrichtung (G 1) zum Erzeugen eines ersten Aktivierungs
signales, eine Einrichtung (100) zum Verzögern des Leseverstärker-
Aktivierungssignales um eine vorbestimmte Zeitspanne, eine vom
Ausgangssignal der Verzögerungseinrichtung und dem Leseverstärker-
Aktivierungssignal abhängige Einrichtung (G 2) zum Erzeugen eines
zweiten Aktivierungssignales, ein zwischen einer Signalleitung (17)
zum Treiben des Leseverstärkers und einem ersten Referenzpotential
gebildeten Treiberelement zum Treiben des Leseverstärkers, und
eine von einem der ersten und zweiten Aktivierungssignale abhängigen
Einrichtung (G 3) zum Aktivieren des Treiberelementes umfaßt.
26. Dynamischer Speicher mit wahlfreiem Zugriff nach einem der
Ansprüche 15 bis 21, dadurch gekennzeichnet, daß die Treiberein
richtung ein zwischen einer Signalleitung (17) zum Treiben des
Leseverstärkers und einem ersten Referenzpotential gebildeten
ersten Treiberelement (25) zum Treiben des Leseverstärkers, einem
zwischen der Leseverstärker-Treiberleitung und dem ersten Referenz
potential gebildeten zweiten Treiberelement (25′) zum Treiben des
Leseverstärkers, wobei das zweite Treiberelement im Vergleich zum
ersten Treiberelement den Leseverstärker derart aktiviert, daß
dieser mit einer geringeren Geschwindigkeit arbeitet, und einer
vom Leseverstärker-Aktivierungssignal und dem Definitionssignal
für die Operationsgeschwindigkeit und das Operationsstart-Taktsignal
abhängigen Einrichtung (G 1, G 2) zum Aktivieren von nur einem der
ersten und zweiten Treiberelemente umfaßt.
27. Dynamischer Speicher mit wahlfreiem Zugriff nach Anspruch 26,
dadurch gekennzeichnet, daß die ersten und zweiten Treiberelemente
jeweils aus Feldeffekttransistoren mit isoliertem Gate geschaffen
sind, deren Gates mit dem Ausgangssignal der Aktivierungseinrichtung
beaufschlagt werden, wobei der zweite Feldeffekttransistor einen
größeren Durchlaßwiderstand als der erste Feldeffekttransistor
aufweist.
28. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff mit einer Mehrzahl von in Form einer Matrix von
Zeilen und Spalten angeordneten Speicherzellen, einer Mehrzahl von
Bitleitungen, die jeweils mit einer Spalte der Mehrzahl von Spei
cherzellen verbunden sind, einer Mehrzahl von jeweils für eine jede
der Mehrzahl von Bitleitungen gebildeten Leseverstärkern zum Lesen
und Verstärken eines Potentiales auf einer entsprechenden Bitleitung
und einer Mehrzahl von Nennspannungen als Betriebsversorgungs
spannung, umfassend die Schritte:
Erzeugen eines Signales zum Definieren von zumindest der Operations geschwindigkeit oder des Operationsstart-Taktsignales bzw. der Operationsstart-Zeitabstimmung eines Leseverstärkers in Abhängigkeit von einem extern angelegten Instruktionssignal für die Operations geschwindigkeit/das Operationsstart-Taktsignal, wobei das Instruk tionssignal für die Operationsgeschwindigkeit/das Operationsstart- Taktsignal entsprechend jeder der Mehrzahl von Nennspannungen erzeugt wird, und Treiben des Leseverstärkers in Abhängigkeit vom Defini tionssignal für die Operationsgeschwindigkeit/das Operationsstart- Taktsignal.
Erzeugen eines Signales zum Definieren von zumindest der Operations geschwindigkeit oder des Operationsstart-Taktsignales bzw. der Operationsstart-Zeitabstimmung eines Leseverstärkers in Abhängigkeit von einem extern angelegten Instruktionssignal für die Operations geschwindigkeit/das Operationsstart-Taktsignal, wobei das Instruk tionssignal für die Operationsgeschwindigkeit/das Operationsstart- Taktsignal entsprechend jeder der Mehrzahl von Nennspannungen erzeugt wird, und Treiben des Leseverstärkers in Abhängigkeit vom Defini tionssignal für die Operationsgeschwindigkeit/das Operationsstart- Taktsignal.
29. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff nach Anspruch 28, dadurch gekennzeichnet, daß das
Definitionssignal die Operationsgeschwindigkeit/das Operationsstart-
Taktsignal des Leseverstärkers derart definiert, daß zumindest die
verminderte Operationsgeschwindigkeit oder das verzögerte Opera
tionsstart-Taktsignal des Leseverstärkers erreicht wird, wenn die
Nennspannung niedrig ist.
30. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff nach Anspruch 28 oder 29, dadurch gekennzeichnet,
daß der Schritt des Treibens den Schritt der Verzögerung des
Aktivierungstaktsignales des Leseverstärkers umfaßt.
31. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff nach Anspruch 28 oder 29, dadurch gekennzeichnet,
daß der Schritt des Treibens den Schritt der Verminderung der
Operationsgeschwindigkeit des Leseverstärkers umfaßt.
32. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff nach Anspruch 28 oder 29, dadurch gekennzeichnet,
daß der Schritt des Treibens den Schritt der Verzögerung des
Aktivierungstaktsignales und den Schritt der Verminderung der
Operationsgeschwindigkeit des Leseverstärkers umfaßt.
33. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff mit einer Mehrzahl von in Form einer Matrix von Zeilen
und Spalten angeordneten Speicherzellen, einer Mehrzahl von Bit
leitungen, die jeweils mit einer Spalte der Mehrzahl von Speicher
zellen verbunden sind, einer Mehrzahl von jeweils für eine jede der
Mehrzahl von Bitleitungen gebildeten Leseverstärkern zum Lesen und
Verstärken eines Potentiales auf jeder entsprechenden Bitleitung
und einer Mehrzahl von Nennspannungen als Betriebsversorgungs
spannung, umfassend die Schritte:
Erfassen der Betriebsversorgungsspannung, Erzeugen eines Signales zum Definieren von zumindest der Operationsgeschwindigkeit oder des Operationsstart-Taktsignales bzw. der Operationsstart-Zeit abstimmung des Leseverstärkers in Abhängigkeit von der erfaßten Betriebsversorgungsspannung, und Treiben des Leseverstärkers in Abhängigkeit vom Definitionssignal.
Erfassen der Betriebsversorgungsspannung, Erzeugen eines Signales zum Definieren von zumindest der Operationsgeschwindigkeit oder des Operationsstart-Taktsignales bzw. der Operationsstart-Zeit abstimmung des Leseverstärkers in Abhängigkeit von der erfaßten Betriebsversorgungsspannung, und Treiben des Leseverstärkers in Abhängigkeit vom Definitionssignal.
34. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff nach Anspruch 33, dadurch gekennzeichnet, daß der
Schritt des Treibens den Schritt der Verzögerung des Aktivierungs
taktsignales des Leseverstärkers umfaßt.
35. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff nach Anspruch 33, dadurch gekennzeichnet, daß der
Schritt des Treibens den Schritt der Verminderung der Operations
geschwindigkeit des Leseverstärkers umfaßt.
36. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff nach Anspruch 33, dadurch gekennzeichnet, daß der
Schritt des Treibens den Schritt der Verzögerung des Aktivierungs
taktsignales und den Schritt der Verminderung der Operationsge
schwindigkeit des Leseverstärkers umfaßt.
37. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff mit einer Mehrzahl von in Form einer Matrix von
Zeilen und Spalten angeordneten Speicherzellen, einer Mehrzahl
von Bitleitungen, die jeweils mit einer Spalte der Mehrzahl von
Speicherzellen verbunden sind, einer Mehrzahl von jeweils für eine
jede der Mehrzahl von Bitleitungen gebildeten Leseverstärkern zum
Lesen und Verstärken eines Potentiales auf jeder entsprechenden
Bitleitung, wobei der dynamische Speicher in einem ersten Betriebs
modus zum Datenschreiben/Datenlesen und in einem zweiten Betriebs
modus, in dem gespeicherte Daten nur gehalten werden, betrieben
werden kann, und der ferner im ersten und zweiten Betriebsmodus
mit verschiedenen Betriebsversorgungsspannungen versorgt wird,
umfassend die Schritte:
Erfassen eines Betriebsmodus′, Erzeugen eines Signales zum Defi nieren von zumindest der Operationsgeschwindigkeit oder des Operationsstart-Taktsignales bzw. der Operationsstart-Zeitab stimmung des Leseverstärkers in Abhängigkeit vom erfaßten Opera tionsmodus und einem extern angelegten Instruktionssignal für die Operationsgeschwindigkeit/das Operationsstart-Taktsignal des Leseverstärkers, und Aktivieren des Leseverstärkers in Abhängig keit vom Definitionssignal.
Erfassen eines Betriebsmodus′, Erzeugen eines Signales zum Defi nieren von zumindest der Operationsgeschwindigkeit oder des Operationsstart-Taktsignales bzw. der Operationsstart-Zeitab stimmung des Leseverstärkers in Abhängigkeit vom erfaßten Opera tionsmodus und einem extern angelegten Instruktionssignal für die Operationsgeschwindigkeit/das Operationsstart-Taktsignal des Leseverstärkers, und Aktivieren des Leseverstärkers in Abhängig keit vom Definitionssignal.
38. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff nach Anspruch 37, dadurch gekennzeichnet, daß der
Speicher als extern angelegtes Steuersignal für die Operationstaktung
bzw. die Operationszeitabstimmung ein Schreibsignal zum Festlegen
des Datenschreibens/Datenlesens, ein Zeilenadreß-Abtastsignal zum
Zuführen eines Taktsignales, um eine externe Zeilenadresse in den
Speicher einzulesen, und ein Spaltenadreß-Abtastsignal zum Zuführen
eines Taktsignales, um eine externe Spaltenadresse in den Speicher
einzulesen, umfaßt und der Schritt des Erfassens des Operations
modus′ die Schritte:
Erfassen eines Zustandes, bei dem das Schreibsignal und das Spalten adreß-Abtastsignal beide aktiv sind, bevor das Zeilenadreß- Abtastsignal aktiviert wird, und Erzeugen eines Signales zum Fest legen des Operationsmodus′ entsprechend dem Ergebnis dieser Erfassung umfaßt.
Erfassen eines Zustandes, bei dem das Schreibsignal und das Spalten adreß-Abtastsignal beide aktiv sind, bevor das Zeilenadreß- Abtastsignal aktiviert wird, und Erzeugen eines Signales zum Fest legen des Operationsmodus′ entsprechend dem Ergebnis dieser Erfassung umfaßt.
39. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff nach Anspruch 37 oder 38, dadurch gekennzeichnet, daß
die Nennspannung beim zweiten Betriebsmodus niedriger als im ersten
Betriebsmodus gesetzt wird.
40. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff nach einem der Ansprüche 37 bis 39, dadurch gekenn
zeichnet, daß der Schritt des Treibens den Schritt der Verzögerung
des Aktivierungstaktsignales des Leseverstärkers beim zweiten
Betriebsmodus auf einen späteren Zeitpunkt als beim ersten
Betriebsmodus umfaßt.
41. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff nach einem der Ansprüche 37 bis 39, dadurch gekenn
zeichnet, daß der Schritt des Treibens den Schritt der Verminderung
der Operationsgeschwindigkeit des Leseverstärkers beim zweiten
Betriebsmodus auf eine geringere Geschwindigkeit als beim ersten
Betriebsmodus umfaßt.
42. Verfahren zum Betreiben eines dynamischen Speichers mit wahl
freiem Zugriff nach einem der Ansprüche 37 bis 39, dadurch gekenn
zeichnet, daß der Schritt des Treibens sowohl den Schritt der
Verzögerung des Aktivierungstaktsignales des Leseverstärkers beim
zweiten Betriebsmodus auf einen späteren Zeitpunkt als auch den
Schritt der Verminderung der Operationsgeschwindigkeit des Lese
verstärkers beim zweiten Betriebsmodus auf eine geringere Geschwin
digkeit als die enstprechenden Werte beim ersten Betriebsmodus
umfaßt.
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8328 | Change in the person/name/address of the agent |
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