KR100845776B1 - 반도체 메모리 장치의 센스앰프 제어회로 및 방법 - Google Patents

반도체 메모리 장치의 센스앰프 제어회로 및 방법 Download PDF

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Abstract

본 발명은 외부전압 레벨의 변동을 검출하고 그 검출결과에 상응하는 지연시간 선택신호를 출력하는 제어부, 상기 지연시간 선택신호에 상응하는 지연시간 만큼 액티브 신호를 지연시켜 출력하는 가변 지연부, 상기 가변 지연부의 출력에 따라 구동신호를 출력하는 구동신호 발생부, 및 상기 구동신호에 따라 센스앰프를 구동하는 센스앰프 드라이버를 구비한다.
센스앰프, 외부전압, 기준전압, 지연부

Description

반도체 메모리 장치의 센스앰프 제어회로 및 방법{Circuit and Method for Controlling Sense Amplifier of Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 센스앰프 제어회로의 블록도,
도 2는 도 1의 구동신호 발생부의 회로도,
도 3은 도 1의 센스앰프 드라이버의 회로도,
도 4는 종래의 기술에 따른 반도체 메모리 장치의 센스앰프 제어회로의 동작 타이밍도,
도 5는 본 발명에 따른 반도체 메모리 장치의 센스앰프 제어회로의 블록도,
도 6은 도 5의 기준전압 발생부의 회로도,
도 7은 도 5의 레벨 검출부의 회로도,
도 8은 도 5의 가변 지연부의 회로도,
도 9는 본 발명에 따른 반도체 메모리 장치의 센스앰프 제어회로의 동작 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
20: 구동신호 발생부 30: 센스앰프 드라이버
40: 센스앰프 100: 제어부
110: 기준전압 발생부 120: 지연시간 선택신호 발생부
300: 가변 지연부
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 센스앰프 제어회로 및 방법에 관한 것이다.
반도체 메모리 장치는 코어(Core) 영역의 비트(Bit) 라인과 비트 바(/Bit) 라인의 미세 전압차를 증폭하여 해당 메모리 셀(Cell)에 기록된 데이터를 읽어내기 위한 센스앰프(Sense Amplifier)를 구비한다. 또한 상기 센스앰프의 동작을 제어하기 위한 제어회로도 구비되어 있다.
종래의 기술에 따른 반도체 메모리 장치의 센스앰프 제어회로는 도 1에 도시된 바와 같이, 뱅크 액티브 신호(BA_ACT)를 정해진 지연시간(td)동안 지연시켜 출력하는 지연부(10), 상기 지연부(10)의 출력(BA_ACTd)에 따라 상기 센스앰프 드라이버(30)의 동작시점을 결정하는 드라이버 구동신호(SAP1, SAP2, SAN)를 생성하여 출력하는 구동신호 발생부(20), 및 상기 드라이버 구동신호(SAP1, SAP2, SAN)에 따라 센스앰프 구동신호(RTO, SB)를 출력하여 상기 센스앰프(40)를 구동하는 센스앰프 드라이버(30)를 구비한다.
상기 지연부(10)의 지연시간은 회로 설계시 정해진 값으로, 고정된 값을 갖는다.
상기 구동신호 발생부(20)는 도 2에 도시된 바와 같이, 뱅크 액티브 신호(BA_ACT)를 입력받는 반전 딜레이(21), 상기 뱅크 액티브 신호(BA_ACT)와 상기 반전 딜레이(21)의 출력(SA_ovd)을 입력받는 제 1 낸드 게이트(ND1), 상기 제 1 낸드 게이트(ND1)의 출력을 입력받아 드라이버 구동신호(SAP1)를 출력하는 제 1 인버터(IV1), 상기 제 1 낸드 게이트(ND1)의 출력과 상기 뱅크 액티브 신호(BA_ACT)를 입력받는 제 2 낸드 게이트(ND2), 상기 제 2 낸드 게이트(ND2)의 출력을 입력받아 드라이버 구동신호(SAP2)를 출력하는 제 2 인버터(IV2), 상기 뱅크 액티브 신호(BA_ACT)를 입력받는 제 3 인버터(IV3), 및 상기 제 3 인버터(IV3)의 출력을 입력받아 드라이버 구동신호(SAN)를 출력하는 제 4 인버터(IV4)를 구비한다.
상기 센스앰프 드라이버(30)는 도 3에 도시된 바와 같이, 소오스에 외부전압(Vext)이 인가되고 게이트에 구동신호(SAP1)를 입력받는 제 1 트랜지스터(N1), 소오스에 코어 전압(Vcore)이 인가되고 게이트에 구동신호(SAP2)를 입력받는 제 2 트랜지스터(N2), 소오스가 상기 제 1 트랜지스터(N1)와 제 2 트랜지스터(N2)의 드레인에 공통 연결된 제 3 트랜지스터(N3), 소오스가 상기 제 3 트랜지스터(N3)의 드레인에 연결되고 게이트에 드라이버 구동신호(SAN)를 인가받으며 드레인이 접지된 제 4 트랜지스터(N4), 드레인이 상기 제 1 트랜지스터(N1)와 제 3 트랜지스터(N3)의 연결노드에 연결된 제 5 트랜지스터(N5), 드레인이 상기 제 3 트랜지스터(N3)와 제 4 트랜지스터(N4)의 연결노드에 연결된 제 6 트랜지스터(N6)를 구비한다. 상기 제 3, 제 5 및 제 6 트랜지스터(N3, N5, N6)의 게이트에는 비트 라인 이퀄라이즈 신호(bleq)가 입력된다. 상기 제 5 및 제 6 트랜지스터(N5, N6)의 소오스 에는 비트 라인 프리차지 전압(Vblp)이 인가된다. 상기 제 1 트랜지스터(N1)와 제 5 트랜지스터(N5)의 연결노드와, 제 4 트랜지스터(N4)와 제 6 트랜지스터(N6)의 연결노드에서 센스앰프 구동신호(RTO, SB)가 출력된다.
이와 같이 구성된 종래의 기술에 따른 반도체 메모리 장치의 센스앰프 제어회로의 동작을 도 4를 참조하여 설명하면 다음과 같다.
뱅크 액티브 신호(BA_ACT)가 하이 레벨로 활성화되면, 지연부(10)의 지연시간(td) 후 BA_ACTd가 하이 레벨로 활성화된다. 상기 지연시간(td)은 고정된 값이다.
상기 BA_ACTd가 하이 레벨로 활성화됨에 따라 구동신호 발생부(20)가 SAN, SAP1을 하이 레벨로 활성화시켜 출력한다.
상기 BA_ACTd가 하이 레벨로 활성화되고 상기 구동신호 발생부(20)의 반전 딜레이(21)를 통해 지연 및 반전된 SA_ovd에 따라 상기 SAP1이 로우 레벨로 비활성화되고, SAP2가 하이 레벨로 활성화된다.
상기 뱅크 액티브 신호(BA_ACT)가 로우 레벨로 비활성화됨에 따라 상기 SAN 및 SAP2가 로우 레벨로 비활성화된다.
상기 센스앰프 드라이버(30)는 상기 드라이버 구동신호(SAP1, SAP2, SAN)에 따라 센스앰프 구동신호(RTO, SB)를 출력하여 센스앰프(40)를 구동한다.
즉, 뱅크 액티브 신호(BA_ACT)가 로우 레벨인 구간은 프리차지(Precharge) 구간으로서, 반도체 메모리 장치가 액티브 동작(예를 들어, 읽기)을 수행하지 않는 구간이다. 따라서 비트 라인과 비트 바 라인을 비트 라인 프리차지 전압(Vblp)을 이용하여 동일한 레벨로 유지시킨다.
상기 프리차지 구간은 상기 드라이버 구동신호(SAP1, SAP2, SAN)가 모두 로우 레벨이므로 제 1, 제 2 및 제 4 트랜지스터(N1, N2, N4)가 모두 오프되어 센스앰프 드라이버(30)의 동작이 차단된다.
한편, 뱅크 액티브 신호(BA_ACT)가 하이 레벨인 구간은 액티브(Active) 구간으로서, 반도체 메모리 장치가 액티브 동작(예를 들어, 읽기)을 수행하는 구간이다. 따라서 비트 라인 이퀄라이즈 신호(bleq)가 로우 레벨로 비활성화되므로 제 3, 제 5, 및 제 6 트랜지스터(N3, N5, N6)가 오프된다. 또한 도 4와 같이, 상기 드라이버 구동신호(SAP1, SAP2, SAN)가 정해진 타이밍에 따라 활성화되고 그에 상응하여 상기 제 1, 제 2 및 제 4 트랜지스터(N1, N2, N4)가 온 되므로 센스앰프 드라이버(30)가 동작하여 센스앰프 구동신호(RTO, SB)를 출력한다.
상술한 종래의 기술에 따른 반도체 메모리 장치의 센스앰프 제어회로는 고정된 지연값에 따른 타이밍에 데이터 센싱 동작을 수행하도록 센스앰프를 구동하므로 다음과 같은 문제점이 있다.
첫째, 외부전압 레벨이 상기 지연값 설정시 기준으로 한 기준전압 레벨에 비해 높아질 경우, 신호파형의 변화가 빨라진다. 그러나 구동신호 발생부(20)의 드라이버 구동신호는 그에 대응하지 못하고 정해진 타이밍에 발생되므로 센스앰프 드라이버(30)의 센스앰프 구동신호 또한 늦은 타이밍에 발생하여 센스앰프(40)의 데이터 센싱 시간이 부족하게 되므로 결국, 데이터 센싱 오류를 발생시킨다.
둘째, 외부전압 레벨이 상기 지연값 설정시 기준으로 한 기준전압 레벨에 비 해 낮아질 경우, 신호파형의 변화가 늦어진다. 그러나 구동신호 발생부(20)의 드라이버 구동신호는 그에 대응하지 못하고 정해진 타이밍에 발생되므로 센스앰프 드라이버(30)의 센스앰프 구동신호 또한 빠른 타이밍에 발생하여 센스앰프(40)의 데이터 센싱 시간이 남게 되고 불필요한 시간이 소모되므로 결국, 반도체 메모리 장치의 동작 타이밍 손실을 발생시킨다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위하여 안출한 것으로서, 외부전압 레벨의 변동에 대응하여 최적의 타이밍에 데이터 센싱이 이루어질 수 있도록 한 반도체 메모리 장치의 센스앰프 제어회로 및 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 센스앰프 제어회로는 외부전압 레벨의 변동을 검출하고 그 검출결과에 상응하는 지연시간 선택신호를 출력하는 제어부; 상기 지연시간 선택신호에 상응하는 지연시간 만큼 액티브 신호를 지연시켜 출력하는 가변 지연부; 상기 가변 지연부의 출력에 따라 구동신호를 출력하는 구동신호 발생부; 및 상기 구동신호에 따라 센스앰프를 구동하는 센스앰프 드라이버를 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 센스앰프 제어방법은 메모리 셀에 기록된 데이터를 상기 메모리 셀과 연결된 신호라인을 통해 구동신호에 따른 타이밍에 맞도록 감지하는 센스앰프를 갖는 반도체 메모리 장치의 센스앰프 제어방법으로 서, 외부전압 레벨을 검출하는 단계; 상기 외부전압 레벨 검출 결과에 상응하는 시간 만큼 액티브 신호를 지연시키는 단계; 및 상기 지연된 액티브 신호에 따라 상기 구동신호를 발생시키는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 센스앰프 제어회로 및 방법의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치의 센스앰프 제어회로는 도 5에 도시된 바와 같이, 외부전압(Vext) 레벨의 변동을 검출하고 그 검출결과에 상응하는 지연시간 선택신호(TRIG_A, TRIG_B, TRIG_C)를 출력하는 제어부(100), 상기 지연시간 선택신호(TRIG_A, TRIG_B, TRIG_C)에 상응하는 지연시간 만큼 액티브 신호(BA_ACT)를 지연시켜 출력하는 가변 지연부(300), 상기 가변 지연부(300)의 출력(BA_ACTd4)에 따라 드라이버 구동신호(SAP1, SAP2, SAN)를 출력하는 구동신호 발생부(20), 및 상기 드라이버 구동신호(SAP1, SAP2, SAN)에 따라 센스앰프 구동신호(RTO, SB)를 출력하여 상기 센스앰프(40)를 구동하는 센스앰프 드라이버(30)를 구비한다.
상기 제어부(100)는 외부전압(Vext)을 이용하여 복수개의 기준전압(VREF_A, VREF_B, VREF_C)을 출력하는 기준전압 발생부(110), 및 상기 기준전압(VREF_A, VREF_B, VREF_C) 레벨의 변동에 따라 복수개의 지연시간 선택신호(TRIG_A, TRIG_B, TRIG_C)를 선택적으로 활성화시켜 출력하는 지연시간 선택신호 발생부(120)를 구비한다.
상기 기준전압 발생부(110)는 도 6에 도시된 바와 같이, 외부전압(Vext) 단자와 접지 단자(VSS) 사이에 연결된 복수개의 저항(R1 ~ R10)을 구비하며, 상기 복 수개의 저항(R1 ~ R10)들의 연결 노드 중 정해진 노드에 따른 저항비로 외부전압(Vext)을 분배한 상기 복수개의 기준전압(VREF_A, VREF_B, VREF_C)이 출력되도록 구성된다. 상기 복수개의 저항(R1 ~ R10)은 그 저항 값이 동일한 것을 사용한다. 저항 분배 원리에 따라 상기 상기 복수개의 기준전압(VREF_A, VREF_B, VREF_C)의 레벨을 높은 순서로 나열하면, VREF_A(8/10*Vext), VREF_B(6/10*Vext), VREF_C(5/10*Vext)이다.
상기 지연시간 선택신호 발생부(120)는 도 7에 도시된 바와 같이, 상기 복수개의 기준전압(VREF_A, VREF_B, VREF_C)을 입력 받고, 자신에게 입력된 기준전압의 레벨이 기설정된 판단기준 레벨(Vx) 이상인 경우 상기 지연시간 선택신호(TRIG_A, TRIG_B, TRIG_C)를 활성화시켜 출력하는 제 1 내지 제 3 레벨 검출기(121 ~ 123)를 구비한다. 상기 판단기준 레벨(Vx)은 정상적인 외부전압(Vext) 레벨을 기준으로 설정한 전압 레벨이다.
상기 제 1 레벨 검출기(121 ~ 123)는 상기 외부전압(Vext) 단자에 연결된 복수개의 P형 제 1 트랜지스터(P11 ~ P13), 상기 제 1 트랜지스터(P11 ~ P13)와 접지단(VSS) 사이에 연결되고 각각의 게이트에 상기 기준전압(VREF_A)을 인가받는 복수개의 N형 제 2 트랜지스터(N11 ~ N13), 상기 제 1 트랜지스터(P11 ~ P13)와 제 2 트랜지스터(N11 ~ N13)의 연결노드의 전압 레벨을 입력받는 제 1 인버터(IV11), 및 상기 제 1 인버터(IV11)의 출력을 입력받는 제 2 인버터(IV12)를 구비한다. 상기 제 1 트랜지스터(P11 ~ P13)의 사이즈는 서로 동일하며, 게이트에는 접지단(VSS)이 연결된다. 상기 제 2 트랜지스터(N11 ~ N13)의 사이즈는 서로 동일하다.
상기 기준전압(VREF_A) 레벨이 상승하여 상기 판단기준 레벨(Vx) 이상이 되면 상기 제 2 트랜지스터(N11 ~ N13)가 턴온 된다. 상기 제 2 트랜지스터(N11 ~ N13)가 턴온 됨으로써 제 2 인버터(IV12)를 통해 지연시간 선택신호(TRIG_A)가 로우 레벨로 활성화된다.
상기 제 1 레벨 검출기(121)에서 상기 판단기준 레벨(Vx)은 제 1 트랜지스터(P11 ~ P13) 및 제 2 트랜지스터(N11 ~ N13)의 사이즈 조절에 의해 원하는 레벨로 설정할 수 있다.
상기 제 2 및 제 3 레벨 검출기(122, 123)는 상기 제 1 레벨 검출기(121)와 동일하게 구성되며, 판단기준 레벨(Vx) 또한 동일하게 설정된다.
상기 가변 지연부(300)는 도 8에 도시된 바와 같이, 상기 액티브 신호(BA_ACT)를 입력 받아 제 1 지연시간 만큼 지연시켜 출력하는 제 1 지연부(310), 및 상기 제 1 지연부(310)의 출력을 상기 지연시간 선택신호(TRIG_C, TRIG_B, TRIG_A)의 조합에 상응하는 제 2 지연시간 만큼 지연시켜 출력하는 제 2 내지 제 4 지연부(320 ~ 340)를 구비한다.
상기 제 1 지연부(310)는 외부 제어 없이 상기 액티브 신호(BA_ACT)를 상기 제 1 지연시간 만큼 지연시켜 출력하는 구성이며, 상기 제 1 지연시간에 상응하는 저항(R) 및 커패시터(C) 또는 인버터 체인을 구비한다.
상기 제 2 내지 제 4 지연부(320 ~ 340)는 상기 제 1 지연부(310)의 출력을 상기 지연시간 선택신호(TRIG_C, TRIG_B, TRIG_A)에 따라 순차적으로 바이패스(bypass) 또는 지연시켜 출력한다. 즉, 지연시간 선택신호(TRIG_C, TRIG_B, TRIG_A)가 로우 레벨로 활성화되면 각 입력신호(BA_ACT_d1, BA_ACT_d2, BA_ACT_d3)를 바이패스 시키고, 상기 지연시간 선택신호(TRIG_C, TRIG_B, TRIG_A)가 하이 레벨로 비활성화되면 각 입력신호(BA_ACT_d1, BA_ACT_d2, BA_ACT_d3)를 정해진 시간만큼 지연시켜 출력한다.
상기 제 2 지연부(320)는 상기 지연시간 선택신호(TRIG_C)와 상기 제 1 지연부(310)의 출력(BA_ACT_d1)을 입력 받는 제 1 낸드 게이트(ND11), 상기 제 1 낸드 게이트(ND11)의 출력을 입력 받는 지연소자(321), 상기 지연시간 선택신호(TRIG_C)를 입력받는 제 1 인버터(IV21), 상기 제 1 인버터(IV21)의 출력과 상기 제 1 지연부(310)의 출력(BA_ACT_d1)을 입력 받는 제 2 낸드 게이트(ND12), 및 상기 지연소자(321)와 상기 제 2 낸드 게이트(ND12)의 출력을 입력 받아 지연된 액티브 신호(BA_ACT_d2)를 다음 단으로 출력하는 제 3 낸드 게이트(ND13)를 구비한다. 상기 제 3 및 제 4 지연부(330, 340)는 상기 제 2 지연부(320)와 동일하게 구성된다. 상기 제 1 내지 제 4 지연부(310 ~ 340)의 지연시간은 회로설계에 따라 같거나 또는 동일할 수 있다. 다만 제 1 내지 제 4 지연부(310 ~ 340) 중 어느 둘의 지연시간의 합이 다른 하나의 지연시간 보다 작지는 않게 설계된다.
상기 구동신호 발생부(20) 및 센스앰프 드라이버(30)는 도 2 및 도 3에 도시된 종래의 기술과 동일하게 구성되므로 구성설명은 생략하기로 한다.
이와 같이 구성된 본 발명의 일실시예에 따른 반도체 메모리 장치의 센스앰프 제어회로의 동작을 도 9를 참조하여 설명하면 다음과 같다.
먼저, 제어부(100)는 기준전압 발생부(110)에서 생성된 복수개의 기준전 압(VREF_A, VREF_B, VREF_C)을 이용하여 외부전압(Vext)의 레벨 변동을 검출하고, 지연시간 선택신호 발생부(120)를 통해 복수개의 지연시간 선택신호(TRIG_A, TRIG_B, TRIG_C)를 선택적으로 활성화시켜 출력한다.
예를 들어, 외부전압(Vext) 레벨이 판단기준 레벨(Vx)과 같은 경우, 상기 외부전압(Vext)을 분배한 상기 복수개의 기준전압(VREF_A, VREF_B, VREF_C) 중에서 VREF_A와 VREF_B를 도 7의 제 1 및 제 2 레벨 검출기(121, 122)가 검출하여 지연시간 선택신호(TRIG_A, TRIG_B)를 로우 레벨로 활성화시켜 출력하도록 설계되었다고 가정한다. 즉, TRIG_A = 로우, TRIG_B = 로우, TRIG_C = 하이 레벨이다.
이후 설명의 편의를 위해 도 8의 제 1 내지 제 4 지연부(310 ~ 340)의 지연시간을 각각 D1, D2, D3, D4라 칭한다.
따라서 도 8의 제 2 지연부(320)가 제 1 지연부(310)를 통해 D1만큼 지연된 BA_ACT_d1을 지연소자(321)를 통해 D2 만큼 지연시켜 BA_ACT_d2를 출력한다. 상기 제 3 및 제 4 지연부(330, 340)는 상기 BA_ACT_d2를 지연없이 바이패스 시켜 최종적으로 BA_ACT_d4를 출력한다. 즉, BA_ACT_d4의 총 지연시간은 D1 + D2가 된다. 도 9와 같이, 구동신호 생성부(20)가 상기 지연된 BA_ACT_d4의 활성화 타이밍에 맞도록 드라이버 구동신호(SAN, SAP1, SAP2)를 출력하고, 그에 따라 센스앰프 드라이버(30)가 센스앰프 구동신호(RTO, SB)를 출력하여 센스앰프(40)를 구동한다.
상기 D1 + D2는 도 1의 지연부(10)의 지연시간과 같거나 비슷한 수준이 될 수 있다.
한편, 외부전압(Vext) 레벨이 판단기준 레벨(Vx) 보다 높은 경우, 상기 외부 전압(Vext)을 분배한 상기 복수개의 기준전압(VREF_A, VREF_B, VREF_C) 중에서 VREF_A, VREF_B 및 VREF_C를 도 7의 제 1 내지 제 3 레벨 검출기(121, 122, 123)가 검출하여 지연시간 선택신호(TRIG_A, TRIG_B, TRIG_C)를 모두 로우 레벨로 활성화시켜 출력한다. 즉, TRIG_A = 로우, TRIG_B = 로우, TRIG_C = 로우 레벨이다.
따라서 도 8의 제 2 내지 제 4 지연부(320, 330, 340)가 제 1 지연부(310)를 통해 D1만큼 지연된 BA_ACT_d1을 지연없이 바이패스 시켜 최종적으로 BA_ACT_d4를 출력한다. 즉, BA_ACT_d4의 총 지연시간은 D1이 된다. 도 9와 같이, 구동신호 생성부(20)가 상기 외부전압(Vext) 레벨이 판단기준 레벨(Vx)과 같은 경우 지연된 BA_ACT_d4의 활성화 타이밍에 비해 D2 만큼 감소된 타이밍에 맞도록 드라이버 구동신호(SAN, SAP1, SAP2)를 출력하고, 그에 따라 센스앰프 드라이버(30)가 센스앰프 구동신호(RTO, SB)를 출력하여 센스앰프(40)를 구동한다. 상기와 같이 외부전압(Vext)이 높아지더라도 지연시간을 감소시켜 적정한 타이밍에 센스앰프(40)가 동작할 수 있도록 하므로 안정적이고 정확한 데이터 센싱이 가능해진다.
한편, 외부전압(Vext) 레벨이 판단기준 레벨(Vx) 보다 낮은 경우, 상기 외부전압(Vext)을 분배한 상기 복수개의 기준전압(VREF_A, VREF_B, VREF_C) 중에서 VREF_A를 도 7의 제 1 레벨 검출기(121)가 검출하여 지연시간 선택신호(TRIG_A)를 로우 레벨로 활성화시켜 출력한다. 즉, TRIG_A = 로우, TRIG_B = 하이, TRIG_C = 하이 레벨이다.
따라서 도 8의 제 2 내지 제 3 지연부(320, 330)가 제 1 지연부(310)를 통해 D1만큼 지연된 BA_ACT_d1을 각각의 지연소자를 통해 D2, D3 만큼 지연시켜 최종적 으로 BA_ACT_d3를 출력한다. 상기 제 4 지연부(340)는 상기 BA_ACT_d3를 지연없이 바이패스 시켜 최종적으로 BA_ACT_d4를 출력한다.즉, BA_ACT_d4의 총 지연시간은 D1 + D2 + D3가 된다. 도 9와 같이, 구동신호 생성부(20)가 상기 외부전압(Vext) 레벨이 판단기준 레벨(Vx)과 같은 경우 지연된 BA_ACT_d4의 활성화 타이밍에 비해 D3 만큼 증가된 타이밍에 맞도록 드라이버 구동신호(SAN, SAP1, SAP2)를 출력하고, 그에 따라 센스앰프 드라이버(30)가 센스앰프 구동신호(RTO, SB)를 출력하여 센스앰프(40)를 구동한다. 상기와 같이 외부전압(Vext)이 낮아지더라도 지연시간을 증가시켜 적정한 타이밍에 센스앰프(40)가 동작할 수 있도록 하므로 안정적이고 정확한 데이터 센싱이 가능해진다.
상술한 본 발명은 지연시간 조절을 위해 외부전압(Vext)의 변동을 검출하는 방식을 사용한 실시예이다. 그러나 본 발명에서 외부전압(Vext)이 반도체 메모리 장치 외부에서 입력되는 전압 만을 정의하는 것은 아니며, 반도체 메모리 장치의 주변회로 영역에 사용되는 전압(Vperi)을 이용할 수도 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 센스앰프 제어회로 및 방법은 외부전압 레벨의 변동에 상관없이 안정적이고 정확한 데이터 센싱이 이루어질 수 있도록 센스앰프를 제어하므로 이를 사용하는 반도체 메모리 장치의 성능을 향상시킬 수 있는 효과가 있다.

Claims (20)

  1. 외부전압 레벨의 변동을 검출하고 그 검출결과에 상응하는 지연시간 선택신호를 출력하는 제어부;
    상기 지연시간 선택신호에 따라 서로 다른 지연시간만큼 액티브 신호를 지연시켜 출력하는 가변 지연부;
    상기 액티브 신호에 따라 구동신호를 출력하는 구동신호 발생부; 및
    상기 구동신호에 따라 센스앰프를 구동하는 센스앰프 드라이버를 구비하는 반도체 메모리 장치의 센스앰프 제어회로.
  2. 제 1 항에 있어서,
    상기 제어부는
    상기 외부전압을 이용하여 복수개의 기준전압을 출력하는 기준전압 발생부, 및
    상기 기준전압 레벨의 변동에 따라 복수개의 지연시간 선택신호를 선택적으로 활성화시켜 출력하는 지연시간 선택신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  3. 제 2 항에 있어서,
    상기 기준전압 발생부는
    상기 외부전압 단자와 접지 단자 사이에 연결된 복수개의 저항을 구비하며, 상기 복수개의 저항들의 연결 노드 중 정해진 노드에서 상기 복수개의 기준전압이 출력되도록 구성되는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  4. 제 3 항에 있어서,
    상기 복수개의 저항은 그 저항 값이 동일한 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  5. 제 2 항에 있어서,
    상기 지연시간 선택신호 발생부는
    상기 복수개의 기준전압을 입력 받고, 자신에게 입력된 기준전압의 레벨이 기설정된 판단기준 레벨 이상인 경우 상기 지연시간 선택신호를 활성화시켜 출력하는 복수개의 레벨 검출기를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  6. 제 5 항에 있어서,
    상기 레벨 검출기는
    상기 외부전압 단자에 연결된 복수개의 제 1 스위칭 소자,
    상기 제 1 스위칭 소자와 접지단에 연결되고 상기 기준전압에 따라 턴온되는 복수개의 제 2 스위칭 소자, 및
    상기 제 1 스위칭 소자와 제 2 스위칭 소자의 연결노드를 통해 상기 지연시간 선택신호를 출력하는 출력단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 스위칭 소자는 트랜지스터로 이루어지며, 상기 트랜지스터 사이즈 조절에 따라 상기 판단기준 레벨이 결정되는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  8. 제 1 항에 있어서,
    상기 가변 지연부는
    상기 액티브 신호를 입력 받아 제 1 지연시간 만큼 지연시켜 출력하는 제 1 지연부, 및
    상기 제 1 지연부의 출력을 상기 지연시간 선택신호의 조합에 상응하는 제 2 지연시간 만큼 지연시켜 출력하는 제 2 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  9. 제 8 항에 있어서,
    상기 제 1 지연부는 상기 제 1 지연시간에 상응하는 지연소자를 구비하는 것 을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  10. 제 8 항에 있어서,
    상기 제 2 지연부는
    상기 제 1 지연부의 출력을 상기 지연시간 선택신호에 따라 순차적으로 바이패스(bypass) 또는 지연시켜 출력하는 복수개의 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  11. 제 10 항에 있어서,
    상기 복수개의 지연부는
    상기 지연시간 선택신호가 활성화되면 입력신호를 바이패스 시키고, 상기 지연시간 선택신호가 비활성화되면 입력신호를 정해진 시간만큼 지연시켜 출력하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  12. 제 10 항에 있어서,
    상기 복수개의 지연부는
    상기 지연시간 선택신호와 상기 제 1 지연부의 출력을 입력 받는 제 1 논리소자,
    상기 제 1 논리소자의 출력을 입력 받는 지연소자,
    반전된 지연시간 선택신호와 상기 제 1 지연부의 출력을 입력 받는 제 2 논 리소자, 및
    상기 지연소자와 상기 제 2 논리소자의 출력을 입력 받아 다음 단으로 출력하는 제 3 논리소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  13. 제 12 항에 있어서,
    상기 제 1 내지 제 3 논리소자는 낸드 게이트인 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  14. 제 10 항에 있어서,
    상기 복수개의 지연부 각각의 지연시간은 서로 다른 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 외부전압은 반도체 메모리 장치 외부에서 공급되는 전압 또는 반도체 메모리 장치의 주변영역에서 사용되는 전압 중 하나 인 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어회로.
  16. 메모리 셀에 기록된 데이터를 구동신호에 따른 타이밍에 맞도록 감지하는 센스앰프를 갖는 반도체 메모리 장치의 센스앰프 제어방법으로서,
    외부전압 레벨을 검출하는 단계;
    상기 외부전압 레벨 검출 결과에 따라 서로 다른 시간만큼 액티브 신호를 지연시키는 단계; 및
    상기 지연된 액티브 신호에 따라 상기 구동신호를 발생시키는 단계를 포함하는 반도체 메모리 장치의 센스앰프 제어방법.
  17. 제 16 항에 있어서,
    상기 외부전압 레벨을 검출하는 단계는
    상기 외부전압 레벨을 분배하여 복수개의 기준전압을 생성하는 단계, 및
    상기 복수개의 기준전압 레벨과 판단기준 레벨을 비교하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어방법.
  18. 제 16 항에 있어서,
    상기 외부전압 레벨 검출 결과에 따라 서로 다른 시간만큼 액티브 신호를 지연시키는 단계는
    상기 외부전압 레벨과 판단기준 레벨을 비교하여 지연시간을 기준 지연시간에 비해 증가 또는 감소시켜 설정하는 단계, 및
    상기 설정된 지연시간 만큼 상기 액티브 신호를 지연시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어방법.
  19. 제 18 항에 있어서,
    상기 외부전압 레벨과 판단기준 레벨을 비교하여 지연시간을 기준 지연시간에 비해 증가 또는 감소시켜 설정하는 단계는
    상기 외부전압 레벨이 판단기준 레벨 보다 높을 경우 상기 지연시간을 상기 기준 지연시간에 비해 감소시켜 설정하고, 상기 외부전압 레벨이 판단기준 레벨 보다 낮을 경우 상기 지연시간을 상기 기준 지연시간에 비해 증가시켜 설정하는 단계임을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어방법.
  20. 제 16 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 외부전압은 반도체 메모리 장치 외부에서 공급되는 전압 또는 반도체 메모리 장치의 주변영역에서 사용되는 전압 중 하나 인 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 제어방법.
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