JP3247647B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特にＤＲＡＭの内部電源を生成する内部電源回
路に関する。

【０００２】

【従来の技術】近時、ＤＲＡＭに代表される半導体メモ
リの分野においては、その記憶容量の大規模化が進み、
チップ内に集積されるトランジスタは極めて微細なもの
となっている。

【０００３】微細なトランジスタは電気的な耐圧が弱い
ため、チップ内部に設けた内部電源降圧回路によって外
部電源ＶＣＣを降圧して内部電源Ｖｉｎｔを生成し、こ
れによりチップ内部に形成された集積回路を駆動するよ
うにしている。

【０００４】従来の内部電源降圧回路は、サイズが大き
いＮチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）により構成さ
れている。即ちこのＮＭＯＳのドレインに外部電源ＶＣ
Ｃを供給し、そのソースより内部電源Ｖｉｎｔを得る。

【０００５】このタイプの降圧回路の利点は負荷電流を
大きくできることである。これにより、ＤＲＡＭチップ
が活性状態となり、その内部に形成された集積回路が内
部電源Ｖｉｎｔを大量に消費した場合でも、その消費に
合わせて充分な内部電源Ｖｉｎｔを供給することができ
る。

【０００６】しかし、ＮＭＯＳを用いた降圧回路は、負
荷電流を大きくできる利点がある反面、負荷電流を小さ
くし難い、という事情がある。即ちＤＲＡＭチップが待
機状態となり、その内部に形成された集積回路が内部電
源Ｖｉｎｔをほとんど消費しない場合でも、降圧回路の
ＮＭＯＳは、外部電源ＶＣＣから内部電源Ｖｉｎｔに向
けて電流を流し続けてしまう。

【０００７】このような降圧回路を搭載したＤＲＡＭで
は、その外部電源ＶＣＣの消費量を削減し難く、さらな
る低消費電力化の追求が困難化している。

【０００８】なお、外部電源ＶＣＣの消費量を削減する
ためには、例えばチップが待機状態になった時、降圧回
路のＮＭＯＳを“オフ”させれば良い。

【０００９】しかし、降圧回路のＮＭＯＳはそのサイズ
が大きく、そのゲートの充放電に時間を要し、高速に
“オン／オフ”できない。よって、半導体記憶装置の中
でも高速な動作が要求されているＤＲＡＭ、特にシンク
ロナスＤＲＡＭにおいては、チップが活性状態／待機状
態に関わらず、常に“オン”させているのが実状であ
る。

【００１０】

【発明が解決しようとする課題】以上のように、従来の
ＮＭＯＳを用いた降圧回路では、外部電源ＶＣＣの消費
量を削減するためには、チップが待機状態の時に“オ
フ”させれば良い。しかし、ＮＭＯＳのサイズが大き
く、降圧回路の“オン／オフ”動作に時間を要する。こ
のため、高速な動作が要求されるＤＲＡＭ、特にシンク
ロナスＤＲＡＭにおいては、降圧回路のＮＭＯＳを常時
“オン”させている。このため、チップが待機状態であ
っても外部電源ＶＣＣの消費量が大きくなっており、さ
らなる低消費電力化が難しくなっている。

【００１１】この発明は上記事情に鑑み為されたもの
で、その目的は、外部電源ＶＣＣの消費量を削減でき、
かつ内部が複数のバンクに分割されるようなデバイスに
も対応可能な内部電源降圧回路を備えた半導体集積回路
装置を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、この発明では、データを記憶する記憶部と、待機時
用の内部電源回路および活性時用の内部電源回路を含
み、前記記憶部に供給される内部電源を外部電源より生
成する内部電源生成部と、前記活性時用の内部電源回路
を制御する制御部とを具備する。そして、前記制御部
は、前記記憶部に複数のバンクが設定された時、少なく
とも一つのバンクが活性状態である間、前記活性時用の
内部電源回路を活性化させる制御回路を有することを特
徴としている。

【００１３】また、前記制御回路は、前記複数のバンク
をそれぞれ活性化させる信号の論理和信号に同期して前
記活性時用の内部電源回路を活性化させることを特徴と
している。

【００１４】また、前記制御回路は、前記複数のバンク
をそれぞれ活性化させる信号の論理和信号に同期して前
記活性時用の内部電源回路を活性化させ、前記論理和信
号が反転してからある一定の時間が経過した後に、前記
活性時用の内部電源回路を非活性化させることを特徴と
している。

【００１５】また、前記制御回路は、パワーダウンモー
ドに入った時、前記論理和信号に関わらずに、前記活性
時用の内部電源回路を非活性化させることを特徴として
いる。

【００１６】また、前記制御回路は、パワーダウンモー
ドに入った時、少なくとも前記記憶部内に設けられたメ
モリセルからのデータが増幅された後に、前記論理和信
号に関わらずに、前記活性時用の内部電源回路を非活性
化させることを特徴としている。

【００１７】また、前記制御回路は、データ出力時に
は、前記論理和信号に関わらずに、前記活性時用の内部
電源回路を活性化させることを特徴としている。

【００１８】上記のような半導体集積回路装置によれ
ば、内部電源生成部が、待機時用の内部電源回路と活性
時用の内部電源回路とを含むので、待機時用の内部電源
回路の、例えばバイアス電流を小さくすれば、待機時に
おける外部電源の消費量を軽減させることができる。

【００１９】さらに、制御部が、記憶部に複数のバンク
が設定され、少なくとも一つのバンクが活性状態である
間は、活性時用の内部電源回路が活性化されるので、記
憶部が複数のバンクに分割されるようなデバイスにも対
応可能となる。

【００２０】

【発明の実施の形態】以下、図面を参照して、この発明
の実施形態を説明する。

【００２１】図１は、この発明の一実施形態に係るシン
クロナスＤＲＡＭの基本構成を示すブロック図である。

【００２２】図１には、一実施形態として１６Ｍｂｉｔ
のメモリ容量を有するシンクロナスＤＲＡＭの例が示さ
れている。このシンクロナスＤＲＡＭは、メモリのコア
になる回路として、ダイナミック型のメモリセルがマト
リクス状に配置されたセルアレイ、セルアレイのローを
選択するローデコーダ、セルアレイのカラムを選択する
カラムデコーダ、セルアレイからの読み出しデータ、お
よびセルアレイへの書き込みデータを増幅／ラッチする
センスアンプを有する。

【００２３】なお、図１には、１６Ｍｂｉｔの記憶容量
を、アドレス的に１６分割（２０４８×５１２×１６）
し、１ＭｂｉｔＤＲＡＭを１６個搭載したメモリシステ
ムと等価な構成を、１チップに実現する例を示す。１６
分割してチップに得た１ＭｂｉｔＤＲＡＭに相当する部
分は、この明細書においては、１Ｍｂｉｔメモリ部と称
し、参照符号１を付す。

【００２４】また、１６個の１Ｍｂｉｔメモリ部１は、
複数のバンク、図１に示す例では、８個ずつの２つのバ
ンク（ＢＡＮＫ０，ＢＡＮＫ１）に分割されている。そ
して、２つのバンクからはそれぞれ、一度に×８ビット
のデータ（ＤＱ０〜ＤＱ７）が出力される。

【００２５】このように１チップに設定された複数のバ
ンクは、ＢＡＮＫ０が活性状態の時にＢＡＮＫ１は待機
状態、というように独立した動作（インターリーブ・バ
ンク・アクティブ動作）が可能である。

【００２６】２つのバンクに分割された１６個の１Ｍｂ
ｉｔメモリ部１はそれぞれ、制御部２によって制御され
る。

【００２７】制御部２は、外部クロックＣＬＫを取り込
むクロックバッファ１１、チップセレクト信号 /ＣＳ、
ローアドレスストローブ信号 /ＲＡＳ、カラムアドレス
ストローブ信号 /ＣＡＳおよびライトイネーブル信号 /
ＷＥなどの信号のロジックによって指定されるコマンド
をデコードするコマンドデコーダ１２、コマンドデコー
ダ１２によってデコードされたコマンドから、内部制御
信号を生成する制御信号ジェネレータ１３、アドレス信
号Ａ０〜Ａ１０およびバンクセレクト信号ＢＳをチップ
に取り込むアドレスバッファ１４、バースト長、ＣＡＳ
レイテンシ等の設定モードを記憶させておくモードレジ
スタ１５、リフレッシュカウンタ１６、カラムカウンタ
１７などから構成される。

【００２８】２つのバンクに分割された１６個の１Ｍｂ
ｉｔメモリ部１からのデータの読み出し／書き込みは、
データコントロール回路２１、Ｉ／Ｏデータバッファ２
２を介して行われる。

【００２９】これらの回路は、内部電源Ｖｉｎｔにより
動作される。この内部電源Ｖｉｎｔは、同じチップ内に
設けられた内部電源生成部３により生成される。なお、
Ｉ／Ｏデータバッファ２２の内部に設けられている図示
せぬ出力段は、外部電源ＶＣＣにより駆動されても良
い。

【００３０】内部電源生成部３は、２つの内部電源降圧
回路から構成される。１つは待機時用の降圧回路３１、
もう１つは活性時用の降圧回路３２である。

【００３１】待機時用の降圧回路３１は、チップに電源
が投入された時点から常に動作され、電源が投入されて
いる間は常に内部電源Ｖｉｎｔを生成する。

【００３２】図１に示す待機時用の降圧回路３１は、基
準電圧Ｖｒｅｆが発生されていれば外部電源ＶＣＣを降
圧し、内部電源Ｖｉｎｔを生成する。基準電圧Ｖｒｅｆ
はＶｒｅｆ発生回路４１で発生される。ＶＣＣレベル検
知回路４２は、電源が投入されたか否かを検知する回路
で、外部電源ＶＣＣのレベルが所定の値よりも高くなる
と、電源が投入されたことを検知し、パワーオン検知信
号ＰＷＯＮを出力する。Ｖｒｅｆ発生回路４１は、この
パワーオン検知信号ＰＷＯＮが、電源投入を示している
間、常に基準電圧Ｖｒｅｆを発生する。これにより、待
機時用の降圧回路３１は、電源が投入されている間は常
に内部電源Ｖｉｎｔを生成する。

【００３３】待機時用の降圧回路３１は、駆動電流が少
なくバイアス電流が数μＡとごく僅かな回路である。こ
れにより、待機状態時において、外部電源ＶＣＣの消費
を抑制する。

【００３４】図２は、待機時用の降圧回路３１の一回路
例を示す回路図である。

【００３５】図２に示すように、待機時用の降圧回路３
１は、ソースに外部電源ＶＣＣを受けるＰＭＯＳ１０１
と、ＰＭＯＳ１０１のドレインと回路内接地点ＶＳＳと
の間に直列に接続された抵抗１０２、抵抗１０３と、オ
ペアンプ１０４とを有する。ＰＭＯＳ１０１のゲートに
はオペアンプ１０４の出力（Ｏ）が供給される。オペア
ンプ１０４のマイナス入力（−）には基準電圧Ｖｒｅｆ
が供給され、そのプラス入力（＋）には、抵抗１０２と
抵抗１０３との接続ノード１０５の電圧が供給される。
抵抗１０２と抵抗１０３との抵抗比は、基準電圧Ｖｒｅ
ｆの電位と接続ノード１０５の電位とが互いに等しくな
った時、内部電源Ｖｉｎｔが設定したい値となるように
調節されている。内部電源Ｖｉｎｔは、ＰＭＯＳ１０１
のソースと抵抗１０２との接続ノード１０６から得られ
る。

【００３６】オペアンプ１０４は、マイナス入力（−）
の電圧がプラス入力（＋）の電圧よりも高い場合、その
電位差に応じ、その出力レベルを下げてＰＭＯＳ１０１
を“オン”させ、接続ノード１０５の電圧を上げる。

【００３７】また、マイナス入力（−）の電圧がプラス
入力（＋）の電圧よりも低い場合には、その電位差に応
じ、その出力レベルを上げてＰＭＯＳ１０１を“オフ”
させ、接続ノード１０５の電圧を下げる。

【００３８】待機時用の降圧回路３１は、内部電源Ｖｉ
ｎｔの電圧を電源が投入されている間、このようなフィ
ードバック制御によって、接続ノード１０６の電圧を一
定の値に保ち、一定の内部電源Ｖｉｎｔを生成する。

【００３９】また、活性時用の降圧回路３２は、駆動電
流が大きくその分バイアス電流も数百μＡ〜数ｍＡと大
きい回路である。活性時用の降圧回路３２は、チップが
活性状態となった時に動作され、チップが活性状態の間
だけ内部電源Ｖｉｎｔを生成する。このため、図１に示
す活性時用の降圧回路３２は、降圧回路用制御部４を有
している。

【００４０】降圧回路用制御部４は、降圧回路を制御す
る制御回路５１を有する。この制御回路５１は、制御信
号ジェネレータ１３からの制御信号を受けて、降圧回路
活性信号ＡＣＴＶを出力する。

【００４１】図３は、活性時用の降圧回路３２の一回路
例を示す回路図である。

【００４２】図３に示すように、ソースに外部電源ＶＣ
Ｃを受けるＰＭＯＳ１１１、ＰＭＯＳ１１１のドレイン
にソースを接続したＰＭＯＳ１１２、ソースに回路内接
地電位ＶＳＳを受けるＮＭＯＳ１１３、ＰＭＯＳ１１２
のドレインとＮＭＯＳ１１３のドレインとの間に直列に
接続された抵抗１１４および抵抗１１５、出力（Ｏ）を
ＰＭＯＳ１１１のゲートに接続し、プラス入力（＋）を
抵抗１１４と抵抗１１５との接続ノード１１６に接続
し、マイナス入力（−）に基準電圧Ｖｒｅｆを受けるオ
ペアンプ１１７と、ＰＭＯＳ１１１のゲートと外部電源
ＶＣＣとの間に直列に接続されたＰＭＯＳ１１８とを有
する。また、抵抗１１４と抵抗１１５との抵抗比は図２
に示した抵抗１０２と抵抗１０３との抵抗比と同じであ
り、基準電圧Ｖｒｅｆの電位と接続ノード１１６の電位
とが互いに等しくなった時、内部電源Ｖｉｎｔが設定し
たい値となるように調節されている。

【００４３】活性信号ＡＣＴＶが“Ｈ”レベルの時、Ｐ
ＭＯＳ１１２、ＮＭＯＳ１１３はそれぞれ“オン”し、
ＰＭＯＳ１１８は“オフ”する。これにより、ＰＭＯＳ
１１１は、オペアンプ１１７の出力により制御されるよ
うになり、活性時用の降圧回路３２は活性化し、内部電
源Ｖｉｎｔを生成する。

【００４４】オペアンプ１１７は、プラス入力（＋）の
電圧が基準電圧Ｖｒｅｆよりも低くなった場合、その電
位差に応じ、その出力レベルを下げてＰＭＯＳ１１１を
“オン”させ、接続ノード１１６の電圧を上げる。

【００４５】一方、プラス入力（＋）の電圧が基準電圧
よりも高くなった場合、その電位差に応じ、その出力レ
ベルを上げてＰＭＯＳ１１１を“オフ”させ、接続ノー
ド１１６の電圧を下げる。

【００４６】このようなフィードバック制御により、Ｐ
ＭＯＳ１１１のドレインとＰＭＯＳ１１２のソースとの
接続ノード１１９の電圧、即ち内部電源Ｖｉｎｔの値は
一定に保たれる。

【００４７】なお、参照符号１２０に示す回路は、活性
信号ＡＣＴＶの“Ｈ”レベルを、内部電源Ｖｉｎｔのレ
ベルから、外部電源ＶＣＣのレベルにシフトさせるレベ
ルシフト回路である。

【００４８】また、活性信号ＡＣＴＶが“Ｌ”レベルの
時、ＰＭＯＳ１１２、ＮＭＯＳ１１３はそれぞれ“オ
フ”し、ＰＭＯＳ１１８は“オン”する。これにより、
ＰＭＯＳ１１１が“オフ”し、活性時用の降圧回路３２
は非活性となる。

【００４９】このように、待機時用の降圧回路３１と活
性時用の降圧回路３２とを１チップにそれぞれ搭載する
ことで、チップは、待機状態における消費電力の増大を
抑制でき、待機状態における消費電力のスペックが厳し
くなってきても、ＮＭＯＳを用いた従来の降圧回路に比
べて、そのスペックを充分に満足させやすい構成とな
る。そして、活性状態においては、ＮＭＯＳを用いた従
来の降圧回路と同様に、内部電源Ｖｉｎｔを充分に確保
することができる。

【００５０】汎用ＤＲＡＭにおいては、活性時用の降圧
回路３２の作動・停止を制御する信号ＡＣＴＶは、例え
ば信号ＲＩＮＴに同期させれば良い。信号ＲＩＮＴは、
ローアドレスストローブ信号 /ＲＡＳに同期した信号で
あり、一般にはＲＡＳバッファの出力である。例えば信
号ＲＩＮＴは、信号 /ＲＡＳの立ち下がりから、ワード
線の活性化、ダイナミック型メモリセルへのデータ再書
き込み（リフレッシュ）、場合によってはデータの読み
出しまたは書き換えを行い、その後、信号 /ＲＡＳの立
ち上がりによりプリチャージを開始するまでの間、
“Ｈ”レベルとなる信号である。

【００５１】即ち、汎用ＤＲＡＭにおいては、信号ＡＣ
ＴＶは、アレイの活性状態を示す信号、例えば信号 /Ｒ
ＡＳに同期させればよい。

【００５２】これに対して、シンクロナスＤＲＡＭにお
いては、単純に信号 /ＲＡＳに,信号ＡＣＴＶを同期さ
せると、その動作上、不都合が生じる。シンクロナスＤ
ＲＡＭでは、信号 /ＲＡＳがアレイの活性状態を示す信
号になっていないからである。

【００５３】シンクロナスＤＲＡＭでは、図１に示した
ように、多バンク方式が採用される。特にインターリー
ブ・バンク・アクティブ動作では、あるバンクが活性化
され、一連のデータ再書き込み動作が行われている途中
で、他のバンクが活性化される。このため、信号ＡＣＴ
Ｖを、信号 /ＲＡＳに同期させてしまうと、他のバンク
が活性状態である際中に、活性時用の降圧回路３２の動
作が停止されてしまう、という矛盾した動作を行うよう
になってしまう。

【００５４】そこで、この一実施形態では、シンクロナ
スＤＲＡＭにも対応できるように、活性時用の降圧回路
３２の作動・停止を制御する制御回路５１を含む内部電
源制御部４を有する。

【００５５】以下、制御回路５１の回路例のいくつか
を、順次説明する。

【００５６】［第１の回路例］図４は制御回路５１の第
１の回路例を示す回路図である。

【００５７】図４に示すように、制御回路５１は、チッ
プが活性状態となった時に、活性時用の降圧回路３２を
動作させるために、バンク活性信号ＢＡＮＫ０〜ＢＡＮ
ＫｎのＯＲ論理をとり信号ＢＡＮＫＯＲを生成する。

【００５８】バンク活性信号ＢＡＮＫ０はバンク０を活
性とする間“Ｈ”レベルとなる信号、バンク活性信号Ｂ
ＡＮＫ１はバンク１を活性とする間“Ｈ”レベルとなる
信号、…、バンク活性信号ＢＡＮＫｎはバンクｎを活性
とする間に“Ｈ”レベルとなる信号である。

【００５９】なお、図１に示すシンクロナスＤＲＡＭで
は、バンクが２つであるので、バンク活性信号は、ＢＡ
ＮＫ０とＢＡＮＫ１との２つのみとなる。

【００６０】このような信号のＯＲ論理をとることで、
バンク活性信号ＢＡＮＫ０〜ＢＡＮＫｎのいずれか一つ
でも“Ｈ”レベルであれば信号ＢＡＮＫＯＲは“Ｈ”レ
ベルとなる。図４中、参照符号１５１に示す回路が、信
号ＢＡＮＫＯＲを生成する回路である。

【００６１】このような信号ＢＡＮＫＯＲを、信号ＡＣ
ＴＶとして使用することで、チップ内のバンクのうちい
ずれか一つでも活性状態であれば、活性時用の降圧回路
３２は作動され、内部電源Ｖｉｎｔを生成する。

【００６２】上記の通り、信号ＢＡＮＫＯＲは、そのま
ま信号ＡＣＴＶとして使用することが可能であるが、こ
の一実施形態では、信号ＡＣＴＶを“Ｈ”レベルから
“Ｌ”レベルに下げるタイミングを、バンク活性信号Ｂ
ＡＮＫ０〜ＢＡＮＫｎがオール“Ｌ”レベルとなった
後、チップが完全に待機状態となるまでの時間分、遅延
させた時点に設定するようにしている。

【００６３】即ち図１に示すシンクロナスＤＲＡＭを例
にとれば、信号ＡＣＴＶは、１Ｍｂｉｔメモリ部１を活
性状態からプリチャージ状態に移行させるコマンドが入
力され、バンク活性信号ＢＡＮＫｎが“Ｈ”レベルから
“Ｌ”レベルに下がり、信号ＢＡＮＫＯＲが“Ｈ”レベ
ルから“Ｌ”レベルに下がった後、１Ｍｂｉｔメモリ部
１が完全にプリチャージ状態となるまでの時間、遅延さ
せて“Ｈ”レベルから“Ｌ”レベルに下げられる。図４
中、参照符号１５２に示す回路が、その遅延時間を決定
する遅延回路である。

【００６４】遅延回路１５２は、信号ＢＡＮＫＯＲが
“Ｌ”レベルから“Ｈ”レベルとなるときには、信号Ａ
ＣＴＶを、実質的に遅延させずに“Ｌ”レベルから
“Ｈ”レベルとする。

【００６５】これに対して、信号ＢＡＮＫＯＲが“Ｈ”
レベルから“Ｌ”レベルとなるときには、信号ＡＣＴＶ
を、遅延回路１５２に設けられた遅延段、即ちタイマー
１５３が有する遅延時間τＲＣ、遅延させた後、“Ｈ”
レベルから“Ｌ”レベルとする。

【００６６】タイマー１５３は、例えばＣＭＯＳ型イン
バータＩＮＶ内に設けた抵抗Ｒ、および容量Ｃとから構
成され、遅延時間τＲＣは、これらの抵抗Ｒと容量Ｃと
で実質的に決定される。この遅延時間τＲＣは、１Ｍｂ
ｉｔメモリ部１のプリチャージ開始からプリチャージ完
了までに要する時間と実質的に同等か、それ以上であ
る。

【００６７】このような構成により、１Ｍｂｉｔメモリ
部１が活性状態からプリチャージ動作に完全に移行する
までの間に、活性時用の降圧回路３２が停止することが
なく、例えば内部電源Ｖｉｎｔが不足してしまうような
事情を解消できる。よって、内部電源Ｖｉｎｔの不足に
起因した予期せぬ誤動作を抑制できる。

【００６８】［第２の回路例］次に制御回路５１の第２
の回路例を説明する。

【００６９】シンクロナスＤＲＡＭでは、バンクを活性
化した状態からパワーダウンモードに入ることが許され
ており、このパワーダウンモード中の消費電流の上限は
数ｍＡと定められている。

【００７０】ところで、バイアス電流が大きい活性時用
の降圧回路３２が、パワーダウンモード中に動作したま
まであると、活性時用の降圧回路３２のサイズが増すこ
とで、それ自身の消費電流が増えた場合や、スペックが
より厳しく変更された場合等、この降圧回路３２の消費
電流だけで、上限が数ｍＡというスペックを超えてしま
う場合も充分に考えられる。

【００７１】第２の回路例は、そのような事情に対応で
きるようにしたものである。

【００７２】図５は制御回路５１の第２の回路例を示す
回路図である。

【００７３】図５に示すように、遅延回路１５２の出力
にスイッチ回路１６１が設けられている。この例におけ
るスイッチ回路１６１はＮＯＲ回路から構成されてい
る。ＮＯＲ回路の第１の入力には遅延回路１５２の出力
信号をインバータ１６２により反転させた信号が入力さ
れる。また、その第２の入力にはパワーダウンモードを
示す信号ＰＷＲＤＮが入力される。信号ＰＷＲＤＮは、
パワーダウンモード中“Ｈ”レベルであり、パワーダウ
ンモード以外の時は“Ｌ”レベルである。

【００７４】スイッチ回路１６１を構成するＮＯＲ回路
は“Ｌ”レベル活性である。このため、信号ＰＷＲＤＮ
が“Ｌ”レベルの時には、スイッチ回路１６１を構成す
るＮＯＲ回路は、インバータとして機能する。

【００７５】したがって、パワーダウンモード以外の
時、スイッチ回路１６１は、信号ＡＣＴＶの論理を遅延
回路１５２の出力レベルに応じて変更させる。

【００７６】一方、パワーダウンモードの時、スイッチ
回路１６１は、信号ＡＣＴＶの論理を遅延回路１５２の
出力レベルに関わらずに“Ｌ”レベルに固定し、活性時
用の降圧回路３２の動作を停止させる。

【００７７】このように第２の回路例では、パワーダウ
ンモードの時、信号ＡＣＴＶの論理を、遅延回路１５２
の出力レベルに関わらずに“Ｌ”レベルに固定できるの
で、パワーダウンモードの時に活性時用の降圧回路３２
の動作を停止できる。よって、パワーダウンモード中に
おける消費電流を抑制することができる。

【００７８】［第３の回路例］第３の回路例は、第２の
回路例と同様、パワーダウンモードに対応できる他の回
路例である。

【００７９】図６は制御回路５１の第３の回路例を示す
回路図である。

【００８０】図６に示すように、第３の回路例は、パワ
ーダウンモードの時に信号ＡＣＴＶの論理を、信号ＢＡ
ＮＫＯＲの論理に関わらずに“Ｌ”レベルに固定するス
イッチ回路１６１’を、遅延回路１５２の入力の前に設
けたところが、第２の回路例と異なっている。

【００８１】この例におけるスイッチ回路１６１’はＮ
ＡＮＤ回路から構成されている。ＮＡＮＤ回路の第１の
入力には信号ＢＡＮＫＯＲが入力され、その第２の入力
にはパワーダウンモードを示す信号ＰＷＲＤＮをインバ
ータ１６３で反転させた信号が入力される。

【００８２】スイッチ回路１６１’を構成するＮＡＮＤ
回路は“Ｈ”レベル活性である。このため、信号ＰＷＲ
ＤＮが“Ｌ”レベルの時には、スイッチ回路１６１’を
構成するＮＡＮＤ回路は、インバータとして機能する。

【００８３】したがって、パワーダウンモード以外の
時、スイッチ回路１６１’は、信号ＢＡＮＫＯＲの論理
の変化に応じて、その出力の論理を変化させて、遅延回
路１５２に入力する。これにより、遅延回路１５２が出
力する信号ＡＣＴＶの論理は、信号ＢＡＮＫＯＲの論理
に応じて変更される。

【００８４】一方、パワーダウンモードの時、スイッチ
回路１６１’は、信号ＢＡＮＫＯＲの論理に関わらず
に、その論理を“Ｈ”レベルに固定して、遅延回路１５
２に入力する。これにより、遅延回路１５２が出力する
信号ＡＣＴＶの論理は、信号ＢＡＮＫＯＲの論理に関わ
らずに、“Ｌ”レベルに固定される。

【００８５】よって、第２の回路例と同様に、パワーダ
ウンモードの時に活性時用の降圧回路３２の動作を停止
でき、パワーダウンモード中における消費電流を抑制す
ることができる。

【００８６】また、第３の回路例の利点は、パワーダウ
ンモードに入り、信号ＡＣＴＶを“Ｈ”レベルから
“Ｌ”レベルに下げる時、遅延時間τＲＣ分遅延させる
ことができることである。

【００８７】［第４の回路例］次に制御回路５１の第４
の回路例を説明する。

【００８８】シンクロナスＤＲＡＭでは、プリチャージ
動作が始まってから、クロックレイテンシが“２”の場
合（ＣＬ＝２）ではクロック１サイクル分、クロックレ
イテンシが“３”の場合（ＣＬ＝３）ではクロック２サ
イクル分、クロックレイテンシが“４”の場合（ＣＬ＝
４）ではクロック３サイクル分後まで、バースト・デー
タ出力を行うことが許されている。

【００８９】また、クロックの１サイクルが、１μｓｅ
ｃと最大値である場合で“ＣＬ＝４”である場合には、
プリチャージを開始してから、２μｓｅｃ以上後に新た
なデータを出力することも許されている。

【００９０】ところが、上記のように抵抗Ｒと容量Ｃと
を用いたタイマー１５３により、プリチャージ完了を見
計らって、活性用の降圧回路３２の動作を停止させると
いう制御のみでは、プリチャージ完了後にも引き続き行
われるバースト・データ出力時に、活性時用の降圧回路
３２の動作が停止してしまい、データ出力系を動作させ
るのに充分な内部電源Ｖｉｎｔを供給できなくなる事情
も想定される。

【００９１】第４の回路例は、そのような事情に対応で
きるようにしたものである。

【００９２】図７は制御回路５１の第４の回路例を示す
回路図である。

【００９３】図７に示すように、第４の回路例では、遅
延回路１５２の出力段１７０を構成するＮＡＮＤ回路の
第３の入力に、データ出力をイネーブルする信号ＤＯＥ
ＮＢをインバータ１７２で反転させた信号を、さらに入
力するようにしている。信号ＤＯＥＮＢは、データを出
力している時に“Ｈ”レベル、出力していない時に
“Ｌ”レベルとなる信号である。

【００９４】出力段１７０を構成するＮＡＮＤ回路は
“Ｈ”レベル活性である。このため、信号ＤＯＥＮＢが
“Ｌ”レベルの時には、出力段１７０を構成するＮＡＮ
Ｄ回路は、２入力のＮＡＮＤ回路として機能する。

【００９５】したがって、データを出力していない時、
出力段１７０は、信号ＡＣＴＶの論理を、信号ＢＡＮＫ
ＯＲの論理に応じて変更させる。

【００９６】一方、データを出力している時、出力段１
７０は、信号ＡＣＴＶの論理を、信号ＢＡＮＫＯＲの論
理に関わらずに“Ｈ”レベルに固定し、活性時用の降圧
回路３２を作動させ続ける。

【００９７】このように第４の回路例では、データを出
力している時、信号ＡＣＴＶの論理を、信号ＢＡＮＫＯ
Ｒの論理に関わらずに“Ｈ”レベルに固定できるので、
データを出力している時には、活性時用の降圧回路３２
を作動させ続けることができる。よって、データ出力中
に、内部電源Ｖｉｎｔが不足するような事情を解消する
ことができる。

【００９８】［第５の回路例］第５の回路例は、第４の
回路例と同様、データ出力中に、活性時用の降圧回路３
２を作動させ続けることができる他の回路例である。

【００９９】図８は制御回路５１の第５の回路例を示す
回路図である。

【０１００】図８に示すように、第５の回路例は、デー
タ出力中に、信号ＡＣＴＶの論理を、信号ＢＡＮＫＯＲ
の論理に関わらずに“Ｈ”レベルに固定するスイッチ回
路１７１を、遅延回路１５２の入力の前に設けたところ
が、第４の回路例と異なっている。

【０１０１】この例におけるスイッチ回路１７１はＮＯ
Ｒ回路から構成されている。ＮＯＲ回路の第１の入力に
は信号ＢＡＮＫＯＲが入力され、その第２の入力にはデ
ータ出力中を示す信号ＤＯＥＮＢが入力される。

【０１０２】スイッチ回路１７１を構成するＮＯＲ回路
は“Ｌ”レベル活性である。このため、信号ＤＯＥＮＢ
が“Ｌ”レベルの時には、スイッチ回路１７１を構成す
るＮＯＲ回路は、インバータとして機能する。

【０１０３】したがって、データを出力していない時、
スイッチ回路１７１は、信号ＢＡＮＫＯＲの論理の変化
に応じてその出力の論理を変化させて、遅延回路１５２
に入力する。これにより、遅延回路１５２が出力する信
号ＡＣＴＶの論理は、信号ＢＡＮＫＯＲの論理に応じて
変更される。

【０１０４】一方、データを出力している時、スイッチ
回路１７１は、信号ＢＡＮＫＯＲの論理に関わらずに、
その論理を“Ｌ”レベルに固定して、遅延回路１５２に
入力する。これにより、遅延回路１５２が出力する信号
ＡＣＴＶの論理は、信号ＢＡＮＫＯＲの論理に関わらず
に、“Ｈ”レベルに固定される。

【０１０５】よって、第４の回路例と同様に、データ出
力中に、信号ＢＡＮＫＯＲの論理に関わらずに、活性時
用の降圧回路３２を作動させ続けることができ、データ
出力中に、内部電源Ｖｉｎｔが不足するような事情を解
消できる。

【０１０６】また、第５の回路例の利点は、データ出力
が終了し、信号ＡＣＴＶを“Ｈ”レベルから“Ｌ”レベ
ルに下げる時、遅延時間τＲＣ分遅延させることができ
ることである。

【０１０７】［第６の回路例］第６の回路例は、パワー
ダウンモードに対応でき、かつデータ出力中に、活性時
用の降圧回路３２を作動させ続けることができる回路例
である。

【０１０８】図９は制御回路５１の第６の回路例を示す
回路図である。

【０１０９】図９に示すように、ＮＡＮＤ回路により構
成された遅延回路１５２の出力段１７０の第３の入力
に、信号ＤＯＥＮＢをインバータ１７２により反転させ
た信号を入力し、かつ遅延回路１５２の出力に、ＮＯＲ
回路により構成されたスイッチ回路１６１が設けられて
いる。スイッチ回路１６１を構成するＮＯＲ回路の第１
の入力には遅延回路１５２の出力信号をインバータ１６
２により反転させた信号が入力される。また、その第２
の入力には信号ＰＷＲＤＮが入力される。

【０１１０】出力段１７０を構成するＮＡＮＤ回路は
“Ｈ”レベル活性であり、また、スイッチ回路１６１を
構成するＮＯＲ回路は“Ｌ”レベル活性である。

【０１１１】したがって、第６の回路例では、次のよう
な動作を行う。

【０１１２】（１）データを出力していない時、出力段
１７０は、信号ＡＣＴＶの論理を、信号ＢＡＮＫＯＲの
論理に応じて変更させる。

【０１１３】（２）データを出力している時、出力段１
７０は、信号ＡＣＴＶの論理を、信号ＢＡＮＫＯＲの論
理に関わらずに“Ｈ”レベルに固定し、活性時用の降圧
回路３２を作動させ続ける。

【０１１４】（３）パワーダウンモード以外の時、スイ
ッチ回路１６１は、信号ＡＣＴＶの論理を遅延回路１５
２の出力レベルに応じて変更させる。

【０１１５】（４）パワーダウンモードの時、スイッチ
回路１６１は、信号ＡＣＴＶの論理を遅延回路１５２の
出力レベルに関わらずに“Ｌ”レベルに固定し、活性時
用の降圧回路３２の動作を停止させる。

【０１１６】このように第６の回路例では、データ出力
中に、信号ＢＡＮＫＯＲの論理に関わらずに、活性時用
の降圧回路３２を作動させ続けることができる。よっ
て、データ出力中に、内部電源Ｖｉｎｔが不足するよう
な事情を解消できる。

【０１１７】かつパワーダウンモードの時、信号ＡＣＴ
Ｖの論理を、遅延回路１５２の出力レベルに関わらずに
“Ｌ”レベルに固定できるので、パワーダウンモードの
時に活性時用の降圧回路３２の動作を停止できる。よっ
て、パワーダウンモード中における消費電流を抑制する
ことができる。

【０１１８】なお、第６の回路例は、パワーダウンモー
ドを示す信号ＰＷＲＤＮが、データ出力中を示す信号Ｄ
ＯＥＮＢよりも優先される回路である。

【０１１９】［第７の回路例］第７の回路例は、第６の
回路例と同様に、パワーダウンモードに対応でき、かつ
データ出力中に、活性時用の降圧回路３２を作動させ続
けることができる回路例である。

【０１２０】図１０は制御回路５１の第７の回路例を示
す回路図である。

【０１２１】図１０に示すように、パワーダウンモード
の時に信号ＡＣＴＶの論理を、信号ＢＡＮＫＯＲの論理
に関わらずに“Ｌ”レベルに固定するスイッチ回路１６
１’を、遅延回路１５２の入力の前に設けたところが第
６の回路例と異なっている。スイッチ回路１６１’はＮ
ＡＮＤ回路により構成される。

【０１２２】出力段１７０を構成するＮＡＮＤ回路、お
よびスイッチ回路１６１’を構成するＮＡＮＤ回路はと
もに“Ｈ”レベル活性である。

【０１２３】したがって、第７の回路例では、次のよう
な動作を行う。

【０１２４】（１）パワーダウンモード以外の時、スイ
ッチ回路１６１’は、信号ＡＣＴＶの論理を、信号ＢＡ
ＮＫＯＲの論理に応じて変更させる。

【０１２５】（２）パワーダウンモードの時、スイッチ
回路１６１’は、信号ＡＣＴＶの論理を、信号ＢＡＮＫ
ＯＲの論理に関わらずに“Ｌ”レベルに固定し、活性時
用の降圧回路３２の動作を停止させる。

【０１２６】（３）データを出力していない時、出力段
１７０は、信号ＡＣＴＶの論理を、信号ＢＡＮＫＯＲの
論理に応じて変更させる。

【０１２７】（４）データを出力している時、出力段１
７０は、信号ＡＣＴＶの論理を、信号ＢＡＮＫＯＲの論
理に関わらずに“Ｈ”レベルに固定し、活性時用の降圧
回路３２を作動させ続ける。

【０１２８】このように第７の回路例では、パワーダウ
ンモードの時、信号ＡＣＴＶの論理を、信号ＢＡＮＫＯ
Ｒの論理に関わらずに“Ｌ”レベルに固定できるので、
活性時用の降圧回路３２の動作を停止できる。よって、
パワーダウンモード中における消費電流を抑制すること
ができる。

【０１２９】かつデータ出力中に、信号ＢＡＮＫＯＲの
論理に関わらずに、活性時用の降圧回路３２を作動させ
続けることができる。よって、データ出力中に、内部電
源Ｖｉｎｔが不足するような事情を解消できる。

【０１３０】なお、第７の回路例は、データ出力中を示
す信号ＤＯＥＮＢが、パワーダウンモードを示す信号Ｐ
ＷＲＤＮよりも優先される回路である。

【０１３１】また、パワーダウンモードに入った時、遅
延時間τＲＣ経過後に信号ＡＣＴＶを“Ｈ”レベルから
“Ｌ”レベルに下げられる。

【０１３２】［第８の回路例］第８の回路例は、第６、
第７の回路例と同様に、パワーダウンモードに対応で
き、かつデータ出力中に、活性時用の降圧回路３２を作
動させ続けることができる回路例である。

【０１３３】図１１は制御回路５１の第８の回路例を示
す回路図である。

【０１３４】図１１に示すように、第８の回路例は、デ
ータ出力中に、遅延回路１５２の出力レベルを、信号Ｂ
ＡＮＫＯＲの論理に関わらずに“Ｈ”レベルに固定する
ＮＯＲ回路により構成されるスイッチ回路１７１を、遅
延回路１５２の入力の前に設けたところが、第６の回路
例と異なっている。

【０１３５】スイッチ回路１６１、およびスイッチ回路
１７１を構成するＮＯＲ回路はともに“Ｌ”レベル活性
である。

【０１３６】したがって、第８の回路例では、次のよう
な動作を行う。

【０１３７】（１）データを出力していない時、スイッ
チ回路１７１は、遅延回路１５２の出力レベルを、信号
ＢＡＮＫＯＲの論理に応じて変更させる。

【０１３８】（２）データを出力している時、スイッチ
回路１７０は、遅延回路１５２の出力レベルを、信号Ｂ
ＡＮＫＯＲの論理に関わらずに“Ｈ”レベルに固定し、
活性時用の降圧回路３２を作動させ続ける。

【０１３９】（３）パワーダウンモード以外の時、スイ
ッチ回路１６１は、信号ＡＣＴＶの論理を、遅延回路１
５２の出力レベル応じて変更させる。

【０１４０】（４）パワーダウンモードの時、スイッチ
回路１６１は、信号ＡＣＴＶの論理を、遅延回路１５２
の出力レベルに関わらずに“Ｌ”レベルに固定し、活性
時用の降圧回路３２の動作を停止させる。

【０１４１】このように第８の回路例では、データ出力
中に、信号ＢＡＮＫＯＲの論理に関わらずに、活性時用
の降圧回路３２を作動させ続けることができる。よっ
て、データ出力中に、内部電源Ｖｉｎｔが不足するよう
な事情を解消できる。

【０１４２】かつパワーダウンモードの時、信号ＡＣＴ
Ｖの論理を、遅延回路１５２の出力レベルに関わらず
に、活性時用の降圧回路３２の動作を停止できる。よっ
て、パワーダウンモード中における消費電流を抑制する
ことができる。

【０１４３】なお、第８の回路例は、パワーダウンモー
ドを示す信号ＰＷＲＤＮが、データ出力中を示す信号Ｄ
ＯＥＮＢよりも優先される回路である。

【０１４４】また、データ出力が終了した後、遅延時間
τＲＣ経過後に信号ＡＣＴＶを“Ｈ”レベルから“Ｌ”
レベルに下げられる。

【０１４５】［第９の回路例］第９の回路例は、第６〜
第８の回路例と同様に、パワーダウンモードに対応で
き、かつデータ出力中に、活性時用の降圧回路３２を作
動させ続けることができる回路例である。

【０１４６】図１２は制御回路５１の第９の回路例を示
す回路図である。

【０１４７】図１２に示すように、第９の回路例は、デ
ータ出力中に、信号ＡＣＴＶの論理を、信号ＢＡＮＫＯ
Ｒの論理に関わらずに“Ｈ”レベルに固定するＮＯＲ回
路により構成されるスイッチ回路１７１を、遅延回路１
５２の入力の前に設けている。

【０１４８】さらに、パワーダウンモードの時に、信号
ＡＣＴＶの論理を、スイッチ回路１７１の出力レベルに
関わらずに、“Ｌ”レベルに固定するＮＡＮＤ回路によ
り構成されるスイッチ回路１６１’を、スイッチ回路１
７１と遅延回路１５２の入力との間に設けている。スイ
ッチ回路１７１の出力は、インバータ１８１により反転
された後、スイッチ回路１６１’の入力に供給される。

【０１４９】これらが、第６の回路例と異なっている。

【０１５０】スイッチ回路１７１を構成するＮＯＲ回路
は“Ｌ”レベル活性、また、スイッチ回路１７１を構成
するＮＡＮＤ回路は“Ｈ”レベル活性である。

【０１５１】したがって、第８の回路例では、次のよう
な動作を行う。

【０１５２】（１）データを出力していない時、スイッ
チ回路１７１は、スイッチ回路１６１’への入力レベル
を、信号ＢＡＮＫＯＲの論理に応じて変更させる。

【０１５３】（２）データを出力している時、スイッチ
回路１７１は、スイッチ回路１６１’への入力レベル
を、信号ＢＡＮＫＯＲの論理に関わらずに“Ｌ”レベル
に固定する（なお、スイッチ回路１６１’に入力される
時点では“Ｈ”レベル）。

【０１５４】（３）パワーダウンモード以外の時、スイ
ッチ回路１６１’は、信号ＡＣＴＶの論理を、スイッチ
回路１７１の出力レベルに応じて変更させる。

【０１５５】（４）パワーダウンモードの時、スイッチ
回路１６１’は、信号ＡＣＴＶの論理を、スイッチ回路
１７１の出力レベルに関わらずに“Ｈ”レベルに固定
し、活性時用の降圧回路３２の動作を停止させる。

【０１５６】このように第９の回路例では、データ出力
中に、信号ＢＡＮＫＯＲの論理に関わらずに、活性時用
の降圧回路３２を作動させ続けることができる。よっ
て、データ出力中に、内部電源Ｖｉｎｔが不足するよう
な事情を解消できる。

【０１５７】かつパワーダウンモードの時、信号ＡＣＴ
Ｖの論理を、スイッチ回路１７１の出力レベルに関わら
ずに、活性時用の降圧回路３２の動作を停止できる。よ
って、パワーダウンモード中における消費電流を抑制す
ることができる。

【０１５８】なお、第９の回路例は、パワーダウンモー
ドを示す信号ＰＷＲＤＮが、データ出力中を示す信号Ｄ
ＯＥＮＢよりも優先される回路である。

【０１５９】また、信号ＡＣＴＶは、データ出力が終了
した後およびパワーダウンモードに入った後の双方にお
いて、遅延時間τＲＣ経過した後に“Ｈ”レベルから
“Ｌ”レベルに下げられる。

【０１６０】［動作タイミング］次に、この発明に係る
シンクロナスＤＲＡＭの動作タイミングの一例を説明す
る。

【０１６１】図１３、図１４は、この発明に係るシンク
ロナスＤＲＡＭの動作タイミングを示すタイミング図で
ある。

【０１６２】図１３および図１４にはそれぞれ、入力コ
マンドに応じた、チップ内部の信号の変化の様子が示さ
れている。なお、デバイスのモードは、ＣＡＳレイテン
シが３、バースト長４に設定されているものとする。

【０１６３】図１３には、チップの内部の信号ＢＡＮＫ
０、ＢＡＮＫ１、ＢＡＮＫＯＲ、ＰＷＲＤＮ、ＤＯＥＮ
Ｂ、ＡＣＴＶの波形が、バンク０アクティブコマンドが
入力された時、バンク１アクティブコマンドが入力され
た時、バンク０リードコマンドが入力された時、バンク
１リードコマンドが入力された時、バンク０プリチャー
ジコマンドが入力された時、バンク１プリチャージコマ
ンドが入力された時の６つの状態に応じてそれぞれ示さ
れている。

【０１６４】図１３に示すように、サイクル０におい
て、バンク０アクティブコマンドが入力されたとする。
このコマンドを受けて、バンク０をアクティブにする信
号ＢＡＮＫ０が“Ｌ”レベルから“Ｈ”レベルとなる。
この信号ＢＡＮＫ０の立ち上がりを受けて、信号ＢＡＮ
ＫＯＲが“Ｌ”レベルから“Ｈ”レベルとなる。活性時
用の降圧回路３２を作動させる信号ＡＣＴＶは、信号Ｂ
ＡＮＫＯＲが“Ｈ”レベルとなったことを受けて、
“Ｌ”レベルから“Ｈ”レベルとなる。信号ＡＣＴＶが
“Ｈ”レベルとなることによって、活性時用の降圧回路
３２が作動し、内部電源Ｖｉｎｔが生成される。

【０１６５】サイクル２において、バンク１アクティブ
コマンドが入力されると、バンク１をアクティブにする
信号ＢＡＮＫ１が“Ｌ”レベルから“Ｈ”レベルとな
る。この時、信号ＢＡＮＫＯＲは“Ｈ”レベルのままで
ある。

【０１６６】サイクル５において、バンク０リードコマ
ンドが入力されると、データ出力を示す信号ＤＯＥＮＢ
が“Ｌ”レベルから“Ｈ”レベルとなる。また、ＣＡＳ
レイテンシは“３”、バースト長は“４”にモード設定
されているので、バンク０リードコマンドが入力された
サイクル５から３番目のサイクル８から、バンク０から
のデータ（Ｄ０１〜Ｄ０４）が１サイクルずつ、合計４
つのデータが連続して出力される。

【０１６７】サイクル９において、バンク１リードコマ
ンドが入力されると、サイクル９から３番目のサイクル
１２から、バンク１からのデータ（Ｄ１１〜Ｄ１４）が
１サイクルずつ、合計４つのデータが連続して出力され
る。

【０１６８】サイクル１５において、バンク１からの最
終データ（Ｄ１４）が出力され、データの出力が終了す
ると、データ出力を示す信号ＤＯＥＮＢが“Ｈ”レベル
から“Ｌ”レベルとなる。この時、信号ＢＡＮＫＯＲは
“Ｈ”レベルのままであるので、信号ＡＣＴＶの論理は
変化しない。

【０１６９】サイクル１７において、バンク０プリチャ
ージコマンドが入力されると、信号ＢＡＮＫ０が“Ｈ”
レベルから“Ｌ”レベルとなる。この時、信号ＢＡＮＫ
ＯＲは、信号ＢＡＮＫ１が“Ｈ”レベルであるために、
“Ｈ”レベルを維持する。よって、信号ＡＣＴＶの論理
は変化しない。

【０１７０】サイクル１９において、バンク１プリチャ
ージコマンドが入力されると、信号ＢＡＮＫ１が“Ｈ”
レベルから“Ｌ”レベルとなる。これを受けて、信号Ｂ
ＡＮＫＯＲは“Ｈ”レベルから“Ｌ”レベルとなる。信
号ＡＣＴＶは、信号ＢＡＮＫＯＲが“Ｈ”レベルから
“Ｌ”レベルとなったことを受けた後、遅延回路１５２
に設定された遅延時間τＲＣ経過した後、“Ｈ”レベル
から“Ｌ”レベルとなる。信号ＡＣＴＶが“Ｌ”レベル
となることによって、活性時用の降圧回路３２の動作は
停止される。

【０１７１】図１４には、さらにパワーダウンコマンド
が入力された時、およびデータの出力中に、バンク０、
バンク１双方にプリチャージコマンドが入力された時
の、チップの内部の信号ＢＡＮＫ０、ＢＡＮＫ１、ＢＡ
ＮＫＯＲ、ＰＷＲＤＮ、ＤＯＥＮＢ、ＡＣＴＶの波形が
示されている。

【０１７２】図１４に示すように、サイクル２におい
て、パワーダウンコマンドが入力されると、パワーダウ
ンを示す信号ＰＷＲＤＮが“Ｌ”レベルから“Ｈ”レベ
ルとなる。信号ＡＣＴＶは、信号ＰＷＲＤＮが“Ｌ”レ
ベルから“Ｈ”レベルとなったことを受けて、信号ＢＡ
ＮＫＯＲが“Ｈ”レベルであっても、遅延時間τＲＣ経
過した後に、“Ｈ”レベルから“Ｌ”レベルとなる。信
号ＡＣＴＶが“Ｌ”レベルとなることによって、活性時
用の降圧回路３２の動作は停止される。なお、図５、図
９、図１１に示した回路例においては、遅延時間τＲＣ
は無い。

【０１７３】サイクル４において、パワーダウンコマン
ドが解除されると、信号ＰＷＲＤＮが“Ｈ”レベルから
“Ｌ”レベルとなる。信号ＡＣＴＶは、信号ＰＷＲＤＮ
が“Ｈ”レベルから“Ｌ”レベルとなったことを受け
て、信号ＢＡＮＫＯＲが“Ｈ”レベルであれば、“Ｌ”
レベルから“Ｈ”レベルとなる。信号ＡＣＴＶが“Ｈ”
レベルとなることによって、活性時用の降圧回路３２は
作動される。

【０１７４】サイクル１５において、バンク０プリチャ
ージコマンドが入力されると、信号ＢＡＮＫ０が“Ｈ”
レベルから“Ｌ”レベルとなる。この時、信号ＢＡＮＫ
ＯＲは、信号ＢＡＮＫ１が“Ｈ”レベルであるために、
“Ｈ”レベルを維持する。よって、信号ＡＣＴＶの論理
は変化しない。

【０１７５】サイクル１７において、バンク１プリチャ
ージコマンドが入力されると、信号ＢＡＮＫ１が“Ｈ”
レベルから“Ｌ”レベルとなる。これを受けて、信号Ｂ
ＡＮＫＯＲは“Ｈ”レベルから“Ｌ”レベルとなる。し
かし、バンク１からのデータがバースト出力されている
最中であるので、信号ＤＯＥＮＢは“Ｈ”レベルであ
る。このため、信号ＢＡＮＫＯＲが“Ｈ”レベルから
“Ｌ”レベルになっても、信号ＡＣＴＶの論理は変化せ
ず、活性時用の降圧回路３２は動作し続ける。

【０１７６】サイクル１９において、バンク１からの最
終データ（Ｄ１４）が出力され、データの読み出しが終
了すると、データ出力を示す信号ＤＯＥＮＢが“Ｈ”レ
ベルから“Ｌ”レベルとなる。この時、信号ＢＡＮＫＯ
Ｒは“Ｌ”レベルであるので、信号ＡＣＴＶは、遅延回
路１５２に設定された遅延時間τＲＣ経過した後、
“Ｈ”レベルから“Ｌ”レベルとなる。信号ＡＣＴＶが
“Ｌ”レベルとなることによって、活性時用の降圧回路
３２の動作は停止される。なお、図７、図９、図１０に
示した回路例においては、遅延時間τＲＣは無い。

【０１７７】以上のように、この発明に係るシンクロナ
スＤＲＡＭは、少なくとも信号ＢＡＮＫＯＲが“Ｈ”レ
ベルである間は、活性時用の降圧回路３２が作動する。

【０１７８】また、パワーダウンコマンドが入力される
と、信号ＢＡＮＫＯＲが“Ｈ”レベルであっても、活性
時用の降圧回路３２の動作は停止する（特に図５，図
６、図９〜図１２に示す回路例）。

【０１７９】また、プリチャージコマンドが入力される
と、信号ＢＡＮＫＯＲが“Ｌ”レベルであっても、デー
タ出力中であれば、活性時用の降圧回路３２の作動し続
ける（特に図７〜図１２に示す回路例）。

【０１８０】［第１０の回路例］シンクロナスＤＲＡＭ
では、パワーダウンコマンドは、バンクアクティブコマ
ンドと同時に入力されても良いことになっている。

【０１８１】しかし、パワーダウンコマンドがバンクア
クティブコマンドと同時に入力されると、最も内部電源
Ｖｉｎｔを消費する、ワード線の立ち上げから読み出し
データに応じたビット線対間の電位差増幅の期間に、活
性時用の降圧回路３２の動作が停止されてしまう事情が
想定され、内部電源Ｖｉｎｔが不足することが懸念され
る。

【０１８２】第１０の回路例は、パワーダウンコマンド
がバンクアクティブコマンドと同時に入力されても、少
なくともワード線の立ち上げから読み出しデータに応じ
たビット線対間の電位差増幅の期間は、活性時用の降圧
回路３２の動作が停止しないように配慮したものであ
る。

【０１８３】図１５は、制御回路５１の第１０の回路例
を示す回路図である。

【０１８４】図１５に示すように、第１０の回路例は、
図５に示した第２の回路例が有するスイッチ回路１６１
の前に、さらにスイッチ回路２０１を設けている。この
例におけるスイッチ回路２０１はＮＯＲ回路から構成さ
れている。ＮＯＲ回路の第１の入力には信号ＰＷＲＤＮ
をインバータ２０４により反転させた信号が入力され
る。また、その第２の入力には信号ＳＡＴＭＲＮＡＮＤ
が入力される。図１５中、参照符号２０２に示す回路
は、信号 /ＳＡＴＭＲ０〜 /ＳＡＴＭＲｎのＮＡＮＤ論
理をとり、信号ＳＡＴＭＲＮＡＮＤを生成する回路であ
る。信号 /ＳＡＴＭＲ０〜 /ＳＡＴＭＲｎは、次のよう
にして生成される。

【０１８５】図１６は、信号 /ＳＡＴＭＲ（ /ＳＡＴＭ
Ｒｎ）を生成するセンスアンプタイマー回路の一例を示
す回路図である。また、図１７は図１６に示す回路の動
作を示す動作波形図である。

【０１８６】図１６に示すように、センスアンプタイマ
ー回路は、バンクアクティブを示す信号ＢＡＮＫｎと、
センスアンプの動作をイネーブルする信号ＳＡＥｎの反
転とのＮＡＮＤ論理をとって、信号 /ＳＡＴＭＲｎを生
成する。信号ＳＡＥｎは、センスアンプタイマー回路が
有する遅延段２０３により、遅延時間τだけ遅延されて
から、タイマー回路の出力段を構成するＮＡＮＤ回路２
０５に供給される。

【０１８７】図１７に示すように、信号ＳＡＥｎは、信
号ＢＡＮＫｎが“Ｌ”レベルから“Ｈ”レベルになった
ことを受けてから、所定の時間経過後に“Ｌ”レベルか
ら“Ｈ”レベルとなる信号である。

【０１８８】信号 /ＳＡＴＭＲｎは、信号ＢＡＮＫｎが
“Ｌ”レベルから“Ｈ”レベルとなると、“Ｈ”レベル
から“Ｌ”レベルとなる。さらに信号ＳＡＥｎが“Ｈ”
レベルとなり、かつ時間τが経過した後に、“Ｌ”レベ
ルから“Ｈ”レベルとなる。遅延時間τは、信号ＳＡＥ
ｎが“Ｌ”レベルから“Ｈ”レベルとなってセンスアン
プが活性化されて、ビット線対ＢＬ、 /ＢＬの電位差が
充分に増幅されるまでの時間と同等の時間、あるいはそ
れ以上の時間である。

【０１８９】信号 /ＳＡＴＭＲｎが“Ｌ”レベルである
間、図１５に示す回路２０２が出力する信号ＳＡＴＭＲ
ＮＡＮＤは“Ｈ”レベルとなる。信号ＳＡＴＭＲＮＡＮ
Ｄは、スイッチ回路２０１に供給される。

【０１９０】スイッチ回路２０１を構成するＮＯＲ回路
は“Ｌ”レベル活性である。このため、信号ＳＡＴＭＲ
ＮＡＮＤが“Ｌ”レベルの時には、スイッチ回路２０１
を構成するＮＯＲ回路は、インバータとして機能する。

【０１９１】したがって、第１０の回路例では、次のよ
うな動作を行う。

【０１９２】（１）信号ＳＡＴＭＲＮＡＮＤが“Ｌ”レ
ベルの間、スイッチ回路２０１は、スイッチ回路１６１
への入力レベルを、信号ＰＷＲＤＮの論理に応じて変更
させる。

【０１９３】（２）信号ＳＡＴＭＲＮＡＮＤが“Ｈ”レ
ベルの間、スイッチ回路２０１は、信号ＰＷＲＤＮの論
理に関わらずに、その出力を“Ｌ”レベルに固定する。
よって、スイッチ回路１６１は、信号ＡＣＴＶの論理
を、信号ＰＷＲＤＮの論理に関わらずに、遅延回路１５
２の出力レベルに応じて変更させる。

【０１９４】このように第１０の回路例では、パワーダ
ウンモードであっても、バンクがアクティブ状態のう
ち、特に図１７に示すようにワード線ＷＬが立ち上が
り、センスアンプが活性化されてビット線対ＢＬ、 /Ｂ
Ｌ間の電位差が充分に増幅されるまでは、活性時用の降
圧回路３２を作動させ続けることができる。よって、例
えばパワーダウンコマンドがバンクアクティブコマンド
と同時に入力されても、データ読み出しからデータを増
幅している最中に、内部電源Ｖｉｎｔが不足するような
事情を解消できる。

【０１９５】［第１１の回路例］第１１の回路例は、第
１０の回路例と同様に、パワーダウンコマンドがバンク
アクティブコマンドと同時に入力されても、少なくとも
ワード線の立ち上げから読み出しデータに応じたビット
線対間の電位差増幅の期間は、活性時用の降圧回路３２
の動作が停止しないように配慮したものである。

【０１９６】図１８は、制御回路５１の第１１の回路例
を示す回路図である。

【０１９７】図１８に示すように、第１１の回路例は、
図６に示した第３の回路例が有するスイッチ回路１６
１’の前に、スイッチ回路２０１をさらに設けている。
スイッチ回路２０１は、信号ＰＷＲＤＮの論理に関わら
ずに、その出力を“Ｌ”レベルに固定するＮＯＲ回路か
ら構成されている。固定された“Ｌ”レベルの出力は、
インバータ２１１により“Ｈ”レベルに反転されてから
スイッチ回路１６１’に入力される。

【０１９８】スイッチ回路２０１を構成するＮＯＲ回路
は“Ｌ”レベル活性、スイッチ回路１６１’を構成する
ＮＡＮＤ回路“Ｈ”レベル活性である。

【０１９９】したがって、第１１の回路例では、次のよ
うな動作を行う。

【０２００】（１）信号ＳＡＴＭＲＮＡＮＤが“Ｌ”レ
ベルの間、スイッチ回路２０１は、スイッチ回路１６
１’への入力レベルを、信号ＰＷＲＤＮの論理に応じて
変更させる。

【０２０１】（２）信号ＳＡＴＭＲＮＡＮＤが“Ｈ”レ
ベルの間、スイッチ回路２０１は、信号ＰＷＲＤＮの論
理に関わらずに、その出力を“Ｌ”レベルに固定する。
よって、スイッチ回路１６１’は、信号ＡＣＴＶの論理
を、信号ＰＷＲＤＮの論理に関わらずに、信号ＢＡＮＫ
ＯＲの論理に応じて変更させる。

【０２０２】このように第１１の回路例では、パワーダ
ウンモードであっても、バンクがアクティブ状態、特に
ワード線ＷＬが立ち上がり、センスアンプが活性化され
てビット線対ＢＬ、 /ＢＬ間の電位差が充分に増幅され
るまでは、活性時用の降圧回路３２を作動させ続けるこ
とができる。よって、例えばパワーダウンコマンドがバ
ンクアクティブコマンドと同時に入力されても、データ
読み出しからデータを増幅している最中に、内部電源Ｖ
ｉｎｔが不足するような事情を解消できる。

【０２０３】［第１２の回路例］第１２の回路例は、第
１０、第１１の回路例と同様に、パワーダウンコマンド
がバンクアクティブコマンドと同時に入力されても、少
なくともワード線の立ち上げから読み出しデータに応じ
たビット線対間の電位差増幅の期間は、活性時用の降圧
回路３２の動作が停止しないように配慮したものであ
る。

【０２０４】図１９は、制御回路５１の第１２の回路例
を示す回路図である。

【０２０５】図１９に示すように、第１２の回路例は、
図９に示した第６の回路例が有するスイッチ回路１６１
の前に、ＮＯＲ回路から構成されるスイッチ回路２０１
をさらに設けたものである。

【０２０６】スイッチ回路２０１、スイッチ回路１６１
を構成するＮＯＲ回路はともに“Ｌ”レベル活性であ
る。

【０２０７】したがって、第１２の回路例では、次のよ
うな動作を行う。

【０２０８】（１）信号ＳＡＴＭＲＮＡＮＤが“Ｌ”レ
ベルの間、スイッチ回路２０１は、スイッチ回路１６１
への入力レベルを、信号ＰＷＲＤＮの論理に応じて変更
させる。

【０２０９】（２）信号ＳＡＴＭＲＮＡＮＤが“Ｈ”レ
ベルの間、スイッチ回路２０１は、信号ＰＷＲＤＮの論
理に関わらずに、その出力を“Ｌ”レベルに固定する。
よって、スイッチ回路１６１は、信号ＡＣＴＶの論理
を、信号ＰＷＲＤＮの論理に関わらずに、遅延回路１５
２の出力レベルに応じて変更させる。

【０２１０】このように第１２の回路例では、第１０、
第１１の回路例と同様に、パワーダウンモードであって
も、バンクがアクティブ状態、特にワード線ＷＬが立ち
上がり、センスアンプが活性化されてビット線対ＢＬ、
/ＢＬ間の電位差が充分に増幅されるまでは、活性時用
の降圧回路３２を作動させ続けることができる。よっ
て、例えばパワーダウンコマンドがバンクアクティブコ
マンドと同時に入力されても、データ読み出しからデー
タを増幅している最中に、内部電源Ｖｉｎｔが不足する
ような事情を解消できる。

【０２１１】［第１３の回路例］第１３の回路例は、第
１０〜第１２の回路例と同様に、パワーダウンコマンド
がバンクアクティブコマンドと同時に入力されても、少
なくともワード線の立ち上げから読み出しデータに応じ
たビット線対間の電位差増幅の期間は、活性時用の降圧
回路３２の動作が停止しないように配慮したものであ
る。

【０２１２】図２０は、制御回路５１の第１３の回路例
を示す回路図である。

【０２１３】図２０に示すように、第１３の回路例は、
図１０に示した第７の回路例が有するスイッチ回路１６
１’の前に、ＮＯＲ回路から構成されるスイッチ回路２
０１をさらに設けたものである。

【０２１４】スイッチ回路２０１を構成するＮＯＲ回路
は“Ｌ”レベル活性、スイッチ回路１６１’を構成する
ＮＡＮＤ回路は“Ｈ”レベル活性である。

【０２１５】したがって、第１３の回路例では、次のよ
うな動作を行う。

【０２１６】（１）信号ＳＡＴＭＲＮＡＮＤが“Ｌ”レ
ベルの間、スイッチ回路２０１は、スイッチ回路１６
１’への入力レベルを、信号ＰＷＲＤＮの論理に応じて
変更させる。

【０２１７】（２）信号ＳＡＴＭＲＮＡＮＤが“Ｈ”レ
ベルの間、スイッチ回路２０１は、信号ＰＷＲＤＮの論
理に関わらずに、その出力を“Ｌ”レベルに固定する。
よって、スイッチ回路１６１’は、信号ＡＣＴＶの論理
を、信号ＰＷＲＤＮの論理に関わらずに、信号ＢＡＮＫ
ＯＲの論理に応じて変更させる。

【０２１８】このように第１３の回路例では、第１０〜
第１２の回路例と同様に、パワーダウンモードであって
も、バンクがアクティブ状態、特にワード線ＷＬが立ち
上がり、センスアンプが活性化されてビット線対ＢＬ、
/ＢＬ間の電位差が充分に増幅されるまでは、活性時用
の降圧回路３２を作動させ続けることができる。よっ
て、例えばパワーダウンコマンドがバンクアクティブコ
マンドと同時に入力されても、データ読み出しからデー
タを増幅している最中に、内部電源Ｖｉｎｔが不足する
ような事情を解消できる。

【０２１９】［第１４の回路例］第１４の回路例は、第
１０〜第１３の回路例と同様に、パワーダウンコマンド
がバンクアクティブコマンドと同時に入力されても、少
なくともワード線の立ち上げから読み出しデータに応じ
たビット線対間の電位差増幅の期間は、活性時用の降圧
回路３２の動作が停止しないように配慮したものであ
る。

【０２２０】図２１は、制御回路５１の第１４の回路例
を示す回路図である。

【０２２１】図２１に示すように、第１４の回路例は、
図１１に示した第８の回路例が有するスイッチ回路１６
１の前に、ＮＯＲ回路から構成されるスイッチ回路２０
１をさらに設けたものである。

【０２２２】スイッチ回路２０１、スイッチ回路１６１
を構成するＮＯＲ回路はともに“Ｌ”レベル活性であ
る。

【０２２３】したがって、第１４の回路例では、次のよ
うな動作を行う。

【０２２４】（１）信号ＳＡＴＭＲＮＡＮＤが“Ｌ”レ
ベルの間、スイッチ回路２０１は、スイッチ回路１６１
への入力レベルを、信号ＰＷＲＤＮの論理に応じて変更
させる。

【０２２５】（２）信号ＳＡＴＭＲＮＡＮＤが“Ｈ”レ
ベルの間、スイッチ回路２０１は、信号ＰＷＲＤＮの論
理に関わらずに、その出力を“Ｌ”レベルに固定する。
よって、スイッチ回路１６１は、信号ＡＣＴＶの論理
を、信号ＰＷＲＤＮの論理に関わらずに、遅延回路１５
２の出力レベルに応じて変更させる。

【０２２６】このように第１４の回路例では、第１０〜
第１３の回路例と同様に、パワーダウンモードであって
も、バンクがアクティブ状態、特にワード線ＷＬが立ち
上がり、センスアンプが活性化されてビット線対ＢＬ、
/ＢＬ間の電位差が充分に増幅されるまでは、活性時用
の降圧回路３２を作動させ続けることができる。よっ
て、例えばパワーダウンコマンドがバンクアクティブコ
マンドと同時に入力されても、データ読み出しからデー
タを増幅している最中に、内部電源Ｖｉｎｔが不足する
ような事情を解消できる。

【０２２７】［第１５の回路例］第１５の回路例は、第
１０〜第１４の回路例と同様に、パワーダウンコマンド
がバンクアクティブコマンドと同時に入力されても、少
なくともワード線の立ち上げから読み出しデータに応じ
たビット線対間の電位差増幅の期間は、活性時用の降圧
回路３２の動作が停止しないように配慮したものであ
る。

【０２２８】図２２は、制御回路５１の第１５の回路例
を示す回路図である。

【０２２９】図２２に示すように、第１５の回路例は、
図１２に示した第９の回路例が有するスイッチ回路１６
１’の前に、ＮＯＲ回路から構成されるスイッチ回路２
０１をさらに設けたものである。

【０２３０】スイッチ回路２０１を構成するＮＯＲ回路
は“Ｌ”レベル活性、スイッチ回路１６１’を構成する
ＮＡＮＤ回路は“Ｈ”レベル活性である。

【０２３１】したがって、第１５の回路例では、次のよ
うな動作を行う。

【０２３２】（１）信号ＳＡＴＭＲＮＡＮＤが“Ｌ”レ
ベルの間、スイッチ回路２０１は、スイッチ回路１６
１’への入力レベルを、信号ＰＷＲＤＮの論理に応じて
変更させる。

【０２３３】（２）信号ＳＡＴＭＲＮＡＮＤが“Ｈ”レ
ベルの間、スイッチ回路２０１は、信号ＰＷＲＤＮの論
理に関わらずに、その出力を“Ｌ”レベルに固定する。
よって、スイッチ回路１６１’は、信号ＡＣＴＶの論理
を、信号ＰＷＲＤＮの論理に関わらずに、信号ＢＡＮＫ
ＯＲの論理に応じて変更させる。

【０２３４】このように第１５の回路例では、第１０〜
第１４の回路例と同様に、パワーダウンモードであって
も、バンクがアクティブ状態、特にワード線ＷＬが立ち
上がり、センスアンプが活性化されてビット線対ＢＬ、
/ＢＬ間の電位差が充分に増幅されるまでは、活性時用
の降圧回路３２を作動させ続けることができる。よっ
て、例えばパワーダウンコマンドがバンクアクティブコ
マンドと同時に入力されても、データ読み出しからデー
タを増幅している最中に、内部電源Ｖｉｎｔが不足する
ような事情を解消できる。

【０２３５】以上、この発明の一実施形態に係るシンク
ロナスＤＲＡＭによれば、内部電源Ｖｉｎｔを生成する
ための内部電源生成部３を、バイアス電流が小さい待機
時用の降圧回路３１と、バイアス電流が大きい活性時用
の降圧回路３２との２種類の降圧回路により構成するよ
うにした。これにより、従来のＮＭＯＳを用いた降圧回
路を搭載したＤＲＡＭに比べて、待機状態における外部
電源ＶＣＣの消費量を削減でき、さらなる低消費電力化
を推進しやすい構成となる。

【０２３６】また、チップ内部に複数のバンクが設定さ
れた時、バンクが一つでも活性状態であれば、活性時用
の降圧回路３２が作動するように制御する制御回路５１
を有している。このような制御回路５１を有することに
より、例えば動作を高速化させるために、チップの内部
に複数のバンクを設定したＤＲＡＭ、例えばシンクロナ
スＤＲＡＭに、上記内部電源生成部３を適用することが
可能となる。

【０２３７】特に第１〜第１５の回路例に示されたよう
な制御回路５１においては、インターリーブ・バンク・
アクティブ動作において、活性状態のバンクが存在して
いれば、活性時用の降圧回路３２の動作が停止すること
は無く、活性状態のバンクに充分に内部電源Ｖｉｎｔを
供給できる。

【０２３８】また、特に第２、第３、第６〜第１５の回
路例（図５、図６、図９〜図２２）に示された制御回路
５１においては、バンクを活性化した状態からパワーダ
ウンモードに入った場合に、バンクが活性状態であって
も、活性時用の降圧回路３２の動作を停止でき、消費電
流が、パワーダウンモード時のスペックを超えるような
事情を解消できる。

【０２３９】中でも特に第１０〜第１５の回路例（図１
５〜図２２）に示された制御回路５１においては、パワ
ーダウンコマンドとバンクアクティブコマンドとが同時
に入力された場合には、ワード線ＷＬの立ち上がりから
ビット線対ＢＬ、 /ＢＬの電位差が充分に増幅された後
に、活性時用の降圧回路３２の動作を停止できる。これ
により、パワーダウンモードであっても、内部電源Ｖｉ
ｎｔを必要としている時には、活性時用の降圧回路３２
の動作が停止しない。

【０２４０】また、特に第４〜第９、第１２〜第１５
（図７〜図１２、図１９〜図２２）に示された制御回路
５１においては、プリチャージ完了後にバーストデータ
出力を行う場合には、活性時用の降圧回路３２の動作が
停止することはなく、データ出力系回路に充分な内部電
源Ｖｉｎｔを供給することができる。

【０２４１】

【発明の効果】以上説明したようにこの発明によれば、
外部電源ＶＣＣの消費量を削減でき、かつ内部が複数の
バンクに分割されるようなデバイスにも対応可能な内部
電源降圧回路を備えた半導体集積回路装置を提供でき
る。

【図面の簡単な説明】

【図１】図１はこの発明の一実施形態に係るシンクロナ
スＤＲＡＭのブロック図。

【図２】図２は待機時用の降圧回路の回路図。

【図３】図３活性時用の降圧回路の回路図。

【図４】図４は制御回路の第１の回路例の回路図。

【図５】図５は制御回路の第２の回路例の回路図。

【図６】図６は制御回路の第３の回路例の回路図。

【図７】図７は制御回路の第４の回路例の回路図。

【図８】図８は制御回路の第５の回路例の回路図。

【図９】図９は制御回路の第６の回路例の回路図。

【図１０】図１０は制御回路の第７の回路例の回路図。

【図１１】図１１は制御回路の第８の回路例の回路図。

【図１２】図１２は制御回路の第９の回路例の回路図。

【図１３】図１３はこの発明の一実施形態に係るシンク
ロナスＤＲＡＭの動作タイミング図。

【図１４】図１４はこの発明の一実施形態に係るシンク
ロナスＤＲＡＭの動作タイミング図。

【図１５】図１５は制御回路の第１０の回路例の回路
図。

【図１６】図１６はセンスアンプタイマー回路の回路
図。

【図１７】図１７はセンスアンプタイマー回路の動作波
形図。

【図１８】図１８は制御回路の第１１の回路例の回路
図。

【図１９】図１９は制御回路の第１２の回路例の回路
図。

【図２０】図２０は制御回路の第１３の回路例の回路
図。

【図２１】図２１は制御回路の第１４の回路例の回路
図。

【図２２】図２２は制御回路の第１５の回路例の回路
図。

【符号の説明】

１…１Ｍｂｉｔメモリ部、 ２…制御部、 ３…内部電源生成部、 １１…クロックバッファ、 １２…コマンドデコーダ、 １３…制御信号ジェネレータ、 １４…アドレスバッファ、 １５…モードレジスタ、 １６…リフレッシュカウンタ、 １７…カラムカウンタ、 ２１…データコントロール回路、 ２２…Ｉ／Ｏデータバッファ、 ３１…待機時用の降圧回路、 ３２…活性時用の降圧回路、 ４１…Ｖｒｅｆ発生回路、 ４２…ＶＣＣレベル検知回路、 １０１、１１１、１１２、１１８…ＰＭＯＳ、 １０２、１０３、１１４、１１５…抵抗、 １０４、１１７…オペアンプ、 １１３…ＮＭＯＳ、 １２０…レベルシフト回路、 １５１…信号ＢＡＮＫＯＲを生成する回路、 １５２…遅延回路、 １５３…タイマー（遅延段）、 １６１、１６１’、１７１、２０１…スイッチ回路、 １６２、１６３、１７２、１８１、２０４、２１１…イ
ンバータ、 １７０…遅延回路の出力段、 ２０２…信号ＳＡＴＭＲＮＡＮＤを生成する回路、 ２０３…遅延段、 ２０５…出力段を構成する回路（ＮＡＮＤ回路）。

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】 複数のバンクに分割された、データを記
   憶する記憶部と、 待機時用の内部電源回路及び活性時用の内部電源回路を
   含む、内部電源を生成する内部電源生成部と、少なくとも上記複数のバンクのうちの一つが活性状態の
   ときに前記活性時用の内部電源回路を活性化させる制御
   回路を含む 制御部とを具備し、前記制御回路は、 前記複数のバンクを活性化させる活性化信号の論理和信
   号に同期して前記活性時用の内部電源回路を活性化さ
   せ、 前記論理和信号が非活性状態を示し、前記複数のバンク
   の全てが完全にプリチャージ状態となった後、前記活性
   時用の内部電源回路を非活性化させ、 前記記憶部が活性状態でパワーダウンモードに入った場
   合、前記論理和信号に関わらずに、前記活性時用の内部
   電源回路を非活性化し、前記パワーダウンモードが解除
   された場合、直ちに前記活性時用の内部電源回路を活性
   化させ、 前記複数のバンクのうちのいくつかが活性状態でパワー
   ダウンモードに入った場合、直前に活性化されたバンク
   において、バンク活性化開始から活性化されるビット線
   対の電位差が充分に増幅されるまでと同等の時間、もし
   くはそれ以上の時間が経過した後、前記論理和信号に関
   わらずに、前記活性時用の内部電源回路を非活性化し、
   前記パワーダウンモードが解除された場合、直ちに前記
   活性時用の内部電源回路を活性化させる ことを特徴とす
   る半導体集積回路装置。
2. 【請求項２】 前記制御回路は、データを出力している
   間、前記論理和信号に関わらずに、前記活性時用の内部
   電源回路を活性化させることを特徴とする請求項１に記
   載の半導体集積回路装置。
3. 【請求項３】 少なくとも１つのセルアレイ、及び少な
   くとも１つのセンスアンプを含み、第１のバンク活性化
   信号に応じて活性化される第１のバンクと、少なくとも
   １つのセルアレイ、及び少なくとも１つのセンスアンプ
   を含み、第２のバンク活性化信号に応じて活性化される
   第２のバンクとの、少なくとも２つのバンクに分割され
   た、データを記憶する記憶部と、 待機時用の内部電源回路及び活性時用の内部電源回路を
   含み、前記記憶部に供 給される内部電源を外部電源より
   生成する内部電源生成部と、 前記第１、第２のバンク活性化信号に応じて前記活性時
   用の内部電源回路を活性化する制御回路を含む制御部と
   を具備し、 前記制御回路は、 前記第１、第２のバンク活性化信号が入力され、出力端
   から第１の制御信号を出力し、前記第１、第２のバンク
   活性化信号の少なくとも１つが活性状態の時、第１の制
   御信号を活性化し、前記第１、第２のバンク活性化信号
   の双方が非活性状態の時、前記第１の制御信号を非活性
   化する第１の論理回路と、 前記第１の制御信号が入力され、出力端から第１の遅延
   信号を出力し、前記第１の制御信号が活性状態から非活
   性状態となった時、少なくとも前記記憶部のプリチャー
   ジ開始からプリチャージ完了までに要する時間が経過し
   た後、第１の遅延信号を活性状態から非活性状態にする
   第１の遅延回路と、 前記第１の制御信号及び前記第１の遅延信号が入力さ
   れ、出力端から第２の制御信号を出力し、前記第１の制
   御信号が活性状態になった時、前記第２の制御信号を活
   性化し、前記第１の制御信号及び前記第１の遅延信号の
   双方が非活性状態になった時、前記第２の制御信号を非
   活性化させる第２の論理回路とを有し、 前記第２の論理回路は、パワーダウンモード信号をさら
   に受け、前記パワーダウンモード信号がパワーダウンモ
   ードを示している時、前記第１の制御信号及び前記第１
   の遅延信号の状態に関わらずに、前記第２の制御信号を
   非活性化し、前記パワーダウンモード信号がパワーダウ
   ンモードの解除を示した時、前記第２の制御信号を直ち
   に活性化し、 前記第２の制御信号が活性状態の時、前記活性時用の内
   部電源回路を活性化し、前記第２の制御信号が非活性状
   態の時、前記活性時用の内部電源回路を非活性化するこ
   とを特徴とする 半導体集積回路装置。
4. 【請求項４】 前記第２の論理回路は、データ出力イネ
   ーブル信号をさらに受け、前記データ出力イネーブル信
   号がデータ出力を示している時、前記第１の制御信号及
   び前記第１の遅延信号の状態に関わらずに、前記第２の
   制御信号を活性化させることを特徴とする請求項３に記
   載の半導体集積回路装置。
5. 【請求項５】 前記第１の論理回路は、データ出力イネ
   ーブル信号をさらに 受け、前記データ出力イネーブル信
   号がデータ出力を示している時、前記第１、第２のバン
   ク活性化信号の状態に関わらずに、前記第１の制御信号
   を活性化させることを特徴とする請求項３に記載の半導
   体集積回路装置。
6. 【請求項６】 少なくとも１つのセルアレイ、及び少な
   くとも１つのセンスアンプを含み、第１のバンク活性化
   信号に応じて活性化される第１のバンクと、少なくとも
   １つのセルアレイ、及び少なくとも１つのセンスアンプ
   を含み、第２のバンク活性化信号に応じて活性化される
   第２のバンクとの、少なくとも２つのバンクに分割され
   た、データを記憶する記憶部と、 待機時用の内部電源回路及び活性時用の内部電源回路を
   含み、前記記憶部に供給される内部電源を外部電源より
   生成する内部電源生成部と、 前記第１、第２のバンク活性化信号に応じて前記活性時
   用の内部電源回路を活性化する制御回路を含む制御部と
   を具備し、 前記制御回路は、 前記第１、第２のバンク活性化信号が入力され、出力端
   から第１の制御信号を出力し、前記第１、第２のバンク
   活性化信号の少なくとも１つが活性状態の時、第１の制
   御信号を活性化し、前記第１、第２のバンク活性化信号
   の双方が非活性状態の時、前記第１の制御信号を非活性
   化する第１の論理回路と、 前記第１の制御信号が入力され、出力端から第１の遅延
   信号を出力し、前記第１の制御信号が活性状態から非活
   性状態となった時、少なくとも前記記憶部のプリチャー
   ジ開始からプリチャージ完了までに要する時間が経過し
   た後、第１の遅延信号を活性状態から非活性状態にする
   第１の遅延回路と、 前記第１の制御信号及び前記第１の遅延信号が入力さ
   れ、出力端から第２の制御信号を出力し、前記第１の制
   御信号が活性状態になった時、前記第２の制御信号を活
   性化し、前記第１の制御信号及び前記第１の遅延信号の
   双方が非活性状態になった時、前記第２の制御信号を非
   活性化させる第２の論理回路とを有し、 前記第１の論理回路は、パワーダウンモード信号をさら
   に受け、前記パワーダウンモード信号がパワーダウンモ
   ードを示している時、前記第１、第２のバンク活性化信
   号の状態に関わらずに、前記第１の制御信号を非活性化
   し、前記パワーダウンモード信号がパワーダウンモード
   の解除を示した時、前記第１の制御信号 を直ちに活性化
   し、 前記第２の制御信号が活性状態の時、前記活性時用の内
   部電源回路を活性化し、前記第２の制御信号が非活性状
   態の時、前記活性時用の内部電源回路を非活性化するこ
   とを特徴とする 半導体集積回路装置。
7. 【請求項７】 前記第２の論理回路は、データ出力イネ
   ーブル信号をさらに受け、前記データ出力イネーブル信
   号がデータ出力を示している時、前記第１の制御信号及
   び前記第１の遅延信号の状態に関わらずに、前記第２の
   制御信号を活性化させることを特徴とする請求項６に記
   載の半導体集積回路装置。
8. 【請求項８】 前記第１の論理回路は、データ出力イネ
   ーブル信号をさらに受け、前記データ出力イネーブル信
   号がデータ出力を示している時、前記第１、第２のバン
   ク活性化信号の状態に関わらずに、前記第１の制御信号
   を活性化させることを特徴とする請求項６に記載の半導
   体集積回路装置。
9. 【請求項９】 少なくとも１つのセルアレイ、及び少な
   くとも１つのセンスアンプを含み、第１のバンク活性化
   信号に応じて活性化される第１のバンクと、少なくとも
   １つのセルアレイ、及び少なくとも１つのセンスアンプ
   を含み、第２のバンク活性化信号に応じて活性化される
   第２のバンクとの、少なくとも２つのバンクに分割され
   た、データを記憶する記憶部と、 待機時用の内部電源回路及び活性時用の内部電源回路を
   含み、前記記憶部に供給される内部電源を外部電源より
   生成する内部電源生成部と、 前記第１、第２のバンク活性化信号に応じて前記活性時
   用の内部電源回路を活性化する制御回路を含む制御部と
   を具備し、 前記制御回路は、 前記第１、第２のバンク活性化信号が入力され、出力端
   から第１の制御信号を出力し、前記第１、第２のバンク
   活性化信号の少なくとも１つが活性状態の時、第１の制
   御信号を活性化し、前記第１、第２のバンク活性化信号
   の双方が非活性状態の時、前記第１の制御信号を非活性
   化する第１の論理回路と、 前記第１の制御信号が入力され、出力端から第１の遅延
   信号を出力し、前記第１の制御信号が活性状態から非活
   性状態となった時、少なくとも前記記憶部のプリチャー
   ジ開始からプリチャージ完了までに要する時間が経過し
   た後、第１の遅 延信号を活性状態から非活性状態にする
   第１の遅延回路と、 前記第１の制御信号及び前記第１の遅延信号が入力さ
   れ、出力端から第２の制御信号を出力し、前記第１の制
   御信号が活性状態になった時、前記第２の制御信号を活
   性化し、前記第１の制御信号及び前記第１の遅延信号の
   双方が非活性状態になった時、前記第２の制御信号を非
   活性化させる第２の論理回路とを有し、 前記第２の論理回路は、データ出力イネーブル信号をさ
   らに受け、前記データ出力イネーブル信号がデータ出力
   を示している時、前記第１の制御信号及び前記第１の遅
   延信号の状態に関わらずに、前記第２の制御信号を活性
   化し、 前記第２の制御信号が活性状態の時、前記活性時用の内
   部電源回路を活性化し、前記第２の制御信号が非活性状
   態の時、前記活性時用の内部電源回路を非活性化するこ
   とを特徴とする半導体集積回路装置。
10. 【請求項１０】 少なくとも１つのセルアレイ、及び少
    なくとも１つのセンスアンプを含み、第１のバンク活性
    化信号に応じて活性化される第１のバンクと、少なくと
    も１つのセルアレイ、及び少なくとも１つのセンスアン
    プを含み、第２のバンク活性化信号に応じて活性化され
    る第２のバンクとの、少なくとも２つのバンクに分割さ
    れた、データを記憶する記憶部と、 待機時用の内部電源回路及び活性時用の内部電源回路を
    含み、前記記憶部に供給される内部電源を外部電源より
    生成する内部電源生成部と、 前記第１、第２のバンク活性化信号に応じて前記活性時
    用の内部電源回路を活性化する制御回路を含む制御部と
    を具備し、 前記制御回路は、 前記第１、第２のバンク活性化信号が入力され、出力端
    から第１の制御信号を出力し、前記第１、第２のバンク
    活性化信号の少なくとも１つが活性状態の時、第１の制
    御信号を活性化し、前記第１、第２のバンク活性化信号
    の双方が非活性状態の時、前記第１の制御信号を非活性
    化する第１の論理回路と、 前記第１の制御信号が入力され、出力端から第１の遅延
    信号を出力し、前記第１の制御信号が活性状態から非活
    性状態となった時、少なくとも前記記憶部のプリチャー
    ジ開始からプリチャージ完了までに要する時間が経過し
    た後、第１の遅延信号を活性状態から非活性状態にする
    第１の遅延回路と、 前記第１の制御信号及び前記第１の遅延信号が入力さ
    れ、出力端から第２の制御信号を出力し、前記第１の制
    御信号が活性状態になった時、前記第２の制御信号を活
    性化し、前記第１の制御信号及び前記第１の遅延信号の
    双方が非活性状態になった時、前記第２の制御信号を非
    活性化させる第２の論理回路とを有し、 前記第１の論理回路は、データ出力イネーブル信号をさ
    らに受け、前記データ出力イネーブル信号がデータ出力
    を示している時、前記第１、第２のバンク活性化信号の
    状態に関わらずに、前記第１の制御信号を活性化し、 前記第２の制御信号が活性状態の時、前記活性時用の内
    部電源回路を活性化し、前記第２の制御信号が非活性状
    態の時、前記活性時用の内部電源回路を非活性化するこ
    とを特徴とする半導体集積回路装置。
11. 【請求項１１】 少なくとも１つのセルアレイ、及び少
    なくとも１つのセンスアンプを含み、第１のバンク活性
    化信号に応じて活性化される第１のバンクと、少なくと
    も１つのセルアレイ、及び少なくとも１つのセンスアン
    プを含み、第２のバンク活性化信号に応じて活性化され
    る第２のバンクとの、少なくとも２つのバンクに分割さ
    れた、データを記憶する記憶部と、 待機時用の内部電源回路及び活性時用の内部電源回路を
    含み、前記記憶部に供給される内部電源を外部電源より
    生成する内部電源生成部と、 前記第１、第２のバンク活性化信号に応じて前記活性時
    用の内部電源回路を活性化する制御回路を含む制御部と
    を具備し、 前記制御回路は、 前記第１、第２のバンク活性化信号が入力され、出力端
    から第１の制御信号を出力し、前記第１、第２のバンク
    活性化信号の少なくとも１つが活性状態の時、第１の制
    御信号を活性化し、前記第１、第２のバンク活性化信号
    の双方が非活性状態の時、前記第１の制御信号を非活性
    化する第１の論理回路と、 前記第１の制御信号が入力され、出力端から第１の遅延
    信号を出力し、前記第１の制御信号が活性状態から非活
    性状態となった時、少なくとも前記記憶部のプリチャー
    ジ開始からプリチャージ完了までに要する時間が経過し
    た後、第１の遅延信号を活性状態から非活性状態にする
    第１の遅延回路と、 前記第１の制御信号及び前記第１の遅延信号が入力さ
    れ、出力端から第２の制 御信号を出力し、前記第１の制
    御信号が活性状態になった時、前記第２の制御信号を活
    性化し、前記第１の制御信号及び前記第１の遅延信号の
    双方が非活性状態になった時、前記第２の制御信号を非
    活性化させる第２の論理回路とを有し、 前記第２の制御信号が活性状態の時、前記活性時用の内
    部電源回路を活性化し、前記第２の制御信号が非活性状
    態の時、前記活性時用の内部電源回路を非活性化し、 前記制御回路は、 前記第１のバンクに対応した第１のセンスアンプ活性化
    信号が入力され、出力端から第２の遅延信号を出力し、
    少なくとも前記第１のセンスアンプ活性化信号が前記第
    １のバンクのセンスアンプの活性を示してからメモリセ
    ルアレイのデータが増幅されるまでに要する時間が経過
    した後、前記第２の遅延信号を活性化する第２の遅延回
    路と、 前記第１のバンク活性化信号及び前記第２の遅延信号が
    入力され、出力端から第３の制御信号を出力し、前記第
    １のバンク活性化信号が活性状態であり、かつ前記第２
    の遅延信号が非活性状態を示している時、前記第３の制
    御信号を活性化し、前記第１のバンク活性化信号が非活
    性状態、または前記第２の遅延信号が活性状態を示して
    いる時、前記第３の制御信号を非活性化する第３の論理
    回路と、 前記第２のバンクに対応した第２のセンスアンプ活性化
    信号が入力され、出力端から第３の遅延信号を出力し、
    少なくとも前記第２のセンスアンプ活性化信号が前記第
    ２のバンクのセンスアンプの活性を示してからメモリセ
    ルアレイのデータが増幅されるまでに要する時間が経過
    した後、前記第３の遅延信号を活性化する第３の遅延回
    路と、 前記第２のバンク活性化信号及び前記第３の遅延信号が
    入力され、出力端から第４の制御信号を出力し、前記第
    ２のバンク活性化信号が活性状態であり、かつ前記第３
    の遅延信号が非活性状態を示している時、前記第４の制
    御信号を活性化し、前記第２のバンク活性化信号が非活
    性状態、または前記第３の遅延信号が活性状態を示して
    いる時、前記第４の制御信号を非活性化する第４の論理
    回路と、 前記第３、第４の制御信号が入力され、出力端から第５
    の制御信号を出力し、前記第３、第４の制御信号の少な
    くとも１つが活性状態の時、第５の制御信号を 活性化さ
    せ、前記第３、第４の制御信号の双方が非活性状態を示
    している時、前記第５の制御信号を非活性化する第５の
    論理回路と、 前記パワーダウンモード信号及び前記第５の制御信号が
    入力され、出力端から第６の制御信号を出力し、前記第
    ５の制御信号が非活性状態の場合は、前記パワーダウン
    モード信号がパワーダウンモードを示している時、前記
    第６の制御信号を非活性化し、前記パワーダウンモード
    信号がパワーダウンモードの解除を示した時、前記第６
    の制御信号を直ちに活性化させるとともに、前記第５の
    制御信号が活性状態の場合は、パワーダウンモード信号
    の状態に関わらずに、第６の制御信号を活性化させる第
    ６の論理回路とを更に有することを特徴とする半導体集
    積回路装置。
12. 【請求項１２】 前記第２の論理回路は、前記第６の制
    御信号をさらに受け、前記第６の制御信号が非活性状態
    を示している時、前記第１の制御信号及び前記第１の遅
    延信号の状態に関わらずに、前記第２の制御信号を非活
    性化し、前記第６の制御信号が活性状態に戻った時、前
    記第２の制御信号を直ちに活性化することを特徴とする
    請求項１１に記載の半導体集積回路装置。
13. 【請求項１３】 前記第１の論理回路は、前記第６の制
    御信号をさらに受け、前記第６の制御信号が非活性状態
    を示している時、前記第１、第２のバンク活性化信号の
    状態に関わらずに、前記第１の制御信号を非活性化し、
    前記第６の制御信号が活性状態に戻った時、前記第１の
    制御信号を直ちに活性化させることを特徴とする請求項
    １１に記載の半導体集積回路装置。
14. 【請求項１４】 前記第２の論理回路は、前記第６の制
    御信号およびデータ出力イネーブル信号をさらに受け、
    前記データ出力イネーブル信号がデータ出力を示し、か
    つ前記第６の制御信号が活性状態を示している時、前記
    第１の制御信号及び前記第１の遅延信号の状態に関わら
    ずに、前記第２の制御信号を活性化させ、前記第６の制
    御信号が非活性状態を示している時、前記第１の制御信
    号、前記第１の遅延信号、及び前記データ出力イネーブ
    ル信号の状態に関わらずに、前記第２の制御信号を非活
    性化させることを特徴とする請求項１１に記載の半導体
    集積回路装置。
15. 【請求項１５】 前記第１の論理回路は、前記第６の制
    御信号をさらに受け 、前記第６の制御信号が非活性状態
    を示している時、前記第１、第２のバンク活性化信号の
    状態に関わらずに、前記第１の制御信号を非活性化し、
    前記第６の制御信号が活性状態を示した時、前記第１の
    制御信号を直ちに活性化し、かつ前記第２の論理回路
    は、データ出力イネーブル信号をさらに受け、前記デー
    タ出力イネーブル信号がデータ出力を示している時、前
    記第１の制御信号及び前記第１の遅延信号の状態に関わ
    らずに、前記第２の制御信号を活性化させることを特徴
    とする請求項１１に記載の半導体集積回路装置。
16. 【請求項１６】 前記第１の論理回路は、データ出力イ
    ネーブル信号をさらに受け、前記データ出力イネーブル
    信号がデータ出力を示している時、前記第１、第２のバ
    ンク活性化信号の状態に関わらずに、前記第１の制御信
    号を活性化し、かつ前記第２の論理回路は、前記第６の
    制御信号をさらに受け、前記第６の制御信号が非活性状
    態を示している時、前記第１の制御信号及び前記第１の
    遅延信号の状態に関わらずに、前記第２の制御信号を非
    活性化し、前記第６の制御信号が活性状態に戻った時、
    前記第２の制御信号を直ちに活性化することを特徴とす
    る請求項１１に記載の半導体集積回路装置。
17. 【請求項１７】 前記第１の論理回路は、前記第６の制
    御信号およびデータ出力イネーブル信号をさらに受け、
    前記データ出力イネーブル信号がデータ出力を示し、か
    つ前記第６の制御信号が活性状態を示している時、前記
    第１、第２のバンク活性化信号の状態に関わらずに、前
    記第１の制御信号を活性化させ、前記第６の制御信号が
    非活性状態を示している時、前記第１、第２のバンク活
    性化信号、及び前記データ出力イネーブル信号の状態に
    関わらずに、前記第１の制御信号を非活性化させること
    を特徴とする請求項１１に記載の半導体集積回路装置。