JP3649640B2 - 半導体レジスタ素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ型半導体論理集積回路の待機時での消費電力削減の技術にに関するものである。
【０００２】
ここで待機時とは、その集積回路が、ある予測された信号の入力または発生を待って、次の予測された動作に移行するまでの休眠状態または無機能状態の期間を指す。
【０００３】
この待機期間が、動作状態のそれに比較して大きな割合を占め、かつ、電池を電源電圧供給源とする電子機器の場合、その集積回路およびその周辺回路の動作クロックを含むほぼ全ての動作を停止させることで、極力、消費電力の削減による電池使用寿命の長期化を図ることが一般化している。
【０００４】
また、近年、その電池使用寿命をいかに伸ばすかが、携帯電子機器の顧客購入基準や性能競争目標の一つとして重要視されてきている。
【０００５】
【従来の技術】
ＣＭＯＳ型半導体論理集積回路の電源リーク電流は、およそ素子分離のための空乏層リークとトランジスタ・チャネルのオフリークと配線間リークに分類される。トランジスタ最小ゲート長が、かつて１μｍ以上あった時代には、トランジスタ・チャネルのオフ・リーク電流は、空乏層の逆バイアス・リーク電流に比較して小さく、問題とならなかった。
【０００６】
しかし、現在のサブμｍ、および、将来のディープ・サブμｍの時代では、そのトランジスタ・チャネル・オフ・リーク電流は、他のリーク電流に比較して益々無視できなくなってきている。
【０００７】
これが、現在、ＭＯＳ型半導体論理集積回路の待機時の電源リーク電流の増大に伴う消費電力増大を招いている。
従来、集積回路１チップ当りのトランジスタ数の大規模化、および、電子機器の高機能化、応答処理高速化に伴う動作クロックの高速化による消費電力の増大傾向にも関わらず、電子機器に対する需要が一家に一台の据置き型から、持運びもできる一人に一台の携帯型に移り、それに搭載される電池電源の使用寿命を伸ばすことと、電子機器の小型化が集積回路の実装パッケージの小型化、薄型化の必要性から、そのパッケージの許容損失熱容量の制限強化とで、集積回路全体の動作時の消費電力を大きく抑制される方向に進んでいる。
【０００８】
これを解決する最も有効な手段が、消費電力をほぼ二乗に反比例して抑制できる動作電源電圧の低電圧化である。
従って、集積回路の低電源電圧化と高速化とを両立させるため、その設計者は、半導体に内蔵されるトランジスタのゲート閾値電圧を、そのチャネル・オフ・リーク電流をある程度は犠牲にして、電源電圧に比例して低く設計することで対応している。
【０００９】
しかし、トランジスタのチャネル・オフ・リーク電流は、そのチャネルの拡散係数、ゲート酸化膜厚、ゲート閾値電圧などの半導体拡散パラメータによって決定されるので、集積回路の完成後に、それを電子機器に組み込む設計者にとっては、そのリーク電流による消費電力増大を削減する有効な手段が無いのが現状である。
【００１０】
このため、従来では待機時の消費電力の削減手段として、下記の項目（１−１）または項目（１−２）を実施して対処されている。
（１−１） 待機時に集積回路の動作継続に必要な記憶情報を保持し、かつ初期化またはリセット無しに直ちに次の動作状態に移行できる最低電源電圧を待機時に印加。
【００１１】
（１−２） トランジスタのチャネル・オフ・リーク電流そのものを減らすため、バック・ゲート・バイアス電圧を深くするための高ゲート閾値電圧を待機時に印加。
【００１２】
しかし、これらの手段を採用するための短所として、下記の項目（１−３）また（１−４）の問題がある。
（１−３） 前記項目（１−１）の場合、集積回路内のトランジスタ数があまりにも大規模になってきたため、待機時での低い電源電圧の印加では、待機時の消費電力値の設計目標値が未達成。
【００１３】
（１−４） 前記項目（１−２）の場合、待機時にゲート閾値電圧を動作時より高くするため、ＣＭＯＳ型半導体集積回路において、バック・ゲート・バイアス電圧をＰチャネル・トランジスタ側では電源電圧より高く、Ｎチャネル・トランジスタ側ではグランド電圧より低くするための電源電圧供給回路を内蔵するためのコスト増大。
【００１４】
さらに、前記項目（１−４）の場合、各トランジスタのバック・ゲート・バイアス電位が、低インピーダンスの電源出力に直結されず、電源インピーダンスを下げるための大容量コンデンサを内蔵しにくい内蔵電源電圧供給回路の高インピーダンス電源出力に接続されることを一因として、集積回路内の寄生トランジスタによるラッチ・アップ耐電圧が弱くなる問題が考えられる。
【００１５】
その内蔵電源電圧供給回路のインピーダンスを下げるためには、その電源出力を集積回路の外部端子に設け、そこに大容量バイパス・コンデンサを外付けする必要がある。
【００１６】
従って、前記項目（１−３）では待機時の消費電力の削減策そのものの行き詰まり、前記項目（１−４）では電源電圧供給手段の追加によるコスト増大という欠点がある。
【００１７】
【発明が解決しようとする課題】
ＣＭＯＳ型半導体集積回路の待機時消費電力を削減する最も効果的な手段は、その待機時に、その後の動作復帰に支障がない回路部分の電源電圧を遮断してしまうことである。
【００１８】
待機時と動作時とに関わらず、電子機器に内蔵される時計機能では、常に時を刻む必要があるため、いつも電源電圧供給が必要である。
しかし、携帯電話端末機の待受け機能では、電池電源容量の消耗を押さえるため、自らの電話番号への着信要求の有無を一定時間間隔で間欠的に確認する以外は待機状態であり、動作を停止できる。
【００１９】
集積回路は、動作継続に必要な情報を常に記憶すべき記憶回路と、その必要がない組合わせ論理回路との接続で構成されている。
その記憶回路の内、電源電圧を遮断すると記憶情報が消滅してしまうレジスタ素子およびメモリ素子（以降、これらを一時記憶素子と呼ぶ）に対して、組合わせ論理回路の論理ゲート素子またはバッファ素子または電源電圧遮断時にも記憶情報を保持する恒久的記憶素子またはアナログ機能素子またはその他の素子（以降、これらを一時記憶素子以外の素子と呼ぶ）の電源電圧を遮断しても記憶情報を消滅しないような手段を施すことができれば、本発明の目的を達成できる。
【００２０】
すなわち、ここでは、待機時の消費電力を削減するため、待機時に電源電圧を供給すべき集積回路内部の最小限の素子として、下記の項目（２−１）と（２−２）にのみ電源電圧を供給し、その他の一時記憶素子以外の素子には一切の電源電圧供給を打ち切ることを提案する。
【００２１】
（２−１） 全ての一時記憶素子。
（２−２） 集積回路の外部機器と電気的接続を司り、その外部機器との電気的な情報交換または制御および被制御を保持すべき集積回路の外部端子用の一時記憶素子以外の素子。
【００２２】
前記項目（２−１）と（２−２）を構成する集積回路内部の各トランジスタ・サイズが等しい、言い換えれば、各トランジスタのチャネル・オフ・リーク電流が等しいと仮定すれば、予測される待機時消費電力は、およそ１チップ全体のトランジスタ数に対する一時記憶素子以外の素子用トランジスタ数の割合まで削減できると見積れる。
【００２３】
ところが、一時記憶素子と一時記憶素子以外の素子とが混載するＣＭＯＳ型半導体集積回路で、一時記憶素子以外の素子の電源電圧を遮断すると、下記の項目（２−３）（２−４）の不具合が発生するため、待機時から待機状態の直前の動作状態に復帰するための記憶情報が保持されず、また、待機時の消費電力そのものも削減できないため、従来、待機時に一時記憶素子以外の素子への電源電圧供給を全面的に遮断することができない。
【００２４】
（２−３） 一時記憶素子の入力端子に接続される一時記憶素子以外の素子の出力電圧が不定となるため、予期しないセット、リセット、クロック、または書込みのトリガ入力により、その一時記憶素子の記憶情報の破壊。
【００２５】
（２−４） 一時記憶素子の出力端子に接続される一時記憶素子以外の素子の電源電圧遮断により、その一時記憶素子の電源端子から一時記憶素子の出力端子を介して、一時記憶素子以外の素子への予期しない電源リーク電流流出による消費電力の増大。
【００２６】
従って、待機時の直前の一時記憶素子の記憶情報を保持し、一時記憶素子のみに電源電圧供給を継続して一時記憶素子以外の素子の電源電圧を遮断し、再び一時記憶素子以外の素子の電源電圧を復帰して待機時の直前の状態からの動作を再開することを実現するためには、一時記憶素子以外の素子の電源電圧遮断時に、一時記憶素子と一時記憶素子以外の素子とを接続している一時記憶素子の全ての入力、出力、および入出力端子において、下記の項目（２−５）（２−６）をどのように実現するかが本発明の課題である。
【００２７】
（２−５） 一時記憶素子以外の素子からの前記項目（２−３）で挙げた不定出力電圧の流入を防止する手段。
（２−６） 一時記憶素子以外の素子への前記項目（２−４）で挙げた電源リーク電流の流出を防止する手段。
【００２８】
【課題を解決するための手段】
前記の課題を解決する手段として、以下の通りの待機時への移行と動作時への復帰との手順を実現する構成を提供する。
【００２９】
すなわち、動作時から待機時への移行は、下記の項目（３−１）〜（３−３）を実行する。
（３−１） 最初に、一時記憶素子以外の素子の出力端子に接続される一時記憶素子のセット、リセット、クロック、データ書込み等の全入力端子の内、必要な入力論理の保持と電源電圧遮断後の一時記憶素子以外の素子からの不定論理の流入防止。
（３−２） その後、一時記憶素子の読出しデータ等の全出力端子から一時記憶素子以外の素子への電流流出の遮断。
（３−３） 最後に、前記項目（２−２）を除く一時記憶素子以外の素子への電源電圧の遮断。
を順次実施する。
【００３０】
一方、待機時から動作時への復帰は、下記の項目（３−４）〜（３−６）を実行する。
（３−４） 最初に、遮断した一時記憶素子以外の素子への電源電圧供給の復帰。
（３−５） その後、一時記憶素子の読出しデータ等の全出力端子から一時記憶素子以外の素子への電圧印加の復帰。
（３−６） 最後に、一時記憶素子以外の素子の出力端子から一時記憶素子のセット、リセット、クロック、書込み等の全入力端子への信号印加の復帰。
を順次実施する手段を設けることで、前記項目（２−５）と（２−６）の課題を実現する。
【００３１】
特に、前記項目（３−１）から（３−２）への手順と前記項目（３−４）から（３−５）への手順とを踏まえることが、一時記憶素子以外の素子からの一時記憶素子への不定な入力論理の流入による一時記憶素子の記憶情報の破壊を防ぐために重要である。
【００３２】
【発明の実施の形態】
本発明の請求項１記載の半導体レジスタ素子は、ＣＭＯＳ型半導体集積回路の回路網内で電源電圧供給系統を、電源電圧供給時のみ情報記憶を行う一時記憶素子群に給電する第１の電源配線と、組合わせ論理またはバッファの機能を行う非記憶素子群または電源電圧遮断時も情報記憶を有する恒久的記憶素子群またはアナログ機能素子群またはその他から構成される前記一時記憶素子群以外の素子群に給電する第２の電源配線とに分割し、前記一時記憶素子群の入力端子へ接続される前記素子群からの出力論理の保持と不定論理の流入防止をすることで、前記一時記憶素子群内の各一時記憶素子の入力端子に接続される前記素子群の電源電圧を遮断しても、前記一時記憶素子の記憶情報を前記一時記憶素子群以外の素子の電源電圧遮断の直前の状態で破壊されることなく保持し、前記一時記憶素子群以外の素子の電源電圧の供給を復帰した後、前記電源電圧遮断の直前の状態から前記集積回路の動作を再開するように構成するとともに、前記電源電圧供給系統を前記一時記憶素子群と前記一時記憶素子群以外の素子群との分割を、前記集積回路に接続される外部機器が前記素子群の電源電圧遮断時にも前記一時記憶素子群以外の素子を介して前記集積回路と電気的に情報交換の保持または制御および被制御の保持を必須とする前記一時記憶素子群以外の素子群と、前記情報交換の保持または前記制御および被制御の保持を必須としない前記一時記憶素子群以外の素子群とに電源電圧供給系統を分割したことを特徴とする。
【００３３】
本発明の請求項２記載の半導体レジスタ素子は、請求項１において、前記一時記憶素子の出力端子に接続される前記一時記憶素子群以外の素子の電源電圧を遮断することにより、前記一時記憶素子の電源電圧供給端子と出力端子とを介して前記一時記憶素子群以外の素子への電源リーク電流の発生を防止するように構成したことを特徴とする。
【００３５】
本発明の請求項３記載の半導体レジスタ素子は、ＣＭＯＳ型半導体集積回路の回路網内で電源電圧供給系統を、電源電圧供給時のみ情報記憶を行う一時記憶素子群に給電する第１の電源配線と、組合わせ論理またはバッファの機能を行う非記憶素子群または電源電圧遮断時も情報記憶を有する恒久的記憶素子群またはアナログ機能素子群またはその他から構成される前記一時記憶素子群以外の素子群に給電する第２の電源配線とに分割し、前記一時記憶素子群の入力端子へ接続される前記素子群からの出力論理の保持と不定論理の流入防止をすることで、前記一時記憶素子群内の各一時記憶素子の入力端子に接続される前記素子群の電源電圧を遮断しても、前記一時記憶素子の記憶情報を前記一時記憶素子群以外の素子の電源電圧遮断の直前の状態で破壊されることなく保持し、前記一時記憶素子群以外の素子の電源電圧の供給を復帰した後、前記電源電圧遮断の直前の状態から前記集積回路の動作を再開するように構成するとともに、前記一時記憶素子の記憶情報を前記一時記憶素子以外の素子の電源電圧遮断の直前の状態で保持し、前記一時記憶素子の入力端子に接続される前記一時記憶素子以外の素子の電源電圧を遮断しても、前記一時記憶素子群以外の素子群への電源電圧の供給が復帰された後、その電源電圧遮断の直前の状態から本集積回路の動作を再開することを、前記一時記憶素子群による制御にて行うよう構成したことを特徴とする。
【００３６】
本発明の請求項４記載の半導体レジスタ素子は、請求項１において、前記一時記憶素子の記憶情報を前記一時記憶素子以外の素子の電源電圧遮断の直前の状態で保持し、前記一時記憶素子の入力端子に接続される前記一時記憶素子以外の素子の電源電圧を遮断しても、前記一時記憶素子群以外の素子群への電源電圧の供給が復帰された後、その電源電圧遮断の直前の状態から本集積回路の動作を再開することを、前記集積回路の外部端子に接続される外部機器による制御にて行うよう構成したことを特徴とする。
【００３７】
本発明の請求項５記載の半導体レジスタ素子は、ＣＭＯＳ型半導体集積回路の回路網内で電源電圧供給系統を、電源電圧供給時のみ情報記憶を行う一時記憶素子群に給電する第１の電源配線と、組合わせ論理またはバッファの機能を行う非記憶素子群または電源電圧遮断時も情報記憶を有する恒久的記憶素子群またはアナログ機能素子群またはその他から構成される前記一時記憶素子群以外の素子群に給電する第２の電源配線とに分割し、前記一時記憶素子群の入力端子へ接続される前記素子群からの出力論理の保持と不定論理の流入防止をすることで、前記一時記憶素子群内の各一時記憶素子の入力端子に接続される前記素子群の電源電圧を遮断しても、前記一時記憶素子の記憶情報を前記一時記憶素子群以外の素子の電源電圧遮断の直前の状態で破壊されることなく保持し、前記一時記憶素子群以外の素子の電源電圧の供給を復帰した後、前記電源電圧遮断の直前の状態から前記集積回路の動作を再開するように構成するとともに、前記一時記憶素子の出力端子に接続される前記一時記憶素子以外の素子への電源電圧を遮断することにより、前記一時記憶素子の電源電圧供給端子と出力端子とを介して前記一時記憶素子以外の素子への電源リーク電流の発生を防止することを、前記一時記憶素子群による制御にて行うよう構成したことを特徴とする。
【００３８】
本発明の請求項６記載の半導体レジスタ素子は、請求項１において、前記一時記憶素子の出力端子に接続される前記一時記憶素子以外の素子への電源電圧を遮断することにより、前記一時記憶素子の電源電圧供給端子と出力端子とを介して前記一時記憶素子以外の素子への電源リーク電流の発生を防止することを、前記集積回路の外部端子に接続される外部機器による制御にて行うよう構成したことを特徴とする。
【００３９】
本発明の請求項７記載の半導体レジスタ素子は、請求項１において、前記一時記憶素子以外の素子の電源電圧遮断の直前に、前記一時記憶素子の入力端子へ接続される前記一時記憶素子以外の素子からの出力論理を保持し、前記一時記憶素子以外の素子の電源電圧遮断の直後の不定論理の流入防止を行い、その後に前記一時記憶素子の出力端子へ接続される前記一時記憶素子以外の素子への電源リーク電流の発生を防止し、その後に前記一時記憶素子の出力端子へ接続される前記一時記憶素子以外の素子への電源リーク電流の発生を防止し、その後に前記一時記憶素子以外の素子の電源電圧を遮断する手順と、前記一時記憶素子以外の素子の電源電圧復帰直後に、前記一時記憶素子の出力端子へ接続される前記一時記憶素子以外の素子への電源リーク電流の発生の防止を解除し、その後に前記一時記憶素子の入力端子へ接続される前記一時記憶素子以外の素子からの出力論理の保持と不定論理の流入防止を解除し、その後に前記集積回路の動作を再開する手順を実行するよう構成したことを特徴とする。
【００４０】
以下、本発明の各実施の形態を図１〜図８に基づいて説明する。
（実施の形態１）
図１〜図６に示す（実施の形態１）は、前記項目（３−３）と（３−４）を実現するＣＭＯＳ型半導体集積回路の構成と、前記項目（３−１）と（３−６）の一時記憶素子の入力論理保持後の入力論理の遮断手段と、前記項目（３−２）と（３−５）を実現する一時記憶素子の出力論理の遮断手段との具体的な構成を示している。
【００４１】
初めに、ＣＭＯＳ型半導体集積回路の一時記憶素子以外の素子への電源電圧の供給と遮断とを行う構成を図１に基づいて説明する。
図１において、ＣＭＯＳ型半導体集積回路１０１の内部にある半導体素子群の電源電圧供給系統を、一時記憶素子群１０６用の第１の電源配線１０４と、一時記憶素子１０６以外の素子群１０７用の第２の電源配線１０５とに分ける。
【００４２】
ここで素子群１０７とは、組合わせ論理またはバッファの機能を行う非記憶素子群または電源電圧遮断時も情報記憶を有する恒久的記憶素子群またはアナログ機能素子群またはその他から構成される前記一時記憶素子群１０６以外の素子群である。
【００４３】
一時記憶素子群１０６へは、集積回路１０１の第１の外部電源端子１０２から第１の電源配線１０４を介して、集積回路１０１の待機時と動作時とに電源電圧供給を行うように構成されている。
【００４４】
一方、素子群１０７へは、集積回路１０１の第２の外部電源端子１０３から第２の電源配線１０５を介して、集積回路１０１の動作時のみ電源電圧供給を行い、待機時にはその遮断を行うように構成されている。
【００４５】
外部出力端子１０８は、集積回路１０１の待機時と動作時とに応じて第２の外部電源端子１０３に電源電圧を供給する外部電源回路からの電源電圧の供給と遮断を行うように外部電源回路を制御する信号の出力端子で、この端子は一時記憶素子群１０６の内の待機と動作との状態制御回路に接続されている。１０９は入出力端子群である。
【００４６】
一時記憶素子１０６は、図２〜図５に示すエッジ・トリガード・フリップ・フロップで構成されている。
図２〜図５の構成は、一般なスレーブ・ラッチ２１４とマスタ・ラッチ２１５と、それらに含まれるトランスファ・ゲート２１２ａ，２１２ｂ，２１３ａ，２１３ｂとで構成されるエッジ・トリガード・フリップ・フロップの等価回路に、そのフリップ・フロップ外部からの入力遮断回路２０９とフリップ・フロップ外部への出力遮断回路２１８を追加したものである。
【００４７】
図６（ａ）〜（ｅ）に、トランスファ・ゲート２０７，２１２ａ，２１２ｂ，２１３ａ，２１３ｂのそれぞれの等価回路を示す。
トランスファ・ゲート２０７は、図２〜図５の出力線２１１が論理Ｈで信号通過、論理Ｌで信号遮断となるように働き、トランスファ・ゲート２１２ａと２１２ｂとは、図２〜図５のクロック出力線２１０が論理Ｌで信号通過、論理Ｈで信号遮断となるように働き、逆に、トランスファ・ゲート２１３ａ，２１３ｂは、クロック出力線２１０が論理Ｌで信号遮断、論理Ｈで信号通過となるように働く。
【００４８】
さらに、トランスファ・ゲート２１２ａ，２１３ａは、クロック出力線２１０を出力線２１１でゲート制御するよう構成されている。
ここで出力線２１１は、待機と動作の切替え入力端子からの接続線、クロック出力線２１０はクロック入力端子からの接続線である。
【００４９】
図２〜図５のそれぞれの相違は、
（４−１） 図２は、入力遮断回路２０９の入力端子２０５が論理Ｈ、かつ、クロック入力端子２０４が論理Ｌである場合を仮定し、トランスファ・ゲート２１２ａと２１２ｂとが信号通過状態、トランスファ・ゲート２１３ａと２１３ｂとが信号遮断状態であり、フリップ・フロップの記憶データをマスタ・ラッチ２１５の記憶データにより反映。
（４−２） 図３は、入力遮断回路２０９の入力端子２０５が論理Ｈ、かつ、クロック入力端子２０４が論理Ｈである場合を仮定し、トランスファ・ゲート２１２ａと２１２ｂとが信号遮断状態、トランスファ・ゲート２１３ａと２１３ｂとが信号通過状態であり、フリップ・フロップの記憶データをスレーブ・ラッチ２１４の記憶データにより反映。
（４−３） 図４は、入力遮断回路２０９の入力端子２０５が論理Ｌ、かつ、クロック入力端子２０４が論理Ｌである場合を仮定し、トランスファ・ゲート２１３ａと２１２ｂとが信号通過状態、トランスファ・ゲート２１２ａと２１３ｂとが信号遮断状態であり、フリップ・フロップの記憶データをマスタ・ラッチ２１５の記憶データにより反映し、前記項目（４−１）に対し、トランスファ・ゲート２１２ａで信号遮断となる直前のデータ入力端子２０１の入力論理をスレーブ・ラッチ２１４で記憶。
（４−４） 図５は、入力遮断回路２０９の入力端子２０５が論理Ｌ、かつ、クロック入力端子２０４が論理Ｈである場合を仮定し、トランスファ・ゲート２１３ａと２１３ｂとが信号通過状態、トランスファ・ゲート２１２ａと２１２ｂとが信号遮断状態であり、フリップ・フロップの記憶データをスレーブ・ラッチ２１４の記憶データにより反映し、前記項目（４−３）に対し、トランスファ・ゲート２１２ａで信号遮断となる直前のデータ入力端子２０１の入力論理をスレーブ・ラッチ２１４で記憶。
していることを表示している。
【００５０】
さらに、図２〜図５の入力遮断回路には、トランスファ・ゲート２０７とバッファ２０８ａと２０８ｂとを設け、クロック入力端子２０４に接続される一時記憶素子以外の素子が待機時に電源電圧が遮断されても、待機の直前のクロック入力論理を保持し、フリップ・フロップの記憶データが破壊することを防いでいる。
【００５１】
すなわち、入力端子２０５が論理Ｈである場合、トランスファ・ゲート２０７が信号通過状態となり、かつ、バッファ２０８ａの出力が遮断されてクロック入力端子２０４からその出力線２１０へは単なるバッファとして働き、入力端子２０５が論理Ｌである場合、トランスファ・ゲート２０７が信号遮断状態となり、かつ、バッファ２０８ａとバッファ２０８ｂとが記憶回路を構成し、トランスファ・ゲート２０７で信号遮断される直前のクロック入力論理を保持するように働く。
【００５２】
一方、図２〜図５の出力遮断回路２１８は、入力端子２０６が論理Ｈである場合、マスタ・ラッチ２１５の記憶データをフリップ・フロップの正論理出力端子２１６と負論理出力端子２１７とへ通過させるが、入力端子２０６が論理Ｌである場合、マスタ・ラッチの記憶データを遮断し、電源端子からマスタ・ラッチ２１５と出力端子２０６と２０７とを通してフリップ・フロップ外部に電源電流が流出することを防ぐ。
【００５３】
すなわち、図２〜図５の入力端子２０５，２０６とに、共に論理Ｈを印加する前記項目（４−１）と（４−２）とは、エッジ・トリガード・フリップ・フロップを通常動作させる場合を示し、一方、入力端子２０５，２０６とに共に論理Ｌを印加する前記項目（４−３）と（４−４）とは、一時記憶素子以外の素子の電源電圧の供給を遮断し、エッジ・トリガード・フリップ・フロップを待機させる場合を示す。
【００５４】
従って、入力端子２０５，２０６とは、共に動作時と待機時との切替え入力端子として機能し、それらの入力端子は、図1の一時記憶素子群１０６に含まれる待機時も電源電圧が継続される動作時と待機時との移行切替え制御回路の切替え出力に接続される。
【００５５】
待機時の消費電力を削減するため、前記項目（４−１）と（４−２）との動作時から待機時へ移行する手順として、
（４−５） 最初に、図２または図３の入力端子２０５への入力印加を、動作時の論理Ｈから待機時の論理Ｌに切り替えて、一時記憶素子以外の素子からの出力印加を遮断。
（４−６） その後、図２または図３の入力端子２０６への入力印加を、動作時の論理Ｈから待機時の論理Ｌに切り替えて、一時記憶素子以外の素子への入力印加を遮断。
（４−７） 最後に、図1の第２の外部電源端子１０３からの一時記憶素子以外の素子群１０７への電源電圧を遮断。
を行う。
【００５６】
前記項目（４−５）で、クロック論理記憶バッファ２０８ａ，２０８ｂとに記憶されたクロック論理により、その論理がＬの場合、トランスファ・ゲート２１２ａ，２１３ａとは前記項目（４−３）の状態となり、逆に、クロック論理がＨの場合、トランスファ・ゲート２１２ａ，２１３ａとは前記項目（４−４）の状態となるため、共にトランスファ・ゲート２１２ａで信号遮断となる直前のデータ入力端子２０１の入力データ論理はスレーブ・ラッチ２１４で保持される。
【００５７】
また、前記項目（４−５）で、リセット入力端子２０２とセット入力端子２０３とからの入力は、入力端子２０５への印加入力を論理Ｌにすることで非アクティブ論理、すなわち、リセットもセットも印加されない状態で保持される。
【００５８】
従って、前記項目（４−５）において、動作時と待機時との切替え入力端子２０５，２０６を除き、フリップ・フロップの全入力端子への外部からの信号が遮断されるため、前記項目（４−７）を行っても、フリップ・フロップの記憶データは破壊されない。
【００５９】
一方、前記項目（４−３）と（４−４）との待機時から動作時へ移行する手順として、
（４−８） 最初に、図１の第２の外部電源端子１０３からの一時記憶素子以外の素子群１０７への電源電圧の供給を復帰。
（４−９） その後、図４または図５の入力端子２０６への入力印加を、待機時の論理Ｌから動作時の論理Ｈに切り替えて、一時記憶素子以外の素子への入力印加を復帰。
（４−１０） 最後に、前記項目（４−９）による一時記憶素子以外の素子の出力論理が確定するまでの十分な時間の経過後、図４または図５の入力端子２０５への入力印加を、待機時の論理Ｌから動作時の論理Ｈに切替えて、一時記憶素子以外の素子からの出力印加を復帰。
を行う。
【００６０】
前記項目（４−９）で、図４のマスタ・ラッチ２１５、または図５のスレーブ・ラッチ２１４での待機状態の直前に保持された全フリップ・フロップの記憶データを、それらの出力に接続された各々の一時記憶素子以外の素子に印加することで、全ての一時記憶素子以外の素子の出力論理も待機状態の直前に復帰される。
【００６１】
このため、前記項目（４−９）で、データ入力端子２０１とクロック入力端子２０４とのフリップ・フロップ外部とその内部との論理が一致し、リセット入力端子２０２とセット入力端子２０３とのフリップ・フロップ外部の論理が待機状態の直前に復帰するため、前記項目（４−１０）を行うと、待機状態の直前の動作状態に復帰できる。
【００６２】
本発明の効果を見積もるため、前記項目（４−７）で、ほぼ全ての一時記憶素子以外の素子への電源電圧を遮断でき、一時記憶素子と一時記憶素子以外の素子とを構成するトランジスタ・サイズが等しいと仮定すると、およそ
（４−１１）待機時消費電力削減率 ≒ 一時記憶素子以外の素子トランジスタ数／全トランジスタ数
に比例した待機時消費電力の削減効果を得られると見積もれる。
【００６３】
待機時に電源電圧を遮断できる一時記憶素子以外の素子数割合が集積回路素子数の全体の７０％で、かつ、間欠動作割合が１％で残り全てが待機状態であると仮定すると、
となり、およそ７０％の消費電力の削減効果が見積もれ、
（４−１３）電池使用寿命の伸び率 ≒ １／（１−０.７） ≒ ３.３
となり、３倍以上の電池寿命を得られると考えられる。
【００６４】
（実施の形態２）
図８に示す（実施の形態２）は、ＣＭＯＳ型半導体集積回路１０１と電気的に接続された外部機器が、待機時にその集積回路の一時記憶素子以外の素子への電源電圧が遮断されたことにより、その集積回路の外部端子の出力電圧が不定となり、集積回路と外部機器との電気的接続に不具合が発生して外部機器が動作状態復帰後の動作継続ができなくなることと、外部機器から集積回路への製品規格値以上の入力リーク電流の流入によって待機時消費電力が削減できなくなることとを防ぐため、集積回路の外部端子用バッファ素子への待機時電源電圧の供給の継続と待機状態の直前の論理の保持を実現する構成である。
【００６５】
ＣＭＯＳ型半導体集積回路の外部機器と待機時も電気的インターフェースを必要とする一時記憶素子以外の素子への電源電圧供給の行う図８の構成について説明する。１１０は待機時に集積回路と電気的インターフェースを保持すべき外部機器とに接続される外部入出力端子用バッファ群である。
【００６６】
図８は、図１に対して、待機時に集積回路１０１と電気的インターフェースを保持すべき外部入出力端子１０９とその外部入出力バッファ群１１０と集積回路内部の一時記憶素子群１０６内のレジスタへの信号線１１１とを追加している。
【００６７】
外部入出力バッファ群１１０には、一時記憶素子群１０６と同様に、待機時と動作時の共に電源電圧供給される第１の外部電源端子１０２から第１の電源配線１０４を介して常に電源電圧が供給される。
【００６８】
本手段により、待機時に一時記憶素子群１０６内の待機状態の直前のレジスタ記憶情報が外部入出力バッファ群１１０を介して外部入出力端子１０９から外部機器に印加されるため、その外部機器も待機の直前の状態を維持でき、動作時移行の際、直ちに動作状態に復帰できる。
【００６９】
また、本手段により、動作時と同様に、待機時に外部機器からの出力を外部入出力端子１０９を介して外部入出力バッファ群１１０で受けるため、外部入出力端子１０９へのサージ電圧吸収用途で、そのバッファ群に内蔵された逆バイアス印加ダイオードに流れる電源電圧遮断時のリーク電流が発生しないため、そこでの待機時の消費電力の増大を防ぐことができる。
【００７０】
以上の通り、本発明は、図１または図８の電源電圧供給系統の分割手段と図２の入力信号遮断手段２０９と出力信号遮断手段２１８と設けた一時記憶素子と設け、前記項目（３−１）から（３−６）までの手順を経ることで、ＣＭＯＳ型半導体集積回路において、待機時の消費電力を削減するものである。
【００７１】
（実施の形態３）
図７は（実施の形態１）のフリップ・フロップの別の具体例を示している。
図７は、図４または図５での待機の直前のクロック入力論理をトランスファ・ゲート２０７とバッファ２０８ａと２０８ｂとのラッチ構成で保持する手段と、データ入力論理をトランスファ・ゲート２１２ａと２１３ａとで保持する手段の代わりに、バッファ２０８によるラッチとバッファ２０８の駆動能力を低減する抵抗２１９をフリップ・フロップのクロック入力ととデータ入力とに設けることで、前記項目（４−３）と（４−４）とでの待機時の直前のクロック入力論理とデータ入力論理論理を保持するものである。
【００７２】
【発明の効果】
以上のように本発明の半導体レジスタ素子は、ＣＭＯＳ型半導体集積回路の微細化が益々進む中で、携帯電話端末機のように、電源電圧供給源として電池が必須用途では、通話状態である動作時より受信待受けと呼ばれる待機時の時間割合が大きい程、本発明による待機時の消費電力の削減は大きな効果を生むものである。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）のＣＭＯＳ型半導体集積回路のブロック図
【図２】同実施の形態の一時記憶素子としてのエッジ・トリガード・フリップ・フロップの動作時かつマスタ・ラッチ時の等価回路図
【図３】同実施の形態の一時記憶素子としてのエッジ・トリガード・フリップ・フロップの動作時かつスレーブ・ラッチ時の等価回路図
【図４】同実施の形態の図２において、待機の直前のクロック入力論理とデータ入力論理とを保持したエッジ・トリガード・フリップ・フロップの待機時かつマスタ・ラッチ時の等価回路図
【図５】同実施の形態の図３において、待機の直前のクロック入力論理とデータ入力論理とを保持したエッジ・トリガード・フリップ・フロップの待機時かつスレーブ・ラッチ時の等価回路図
【図６】同実施の形態の図２〜図５に用いたトランスファ・ゲート２０７，２１２ａ，２１２ｂ，２１３ａ，２１３ｂの等価回路図
【図７】図４の別の実施の形態の等価回路図
【図８】本発明の（実施の形態３）ＣＭＯＳ型半導体集積回路のブロック図
【符号の説明】
１０１ ＣＭＯＳ型半導体集積回路
１０２ 第１の外部電源端子
１０３ 第２の外部電源端子
１０４ 第１の電源配線
１０５ 第２の電源配線
１０６ 一時記憶素子群
１０７ 一時記憶素子以外の素子群
１０８ 外部出力端子
１０９ 外部入出力端子群
１１０ 外部入出力端子用バッファ群
１１１ 信号配線
１１２ 信号配線
２０１ データ入力端子
２０２ リセット入力端子
２０３ セット入力端子
２０４ クロック入力端子
２０５ 状態切替え入力端子
２０６ 入力端子
２０７ トランスファ・ゲート
２０８ ラッチ
２０８ａ トラステート・バッファ
２０８ｂ バッファ
２０９ 待機の直前のクロック入力論理とデータ入力論理とを保持し、待機時の一時記憶素子以外の素子群からの論理不定入力を遮断する回路
２１０ クロック出力線
２１１ 出力線
２１２ａ データ入力制御用トランスファ・ゲート
２１２ｂ マスタ・ラッチ用トランスファ・ゲート
２１３ａ スレーブ・ラッチ用トランスファ・ゲート
２１３ｂ スレーブ、マスタ・ラッチ間トランスファ・ゲート
２１４ スレーブ・ラッチ部
２１５ マスタ・ラッチ部
２１６ フリップ・フロップ記憶データの正論理出力
２１７ フリップ・フロップ記憶データの負論理出力
２１８ 出力遮断回路
２１９ 抵抗
【発明の属する技術分野】
本発明は、ＣＭＯＳ型半導体論理集積回路の待機時での消費電力削減の技術にに関するものである。
【０００２】
ここで待機時とは、その集積回路が、ある予測された信号の入力または発生を待って、次の予測された動作に移行するまでの休眠状態または無機能状態の期間を指す。
【０００３】
この待機期間が、動作状態のそれに比較して大きな割合を占め、かつ、電池を電源電圧供給源とする電子機器の場合、その集積回路およびその周辺回路の動作クロックを含むほぼ全ての動作を停止させることで、極力、消費電力の削減による電池使用寿命の長期化を図ることが一般化している。
【０００４】
また、近年、その電池使用寿命をいかに伸ばすかが、携帯電子機器の顧客購入基準や性能競争目標の一つとして重要視されてきている。
【０００５】
【従来の技術】
ＣＭＯＳ型半導体論理集積回路の電源リーク電流は、およそ素子分離のための空乏層リークとトランジスタ・チャネルのオフリークと配線間リークに分類される。トランジスタ最小ゲート長が、かつて１μｍ以上あった時代には、トランジスタ・チャネルのオフ・リーク電流は、空乏層の逆バイアス・リーク電流に比較して小さく、問題とならなかった。
【０００６】
しかし、現在のサブμｍ、および、将来のディープ・サブμｍの時代では、そのトランジスタ・チャネル・オフ・リーク電流は、他のリーク電流に比較して益々無視できなくなってきている。
【０００７】
これが、現在、ＭＯＳ型半導体論理集積回路の待機時の電源リーク電流の増大に伴う消費電力増大を招いている。
従来、集積回路１チップ当りのトランジスタ数の大規模化、および、電子機器の高機能化、応答処理高速化に伴う動作クロックの高速化による消費電力の増大傾向にも関わらず、電子機器に対する需要が一家に一台の据置き型から、持運びもできる一人に一台の携帯型に移り、それに搭載される電池電源の使用寿命を伸ばすことと、電子機器の小型化が集積回路の実装パッケージの小型化、薄型化の必要性から、そのパッケージの許容損失熱容量の制限強化とで、集積回路全体の動作時の消費電力を大きく抑制される方向に進んでいる。
【０００８】
これを解決する最も有効な手段が、消費電力をほぼ二乗に反比例して抑制できる動作電源電圧の低電圧化である。
従って、集積回路の低電源電圧化と高速化とを両立させるため、その設計者は、半導体に内蔵されるトランジスタのゲート閾値電圧を、そのチャネル・オフ・リーク電流をある程度は犠牲にして、電源電圧に比例して低く設計することで対応している。
【０００９】
しかし、トランジスタのチャネル・オフ・リーク電流は、そのチャネルの拡散係数、ゲート酸化膜厚、ゲート閾値電圧などの半導体拡散パラメータによって決定されるので、集積回路の完成後に、それを電子機器に組み込む設計者にとっては、そのリーク電流による消費電力増大を削減する有効な手段が無いのが現状である。
【００１０】
このため、従来では待機時の消費電力の削減手段として、下記の項目（１−１）または項目（１−２）を実施して対処されている。
（１−１） 待機時に集積回路の動作継続に必要な記憶情報を保持し、かつ初期化またはリセット無しに直ちに次の動作状態に移行できる最低電源電圧を待機時に印加。
【００１１】
（１−２） トランジスタのチャネル・オフ・リーク電流そのものを減らすため、バック・ゲート・バイアス電圧を深くするための高ゲート閾値電圧を待機時に印加。
【００１２】
しかし、これらの手段を採用するための短所として、下記の項目（１−３）また（１−４）の問題がある。
（１−３） 前記項目（１−１）の場合、集積回路内のトランジスタ数があまりにも大規模になってきたため、待機時での低い電源電圧の印加では、待機時の消費電力値の設計目標値が未達成。
【００１３】
（１−４） 前記項目（１−２）の場合、待機時にゲート閾値電圧を動作時より高くするため、ＣＭＯＳ型半導体集積回路において、バック・ゲート・バイアス電圧をＰチャネル・トランジスタ側では電源電圧より高く、Ｎチャネル・トランジスタ側ではグランド電圧より低くするための電源電圧供給回路を内蔵するためのコスト増大。
【００１４】
さらに、前記項目（１−４）の場合、各トランジスタのバック・ゲート・バイアス電位が、低インピーダンスの電源出力に直結されず、電源インピーダンスを下げるための大容量コンデンサを内蔵しにくい内蔵電源電圧供給回路の高インピーダンス電源出力に接続されることを一因として、集積回路内の寄生トランジスタによるラッチ・アップ耐電圧が弱くなる問題が考えられる。
【００１５】
その内蔵電源電圧供給回路のインピーダンスを下げるためには、その電源出力を集積回路の外部端子に設け、そこに大容量バイパス・コンデンサを外付けする必要がある。
【００１６】
従って、前記項目（１−３）では待機時の消費電力の削減策そのものの行き詰まり、前記項目（１−４）では電源電圧供給手段の追加によるコスト増大という欠点がある。
【００１７】
【発明が解決しようとする課題】
ＣＭＯＳ型半導体集積回路の待機時消費電力を削減する最も効果的な手段は、その待機時に、その後の動作復帰に支障がない回路部分の電源電圧を遮断してしまうことである。
【００１８】
待機時と動作時とに関わらず、電子機器に内蔵される時計機能では、常に時を刻む必要があるため、いつも電源電圧供給が必要である。
しかし、携帯電話端末機の待受け機能では、電池電源容量の消耗を押さえるため、自らの電話番号への着信要求の有無を一定時間間隔で間欠的に確認する以外は待機状態であり、動作を停止できる。
【００１９】
集積回路は、動作継続に必要な情報を常に記憶すべき記憶回路と、その必要がない組合わせ論理回路との接続で構成されている。
その記憶回路の内、電源電圧を遮断すると記憶情報が消滅してしまうレジスタ素子およびメモリ素子（以降、これらを一時記憶素子と呼ぶ）に対して、組合わせ論理回路の論理ゲート素子またはバッファ素子または電源電圧遮断時にも記憶情報を保持する恒久的記憶素子またはアナログ機能素子またはその他の素子（以降、これらを一時記憶素子以外の素子と呼ぶ）の電源電圧を遮断しても記憶情報を消滅しないような手段を施すことができれば、本発明の目的を達成できる。
【００２０】
すなわち、ここでは、待機時の消費電力を削減するため、待機時に電源電圧を供給すべき集積回路内部の最小限の素子として、下記の項目（２−１）と（２−２）にのみ電源電圧を供給し、その他の一時記憶素子以外の素子には一切の電源電圧供給を打ち切ることを提案する。
【００２１】
（２−１） 全ての一時記憶素子。
（２−２） 集積回路の外部機器と電気的接続を司り、その外部機器との電気的な情報交換または制御および被制御を保持すべき集積回路の外部端子用の一時記憶素子以外の素子。
【００２２】
前記項目（２−１）と（２−２）を構成する集積回路内部の各トランジスタ・サイズが等しい、言い換えれば、各トランジスタのチャネル・オフ・リーク電流が等しいと仮定すれば、予測される待機時消費電力は、およそ１チップ全体のトランジスタ数に対する一時記憶素子以外の素子用トランジスタ数の割合まで削減できると見積れる。
【００２３】
ところが、一時記憶素子と一時記憶素子以外の素子とが混載するＣＭＯＳ型半導体集積回路で、一時記憶素子以外の素子の電源電圧を遮断すると、下記の項目（２−３）（２−４）の不具合が発生するため、待機時から待機状態の直前の動作状態に復帰するための記憶情報が保持されず、また、待機時の消費電力そのものも削減できないため、従来、待機時に一時記憶素子以外の素子への電源電圧供給を全面的に遮断することができない。
【００２４】
（２−３） 一時記憶素子の入力端子に接続される一時記憶素子以外の素子の出力電圧が不定となるため、予期しないセット、リセット、クロック、または書込みのトリガ入力により、その一時記憶素子の記憶情報の破壊。
【００２５】
（２−４） 一時記憶素子の出力端子に接続される一時記憶素子以外の素子の電源電圧遮断により、その一時記憶素子の電源端子から一時記憶素子の出力端子を介して、一時記憶素子以外の素子への予期しない電源リーク電流流出による消費電力の増大。
【００２６】
従って、待機時の直前の一時記憶素子の記憶情報を保持し、一時記憶素子のみに電源電圧供給を継続して一時記憶素子以外の素子の電源電圧を遮断し、再び一時記憶素子以外の素子の電源電圧を復帰して待機時の直前の状態からの動作を再開することを実現するためには、一時記憶素子以外の素子の電源電圧遮断時に、一時記憶素子と一時記憶素子以外の素子とを接続している一時記憶素子の全ての入力、出力、および入出力端子において、下記の項目（２−５）（２−６）をどのように実現するかが本発明の課題である。
【００２７】
（２−５） 一時記憶素子以外の素子からの前記項目（２−３）で挙げた不定出力電圧の流入を防止する手段。
（２−６） 一時記憶素子以外の素子への前記項目（２−４）で挙げた電源リーク電流の流出を防止する手段。
【００２８】
【課題を解決するための手段】
前記の課題を解決する手段として、以下の通りの待機時への移行と動作時への復帰との手順を実現する構成を提供する。
【００２９】
すなわち、動作時から待機時への移行は、下記の項目（３−１）〜（３−３）を実行する。
（３−１） 最初に、一時記憶素子以外の素子の出力端子に接続される一時記憶素子のセット、リセット、クロック、データ書込み等の全入力端子の内、必要な入力論理の保持と電源電圧遮断後の一時記憶素子以外の素子からの不定論理の流入防止。
（３−２） その後、一時記憶素子の読出しデータ等の全出力端子から一時記憶素子以外の素子への電流流出の遮断。
（３−３） 最後に、前記項目（２−２）を除く一時記憶素子以外の素子への電源電圧の遮断。
を順次実施する。
【００３０】
一方、待機時から動作時への復帰は、下記の項目（３−４）〜（３−６）を実行する。
（３−４） 最初に、遮断した一時記憶素子以外の素子への電源電圧供給の復帰。
（３−５） その後、一時記憶素子の読出しデータ等の全出力端子から一時記憶素子以外の素子への電圧印加の復帰。
（３−６） 最後に、一時記憶素子以外の素子の出力端子から一時記憶素子のセット、リセット、クロック、書込み等の全入力端子への信号印加の復帰。
を順次実施する手段を設けることで、前記項目（２−５）と（２−６）の課題を実現する。
【００３１】
特に、前記項目（３−１）から（３−２）への手順と前記項目（３−４）から（３−５）への手順とを踏まえることが、一時記憶素子以外の素子からの一時記憶素子への不定な入力論理の流入による一時記憶素子の記憶情報の破壊を防ぐために重要である。
【００３２】
【発明の実施の形態】
本発明の請求項１記載の半導体レジスタ素子は、ＣＭＯＳ型半導体集積回路の回路網内で電源電圧供給系統を、電源電圧供給時のみ情報記憶を行う一時記憶素子群に給電する第１の電源配線と、組合わせ論理またはバッファの機能を行う非記憶素子群または電源電圧遮断時も情報記憶を有する恒久的記憶素子群またはアナログ機能素子群またはその他から構成される前記一時記憶素子群以外の素子群に給電する第２の電源配線とに分割し、前記一時記憶素子群の入力端子へ接続される前記素子群からの出力論理の保持と不定論理の流入防止をすることで、前記一時記憶素子群内の各一時記憶素子の入力端子に接続される前記素子群の電源電圧を遮断しても、前記一時記憶素子の記憶情報を前記一時記憶素子群以外の素子の電源電圧遮断の直前の状態で破壊されることなく保持し、前記一時記憶素子群以外の素子の電源電圧の供給を復帰した後、前記電源電圧遮断の直前の状態から前記集積回路の動作を再開するように構成するとともに、前記電源電圧供給系統を前記一時記憶素子群と前記一時記憶素子群以外の素子群との分割を、前記集積回路に接続される外部機器が前記素子群の電源電圧遮断時にも前記一時記憶素子群以外の素子を介して前記集積回路と電気的に情報交換の保持または制御および被制御の保持を必須とする前記一時記憶素子群以外の素子群と、前記情報交換の保持または前記制御および被制御の保持を必須としない前記一時記憶素子群以外の素子群とに電源電圧供給系統を分割したことを特徴とする。
【００３３】
本発明の請求項２記載の半導体レジスタ素子は、請求項１において、前記一時記憶素子の出力端子に接続される前記一時記憶素子群以外の素子の電源電圧を遮断することにより、前記一時記憶素子の電源電圧供給端子と出力端子とを介して前記一時記憶素子群以外の素子への電源リーク電流の発生を防止するように構成したことを特徴とする。
【００３５】
本発明の請求項３記載の半導体レジスタ素子は、ＣＭＯＳ型半導体集積回路の回路網内で電源電圧供給系統を、電源電圧供給時のみ情報記憶を行う一時記憶素子群に給電する第１の電源配線と、組合わせ論理またはバッファの機能を行う非記憶素子群または電源電圧遮断時も情報記憶を有する恒久的記憶素子群またはアナログ機能素子群またはその他から構成される前記一時記憶素子群以外の素子群に給電する第２の電源配線とに分割し、前記一時記憶素子群の入力端子へ接続される前記素子群からの出力論理の保持と不定論理の流入防止をすることで、前記一時記憶素子群内の各一時記憶素子の入力端子に接続される前記素子群の電源電圧を遮断しても、前記一時記憶素子の記憶情報を前記一時記憶素子群以外の素子の電源電圧遮断の直前の状態で破壊されることなく保持し、前記一時記憶素子群以外の素子の電源電圧の供給を復帰した後、前記電源電圧遮断の直前の状態から前記集積回路の動作を再開するように構成するとともに、前記一時記憶素子の記憶情報を前記一時記憶素子以外の素子の電源電圧遮断の直前の状態で保持し、前記一時記憶素子の入力端子に接続される前記一時記憶素子以外の素子の電源電圧を遮断しても、前記一時記憶素子群以外の素子群への電源電圧の供給が復帰された後、その電源電圧遮断の直前の状態から本集積回路の動作を再開することを、前記一時記憶素子群による制御にて行うよう構成したことを特徴とする。
【００３６】
本発明の請求項４記載の半導体レジスタ素子は、請求項１において、前記一時記憶素子の記憶情報を前記一時記憶素子以外の素子の電源電圧遮断の直前の状態で保持し、前記一時記憶素子の入力端子に接続される前記一時記憶素子以外の素子の電源電圧を遮断しても、前記一時記憶素子群以外の素子群への電源電圧の供給が復帰された後、その電源電圧遮断の直前の状態から本集積回路の動作を再開することを、前記集積回路の外部端子に接続される外部機器による制御にて行うよう構成したことを特徴とする。
【００３７】
本発明の請求項５記載の半導体レジスタ素子は、ＣＭＯＳ型半導体集積回路の回路網内で電源電圧供給系統を、電源電圧供給時のみ情報記憶を行う一時記憶素子群に給電する第１の電源配線と、組合わせ論理またはバッファの機能を行う非記憶素子群または電源電圧遮断時も情報記憶を有する恒久的記憶素子群またはアナログ機能素子群またはその他から構成される前記一時記憶素子群以外の素子群に給電する第２の電源配線とに分割し、前記一時記憶素子群の入力端子へ接続される前記素子群からの出力論理の保持と不定論理の流入防止をすることで、前記一時記憶素子群内の各一時記憶素子の入力端子に接続される前記素子群の電源電圧を遮断しても、前記一時記憶素子の記憶情報を前記一時記憶素子群以外の素子の電源電圧遮断の直前の状態で破壊されることなく保持し、前記一時記憶素子群以外の素子の電源電圧の供給を復帰した後、前記電源電圧遮断の直前の状態から前記集積回路の動作を再開するように構成するとともに、前記一時記憶素子の出力端子に接続される前記一時記憶素子以外の素子への電源電圧を遮断することにより、前記一時記憶素子の電源電圧供給端子と出力端子とを介して前記一時記憶素子以外の素子への電源リーク電流の発生を防止することを、前記一時記憶素子群による制御にて行うよう構成したことを特徴とする。
【００３８】
本発明の請求項６記載の半導体レジスタ素子は、請求項１において、前記一時記憶素子の出力端子に接続される前記一時記憶素子以外の素子への電源電圧を遮断することにより、前記一時記憶素子の電源電圧供給端子と出力端子とを介して前記一時記憶素子以外の素子への電源リーク電流の発生を防止することを、前記集積回路の外部端子に接続される外部機器による制御にて行うよう構成したことを特徴とする。
【００３９】
本発明の請求項７記載の半導体レジスタ素子は、請求項１において、前記一時記憶素子以外の素子の電源電圧遮断の直前に、前記一時記憶素子の入力端子へ接続される前記一時記憶素子以外の素子からの出力論理を保持し、前記一時記憶素子以外の素子の電源電圧遮断の直後の不定論理の流入防止を行い、その後に前記一時記憶素子の出力端子へ接続される前記一時記憶素子以外の素子への電源リーク電流の発生を防止し、その後に前記一時記憶素子の出力端子へ接続される前記一時記憶素子以外の素子への電源リーク電流の発生を防止し、その後に前記一時記憶素子以外の素子の電源電圧を遮断する手順と、前記一時記憶素子以外の素子の電源電圧復帰直後に、前記一時記憶素子の出力端子へ接続される前記一時記憶素子以外の素子への電源リーク電流の発生の防止を解除し、その後に前記一時記憶素子の入力端子へ接続される前記一時記憶素子以外の素子からの出力論理の保持と不定論理の流入防止を解除し、その後に前記集積回路の動作を再開する手順を実行するよう構成したことを特徴とする。
【００４０】
以下、本発明の各実施の形態を図１〜図８に基づいて説明する。
（実施の形態１）
図１〜図６に示す（実施の形態１）は、前記項目（３−３）と（３−４）を実現するＣＭＯＳ型半導体集積回路の構成と、前記項目（３−１）と（３−６）の一時記憶素子の入力論理保持後の入力論理の遮断手段と、前記項目（３−２）と（３−５）を実現する一時記憶素子の出力論理の遮断手段との具体的な構成を示している。
【００４１】
初めに、ＣＭＯＳ型半導体集積回路の一時記憶素子以外の素子への電源電圧の供給と遮断とを行う構成を図１に基づいて説明する。
図１において、ＣＭＯＳ型半導体集積回路１０１の内部にある半導体素子群の電源電圧供給系統を、一時記憶素子群１０６用の第１の電源配線１０４と、一時記憶素子１０６以外の素子群１０７用の第２の電源配線１０５とに分ける。
【００４２】
ここで素子群１０７とは、組合わせ論理またはバッファの機能を行う非記憶素子群または電源電圧遮断時も情報記憶を有する恒久的記憶素子群またはアナログ機能素子群またはその他から構成される前記一時記憶素子群１０６以外の素子群である。
【００４３】
一時記憶素子群１０６へは、集積回路１０１の第１の外部電源端子１０２から第１の電源配線１０４を介して、集積回路１０１の待機時と動作時とに電源電圧供給を行うように構成されている。
【００４４】
一方、素子群１０７へは、集積回路１０１の第２の外部電源端子１０３から第２の電源配線１０５を介して、集積回路１０１の動作時のみ電源電圧供給を行い、待機時にはその遮断を行うように構成されている。
【００４５】
外部出力端子１０８は、集積回路１０１の待機時と動作時とに応じて第２の外部電源端子１０３に電源電圧を供給する外部電源回路からの電源電圧の供給と遮断を行うように外部電源回路を制御する信号の出力端子で、この端子は一時記憶素子群１０６の内の待機と動作との状態制御回路に接続されている。１０９は入出力端子群である。
【００４６】
一時記憶素子１０６は、図２〜図５に示すエッジ・トリガード・フリップ・フロップで構成されている。
図２〜図５の構成は、一般なスレーブ・ラッチ２１４とマスタ・ラッチ２１５と、それらに含まれるトランスファ・ゲート２１２ａ，２１２ｂ，２１３ａ，２１３ｂとで構成されるエッジ・トリガード・フリップ・フロップの等価回路に、そのフリップ・フロップ外部からの入力遮断回路２０９とフリップ・フロップ外部への出力遮断回路２１８を追加したものである。
【００４７】
図６（ａ）〜（ｅ）に、トランスファ・ゲート２０７，２１２ａ，２１２ｂ，２１３ａ，２１３ｂのそれぞれの等価回路を示す。
トランスファ・ゲート２０７は、図２〜図５の出力線２１１が論理Ｈで信号通過、論理Ｌで信号遮断となるように働き、トランスファ・ゲート２１２ａと２１２ｂとは、図２〜図５のクロック出力線２１０が論理Ｌで信号通過、論理Ｈで信号遮断となるように働き、逆に、トランスファ・ゲート２１３ａ，２１３ｂは、クロック出力線２１０が論理Ｌで信号遮断、論理Ｈで信号通過となるように働く。
【００４８】
さらに、トランスファ・ゲート２１２ａ，２１３ａは、クロック出力線２１０を出力線２１１でゲート制御するよう構成されている。
ここで出力線２１１は、待機と動作の切替え入力端子からの接続線、クロック出力線２１０はクロック入力端子からの接続線である。
【００４９】
図２〜図５のそれぞれの相違は、
（４−１） 図２は、入力遮断回路２０９の入力端子２０５が論理Ｈ、かつ、クロック入力端子２０４が論理Ｌである場合を仮定し、トランスファ・ゲート２１２ａと２１２ｂとが信号通過状態、トランスファ・ゲート２１３ａと２１３ｂとが信号遮断状態であり、フリップ・フロップの記憶データをマスタ・ラッチ２１５の記憶データにより反映。
（４−２） 図３は、入力遮断回路２０９の入力端子２０５が論理Ｈ、かつ、クロック入力端子２０４が論理Ｈである場合を仮定し、トランスファ・ゲート２１２ａと２１２ｂとが信号遮断状態、トランスファ・ゲート２１３ａと２１３ｂとが信号通過状態であり、フリップ・フロップの記憶データをスレーブ・ラッチ２１４の記憶データにより反映。
（４−３） 図４は、入力遮断回路２０９の入力端子２０５が論理Ｌ、かつ、クロック入力端子２０４が論理Ｌである場合を仮定し、トランスファ・ゲート２１３ａと２１２ｂとが信号通過状態、トランスファ・ゲート２１２ａと２１３ｂとが信号遮断状態であり、フリップ・フロップの記憶データをマスタ・ラッチ２１５の記憶データにより反映し、前記項目（４−１）に対し、トランスファ・ゲート２１２ａで信号遮断となる直前のデータ入力端子２０１の入力論理をスレーブ・ラッチ２１４で記憶。
（４−４） 図５は、入力遮断回路２０９の入力端子２０５が論理Ｌ、かつ、クロック入力端子２０４が論理Ｈである場合を仮定し、トランスファ・ゲート２１３ａと２１３ｂとが信号通過状態、トランスファ・ゲート２１２ａと２１２ｂとが信号遮断状態であり、フリップ・フロップの記憶データをスレーブ・ラッチ２１４の記憶データにより反映し、前記項目（４−３）に対し、トランスファ・ゲート２１２ａで信号遮断となる直前のデータ入力端子２０１の入力論理をスレーブ・ラッチ２１４で記憶。
していることを表示している。
【００５０】
さらに、図２〜図５の入力遮断回路には、トランスファ・ゲート２０７とバッファ２０８ａと２０８ｂとを設け、クロック入力端子２０４に接続される一時記憶素子以外の素子が待機時に電源電圧が遮断されても、待機の直前のクロック入力論理を保持し、フリップ・フロップの記憶データが破壊することを防いでいる。
【００５１】
すなわち、入力端子２０５が論理Ｈである場合、トランスファ・ゲート２０７が信号通過状態となり、かつ、バッファ２０８ａの出力が遮断されてクロック入力端子２０４からその出力線２１０へは単なるバッファとして働き、入力端子２０５が論理Ｌである場合、トランスファ・ゲート２０７が信号遮断状態となり、かつ、バッファ２０８ａとバッファ２０８ｂとが記憶回路を構成し、トランスファ・ゲート２０７で信号遮断される直前のクロック入力論理を保持するように働く。
【００５２】
一方、図２〜図５の出力遮断回路２１８は、入力端子２０６が論理Ｈである場合、マスタ・ラッチ２１５の記憶データをフリップ・フロップの正論理出力端子２１６と負論理出力端子２１７とへ通過させるが、入力端子２０６が論理Ｌである場合、マスタ・ラッチの記憶データを遮断し、電源端子からマスタ・ラッチ２１５と出力端子２０６と２０７とを通してフリップ・フロップ外部に電源電流が流出することを防ぐ。
【００５３】
すなわち、図２〜図５の入力端子２０５，２０６とに、共に論理Ｈを印加する前記項目（４−１）と（４−２）とは、エッジ・トリガード・フリップ・フロップを通常動作させる場合を示し、一方、入力端子２０５，２０６とに共に論理Ｌを印加する前記項目（４−３）と（４−４）とは、一時記憶素子以外の素子の電源電圧の供給を遮断し、エッジ・トリガード・フリップ・フロップを待機させる場合を示す。
【００５４】
従って、入力端子２０５，２０６とは、共に動作時と待機時との切替え入力端子として機能し、それらの入力端子は、図1の一時記憶素子群１０６に含まれる待機時も電源電圧が継続される動作時と待機時との移行切替え制御回路の切替え出力に接続される。
【００５５】
待機時の消費電力を削減するため、前記項目（４−１）と（４−２）との動作時から待機時へ移行する手順として、
（４−５） 最初に、図２または図３の入力端子２０５への入力印加を、動作時の論理Ｈから待機時の論理Ｌに切り替えて、一時記憶素子以外の素子からの出力印加を遮断。
（４−６） その後、図２または図３の入力端子２０６への入力印加を、動作時の論理Ｈから待機時の論理Ｌに切り替えて、一時記憶素子以外の素子への入力印加を遮断。
（４−７） 最後に、図1の第２の外部電源端子１０３からの一時記憶素子以外の素子群１０７への電源電圧を遮断。
を行う。
【００５６】
前記項目（４−５）で、クロック論理記憶バッファ２０８ａ，２０８ｂとに記憶されたクロック論理により、その論理がＬの場合、トランスファ・ゲート２１２ａ，２１３ａとは前記項目（４−３）の状態となり、逆に、クロック論理がＨの場合、トランスファ・ゲート２１２ａ，２１３ａとは前記項目（４−４）の状態となるため、共にトランスファ・ゲート２１２ａで信号遮断となる直前のデータ入力端子２０１の入力データ論理はスレーブ・ラッチ２１４で保持される。
【００５７】
また、前記項目（４−５）で、リセット入力端子２０２とセット入力端子２０３とからの入力は、入力端子２０５への印加入力を論理Ｌにすることで非アクティブ論理、すなわち、リセットもセットも印加されない状態で保持される。
【００５８】
従って、前記項目（４−５）において、動作時と待機時との切替え入力端子２０５，２０６を除き、フリップ・フロップの全入力端子への外部からの信号が遮断されるため、前記項目（４−７）を行っても、フリップ・フロップの記憶データは破壊されない。
【００５９】
一方、前記項目（４−３）と（４−４）との待機時から動作時へ移行する手順として、
（４−８） 最初に、図１の第２の外部電源端子１０３からの一時記憶素子以外の素子群１０７への電源電圧の供給を復帰。
（４−９） その後、図４または図５の入力端子２０６への入力印加を、待機時の論理Ｌから動作時の論理Ｈに切り替えて、一時記憶素子以外の素子への入力印加を復帰。
（４−１０） 最後に、前記項目（４−９）による一時記憶素子以外の素子の出力論理が確定するまでの十分な時間の経過後、図４または図５の入力端子２０５への入力印加を、待機時の論理Ｌから動作時の論理Ｈに切替えて、一時記憶素子以外の素子からの出力印加を復帰。
を行う。
【００６０】
前記項目（４−９）で、図４のマスタ・ラッチ２１５、または図５のスレーブ・ラッチ２１４での待機状態の直前に保持された全フリップ・フロップの記憶データを、それらの出力に接続された各々の一時記憶素子以外の素子に印加することで、全ての一時記憶素子以外の素子の出力論理も待機状態の直前に復帰される。
【００６１】
このため、前記項目（４−９）で、データ入力端子２０１とクロック入力端子２０４とのフリップ・フロップ外部とその内部との論理が一致し、リセット入力端子２０２とセット入力端子２０３とのフリップ・フロップ外部の論理が待機状態の直前に復帰するため、前記項目（４−１０）を行うと、待機状態の直前の動作状態に復帰できる。
【００６２】
本発明の効果を見積もるため、前記項目（４−７）で、ほぼ全ての一時記憶素子以外の素子への電源電圧を遮断でき、一時記憶素子と一時記憶素子以外の素子とを構成するトランジスタ・サイズが等しいと仮定すると、およそ
（４−１１）待機時消費電力削減率 ≒ 一時記憶素子以外の素子トランジスタ数／全トランジスタ数
に比例した待機時消費電力の削減効果を得られると見積もれる。
【００６３】
待機時に電源電圧を遮断できる一時記憶素子以外の素子数割合が集積回路素子数の全体の７０％で、かつ、間欠動作割合が１％で残り全てが待機状態であると仮定すると、
（４−１３）電池使用寿命の伸び率 ≒ １／（１−０.７） ≒ ３.３
となり、３倍以上の電池寿命を得られると考えられる。
【００６４】
（実施の形態２）
図８に示す（実施の形態２）は、ＣＭＯＳ型半導体集積回路１０１と電気的に接続された外部機器が、待機時にその集積回路の一時記憶素子以外の素子への電源電圧が遮断されたことにより、その集積回路の外部端子の出力電圧が不定となり、集積回路と外部機器との電気的接続に不具合が発生して外部機器が動作状態復帰後の動作継続ができなくなることと、外部機器から集積回路への製品規格値以上の入力リーク電流の流入によって待機時消費電力が削減できなくなることとを防ぐため、集積回路の外部端子用バッファ素子への待機時電源電圧の供給の継続と待機状態の直前の論理の保持を実現する構成である。
【００６５】
ＣＭＯＳ型半導体集積回路の外部機器と待機時も電気的インターフェースを必要とする一時記憶素子以外の素子への電源電圧供給の行う図８の構成について説明する。１１０は待機時に集積回路と電気的インターフェースを保持すべき外部機器とに接続される外部入出力端子用バッファ群である。
【００６６】
図８は、図１に対して、待機時に集積回路１０１と電気的インターフェースを保持すべき外部入出力端子１０９とその外部入出力バッファ群１１０と集積回路内部の一時記憶素子群１０６内のレジスタへの信号線１１１とを追加している。
【００６７】
外部入出力バッファ群１１０には、一時記憶素子群１０６と同様に、待機時と動作時の共に電源電圧供給される第１の外部電源端子１０２から第１の電源配線１０４を介して常に電源電圧が供給される。
【００６８】
本手段により、待機時に一時記憶素子群１０６内の待機状態の直前のレジスタ記憶情報が外部入出力バッファ群１１０を介して外部入出力端子１０９から外部機器に印加されるため、その外部機器も待機の直前の状態を維持でき、動作時移行の際、直ちに動作状態に復帰できる。
【００６９】
また、本手段により、動作時と同様に、待機時に外部機器からの出力を外部入出力端子１０９を介して外部入出力バッファ群１１０で受けるため、外部入出力端子１０９へのサージ電圧吸収用途で、そのバッファ群に内蔵された逆バイアス印加ダイオードに流れる電源電圧遮断時のリーク電流が発生しないため、そこでの待機時の消費電力の増大を防ぐことができる。
【００７０】
以上の通り、本発明は、図１または図８の電源電圧供給系統の分割手段と図２の入力信号遮断手段２０９と出力信号遮断手段２１８と設けた一時記憶素子と設け、前記項目（３−１）から（３−６）までの手順を経ることで、ＣＭＯＳ型半導体集積回路において、待機時の消費電力を削減するものである。
【００７１】
（実施の形態３）
図７は（実施の形態１）のフリップ・フロップの別の具体例を示している。
図７は、図４または図５での待機の直前のクロック入力論理をトランスファ・ゲート２０７とバッファ２０８ａと２０８ｂとのラッチ構成で保持する手段と、データ入力論理をトランスファ・ゲート２１２ａと２１３ａとで保持する手段の代わりに、バッファ２０８によるラッチとバッファ２０８の駆動能力を低減する抵抗２１９をフリップ・フロップのクロック入力ととデータ入力とに設けることで、前記項目（４−３）と（４−４）とでの待機時の直前のクロック入力論理とデータ入力論理論理を保持するものである。
【００７２】
【発明の効果】
以上のように本発明の半導体レジスタ素子は、ＣＭＯＳ型半導体集積回路の微細化が益々進む中で、携帯電話端末機のように、電源電圧供給源として電池が必須用途では、通話状態である動作時より受信待受けと呼ばれる待機時の時間割合が大きい程、本発明による待機時の消費電力の削減は大きな効果を生むものである。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）のＣＭＯＳ型半導体集積回路のブロック図
【図２】同実施の形態の一時記憶素子としてのエッジ・トリガード・フリップ・フロップの動作時かつマスタ・ラッチ時の等価回路図
【図３】同実施の形態の一時記憶素子としてのエッジ・トリガード・フリップ・フロップの動作時かつスレーブ・ラッチ時の等価回路図
【図４】同実施の形態の図２において、待機の直前のクロック入力論理とデータ入力論理とを保持したエッジ・トリガード・フリップ・フロップの待機時かつマスタ・ラッチ時の等価回路図
【図５】同実施の形態の図３において、待機の直前のクロック入力論理とデータ入力論理とを保持したエッジ・トリガード・フリップ・フロップの待機時かつスレーブ・ラッチ時の等価回路図
【図６】同実施の形態の図２〜図５に用いたトランスファ・ゲート２０７，２１２ａ，２１２ｂ，２１３ａ，２１３ｂの等価回路図
【図７】図４の別の実施の形態の等価回路図
【図８】本発明の（実施の形態３）ＣＭＯＳ型半導体集積回路のブロック図
【符号の説明】
１０１ ＣＭＯＳ型半導体集積回路
１０２ 第１の外部電源端子
１０３ 第２の外部電源端子
１０４ 第１の電源配線
１０５ 第２の電源配線
１０６ 一時記憶素子群
１０７ 一時記憶素子以外の素子群
１０８ 外部出力端子
１０９ 外部入出力端子群
１１０ 外部入出力端子用バッファ群
１１１ 信号配線
１１２ 信号配線
２０１ データ入力端子
２０２ リセット入力端子
２０３ セット入力端子
２０４ クロック入力端子
２０５ 状態切替え入力端子
２０６ 入力端子
２０７ トランスファ・ゲート
２０８ ラッチ
２０８ａ トラステート・バッファ
２０８ｂ バッファ
２０９ 待機の直前のクロック入力論理とデータ入力論理とを保持し、待機時の一時記憶素子以外の素子群からの論理不定入力を遮断する回路
２１０ クロック出力線
２１１ 出力線
２１２ａ データ入力制御用トランスファ・ゲート
２１２ｂ マスタ・ラッチ用トランスファ・ゲート
２１３ａ スレーブ・ラッチ用トランスファ・ゲート
２１３ｂ スレーブ、マスタ・ラッチ間トランスファ・ゲート
２１４ スレーブ・ラッチ部
２１５ マスタ・ラッチ部
２１６ フリップ・フロップ記憶データの正論理出力
２１７ フリップ・フロップ記憶データの負論理出力
２１８ 出力遮断回路
２１９ 抵抗
Claims (7)
- ＣＭＯＳ型半導体集積回路の回路網内で電源電圧供給系統を、電源電圧供給時のみ情報記憶を行う一時記憶素子群に給電する第１の電源配線と、組合わせ論理またはバッファの機能を行う非記憶素子群または電源電圧遮断時も情報記憶を有する恒久的記憶素子群またはアナログ機能素子群またはその他から構成される前記一時記憶素子群以外の素子群に給電する第２の電源配線とに分割し、
前記一時記憶素子群の入力端子へ接続される前記素子群からの出力論理の保持と不定論理の流入防止をすることで、前記一時記憶素子群内の各一時記憶素子の入力端子に接続される前記素子群の電源電圧を遮断しても、前記一時記憶素子の記憶情報を前記一時記憶素子群以外の素子の電源電圧遮断の直前の状態で破壊されることなく保持し、前記一時記憶素子群以外の素子の電源電圧の供給を復帰した後、前記電源電圧遮断の直前の状態から前記集積回路の動作を再開するように構成するとともに、
前記電源電圧供給系統を前記一時記憶素子群と前記一時記憶素子群以外の素子群との分割を、
前記集積回路に接続される外部機器が前記素子群の電源電圧遮断時にも前記一時記憶素子群以外の素子を介して前記集積回路と電気的に情報交換の保持または制御および被制御の保持を必須とする前記一時記憶素子群以外の素子群と、
前記情報交換の保持または前記制御および被制御の保持を必須としない前記一時記憶素子群以外の素子群と
に電源電圧供給系統を分割した半導体レジスタ素子。 - 前記一時記憶素子の出力端子に接続される前記一時記憶素子群以外の素子の電源電圧を遮断することにより、前記一時記憶素子の電源電圧供給端子と出力端子とを介して前記一時記憶素子群以外の素子への電源リーク電流の発生を防止する
請求項１の半導体レジスタ素子。 - ＣＭＯＳ型半導体集積回路の回路網内で電源電圧供給系統を、電源電圧供給時のみ情報記憶を行う一時記憶素子群に給電する第１の電源配線と、組合わせ論理またはバッファの機能を行う非記憶素子群または電源電圧遮断時も情報記憶を有する恒久的記憶素子群またはアナログ機能素子群またはその他から構成される前記一時記憶素子群以外の素子群に給電する第２の電源配線とに分割し、
前記一時記憶素子群の入力端子へ接続される前記素子群からの出力論理の保持と不定論理の流入防止をすることで、前記一時記憶素子群内の各一時記憶素子の入力端子に接続される前記素子群の電源電圧を遮断しても、前記一時記憶素子の記憶情報を前記一時記憶素子群以外の素子の電源電圧遮断の直前の状態で破壊されることなく保持し、前記一時記憶素子群以外の素子の電源電圧の供給を復帰した後、前記電源電圧遮断の直前の状態から前記集積回路の動作を再開するように構成するとともに、
前記一時記憶素子の記憶情報を前記一時記憶素子以外の素子の電源電圧遮断の直前の状態で保持し、前記一時記憶素子の入力端子に接続される前記一時記憶素子以外の素子の電源電圧を遮断しても、前記一時記憶素子群以外の素子群への電源電圧の供給が復帰された後、その電源電圧遮断の直前の状態から本集積回路の動作を再開することを、前記一時記憶素子群による制御にて行うよう構成した
半導体レジスタ素子。 - 前記一時記憶素子の記憶情報を前記一時記憶素子以外の素子の電源電圧遮断の直前の状態で保持し、前記一時記憶素子の入力端子に接続される前記一時記憶素子以外の素子の電源電圧を遮断しても、前記一時記憶素子群以外の素子群への電源電圧の供給が復帰された後、その電源電圧遮断の直前の状態から本集積回路の動作を再開することを、前記集積回路の外部端子に接続される外部機器による制御にて行うよう構成した
請求項１記載の半導体レジスタ素子。 - ＣＭＯＳ型半導体集積回路の回路網内で電源電圧供給系統を、電源電圧供給時のみ情報記憶を行う一時記憶素子群に給電する第１の電源配線と、組合わせ論理またはバッファの機能を行う非記憶素子群または電源電圧遮断時も情報記憶を有する恒久的記憶素子群またはアナログ機能素子群またはその他から構成される前記一時記憶素子群以外の素子群に給電する第２の電源配線とに分割し、
前記一時記憶素子群の入力端子へ接続される前記素子群からの出力論理の保持と不定論理の流入防止をすることで、前記一時記憶素子群内の各一時記憶素子の入力端子に接続される前記素子群の電源電圧を遮断しても、前記一時記憶素子の記憶情報を前記一時記憶素子群以外の素子の電源電圧遮断の直前の状態で破壊されることなく保持し、前記一時記憶素子群以外の素子の電源電圧の供給を復帰した後、前記電源電圧遮断の直前の状態から前記集積回路の動作を再開するように構成するとともに、
前記一時記憶素子の出力端子に接続される前記一時記憶素子以外の素子への電源電圧を遮断することにより、前記一時記憶素子の電源電圧供給端子と出力端子とを介して前記一時記憶素子以外の素子への電源リーク電流の発生を防止することを、前記一時記憶素子群による制御にて行うよう構成した
半導体レジスタ素子。 - 前記一時記憶素子の出力端子に接続される前記一時記憶素子以外の素子への電源電圧を遮断することにより、前記一時記憶素子の電源電圧供給端子と出力端子とを介して前記一時記憶素子以外の素子への電源リーク電流の発生を防止することを、前記集積回路の外部端子に接続される外部機器による制御にて行うよう構成した
請求項１記載の半導体レジスタ素子。 - 前記一時記憶素子以外の素子の電源電圧遮断の直前に、前記一時記憶素子の入力端子へ接続される前記一時記憶素子以外の素子からの出力論理を保持し、前記一時記憶素子以外の素子の電源電圧遮断の直後の不定論理の流入防止を行い、その後に前記一時記憶素子の出力端子へ接続される前記一時記憶素子以外の素子への電源リーク電流の発生を防止し、その後に前記一時記憶素子以外の素子の電源電圧を遮断する手順と、前記一時記憶素子以外の素子の電源電圧復帰直後に、前記一時記憶素子の出力端子へ接続される前記一時記憶素子以外の素子への電源リーク電流の発生の防止を解除し、その後に前記一時記憶素子の入力端子へ接続される前記一時記憶素子以外の素子からの出力論理の保持と不定論理の流入防止を解除し、その後に前記集積回路の動作を再開する手順を実行するよう構成した
請求項１記載の半導体レジスタ素子。
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