JPH0453268A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は２つの電源系を内蔵し、かつ配線層のみて論理
の切り替えを行うマスタスライス型半導体装置に関する
。

［従来の技術１ 従来の２つの電源系を内蔵し、かつ配線層のみで論理の
切り替えを行うマスタスライス型半導体装置の入出力（
Ｉｌｏ）セルにおいては、第３図のように第二の電源端
子（ｖｄｄ２）が第一段目の入力回路に接続され、第一
の電源端子（ｖｄｄｌ）が第二段目の入力回路に接続さ
れている。このとき第二の電源端子（ｖｄｄ２）の電圧
は第一の電源端子（ｖｄｄｌ）の電圧よりも高いものと
する。通常の動作では二つの電源端子とも電源が供給さ
れており、スタンバイ状態やスリーブ状態でも二つの端
子に電源を供給していた。

〔発明が解決しようとする課題］ しかし従来の回路構成の問題点としては、パワーを節約
するために第二の電源端子（ｖｄｄ２）の電源を切った
場合に、第３図において第一段目の入力回路の電源が供
給されなくなるのでＢの信号が不定となって第二段目の
入力回路も不定となり、かつこの回路にはショー１−電
流が流れるため、この半導体装置は動作しなくなる。

これを避けるために別のバックアップ電源から新たに電
源を供給しなければならず、性能、価格の面での問題が
大であった。

そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、バックアップ時あるいはスリー
ブ時などパワーを下げたいときに第二の電源端子（ｖｄ
ｄ２）の電源を切っても動作が出来、かつパワーの低い
半導体演算装置を提供することにある。

１課題を解決するだめの手段〕 ２つの電源系を内蔵し、かつ配線層のみて論理の切り替
えを行うマスタスライス型半導体装置に於て、 （ａ　）第一の電源端子手段、 （１〕）第一・の電源端子手段よりも高い電圧が印加さ
れている第二の電源端子−Ｔ段、 （ｃ）第一の電源端子手段から第二の電源端子手段の方
向が順方向バイアスであり、第二の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第一
のダイオード手段、（ｄ）第一のダイオード手段が前記
半導体装置に於て周辺部を除くロジックアレイ部分の中
に少なくとも一つあることを特徴とする。

［作　用１ 本発明の上記の構成による特徴を以下に第１図と第２図
及び第４図に従って説明する。

第１図において、第一の電源端子（ｖｄｄｌ）と第二の
電源端子（Ｖ　ｄ　ｄ　２　）の間に第一の電源端子（
ｖｄｄｌ）から第二の電源端子（ｖｄｄ２）の方向が順
バイアスである第一のダイオードを接続する。これによ
り第４図において第二の電源端子（ｖ　ｄ　ｒｊ、　２
　）が切られてしまっても第一の電源端子（ｖｄｄｌ、
）から第一のダイオードを通して電源が第二の電源端子
’：ｖｄｄ２）に供給されＢの信号が不定になることは
な（なる。

乙のことにより、スタンバイ時、スリーブ時において第
二、の電源端子（ｖ　ｄ、　ｄ　２　）の電源を切った
としてもこの半導体装置は動作可能である。また実際に
この回路を半導体装置として構成するときには、第一の
電源端子（ｖｄｄｌ、）から第二の電源端子（＼、ｄｄ
２）へ比較的に多くの電流が流れる可能性があるために
ダイオード手段を多く入れる必要があるが近年Ｉ１０セ
ルの間隔はどんどん挟まりつつありチップ周辺のＩ１０
セルにダイオード手段を入れることが段々難しくなって
きている。そこで周辺部を除くロシ・ンクアレイ部分の
中にこのタイオード手段を多く入れることで比較的大き
なダイオードを簡単に作ることが出来る特徴を有する。

［実　施　例１ 第１図は本発明の実施例の半導体装置のレイアラ１−図
である。また第２図は第１図のダイオード部を回路と組
み合わせたものである。また第４図（：ｊ第二の電源端
子（ｖｄｄ２）が途中で切られて不定状態になったとき
の本発明による動作を分かりやずく説明するためのタイ
ミングチャート図である。第１図、第２図および第４図
に従って説明を進めることにする。

第１図において、第二の電源端子（ｖｄｄ２）はチップ
の最外周を回っており、第一の電源端子（ｖ　ｄ　ｄ　
］、、　）はその内側を回っている。そして接地端子（
ＶＳＳ）は更にその内側を回っている。

第一の電源端子（ｖｄｄｌ）はＰＡＤ（２）、Ｊ：り供
給され、チップ内部のロジックに接続されており、第二
の電源端子（ｖｄｄ２）もＰ　Ａ、　Ｄ（１）より供給
されている。接地端子（ＶＳＳ）はＦＡＩ）（３）につ
ながり、チップの内部のロジックに接続されている。チ
ップの周辺部には■１０セル（２２）が並んでいる。こ
のときチップのコーナ一部（４，５，６，７）はＩ１０
セル（２２）（Ｊおくことが出来ないので、通常は電源
線である第一の電源端子（ｖｄｄｌ、）、第二の電源端
子（ｖｄｄ２）と接地端子（ｖｓｓ）を回している。

また第１図の中に示されているようにダイオ−ド手段（
８，９，１０，１１）を第一の電源端子（ｖ　ｄ　ｃｉ
　］、　）から第二の電源端子（ｖｄｄ２）の方向が順
方向になる」二うに接続することで、もしも第二の電源
端子（ｖｄｄ２）が切られて不定状態になったとしても
、第一の電源端子（ｖｄｄｌ）からダイオード手段の８
．９．１０．１１を通して第一の電源端子（ｖｄｄ、１
）からｖ　ｄ　ｄ　１の電圧が第一の電源端ｒ−（ｖｄ
ｄ２）に供給されるために第二の電源端子（ｖ　ｄ　ｄ
　２　）に接続され−Ｃいるロジック部が浮いてしまう
ことによるロジック部の不定やショート電流が次段のロ
ジックに流れることはなくなる。また実際にこの回路を
半導体装置として構成するときには、第一の電源端子（
＼！ｄ　（：ｌ　１．　）から第二の電源端子（ｖｄｄ
２）へ比較的に多くの電流が流れる可能性があるために
ダイオード手段を多く入れる必要があるが近年Ｉ１０セ
ルの間隔はどんどん挟まりつつありデツプ周辺のＩ１０
セルにダイオード手段を入れることか段々難しくなって
きている。そこで周辺部を除くし」シックアレイ部分の
中にこのダイオード手段を多く入れることで比較的大き
なダイオードを簡単に作ることが出来、これにより第一
の電源端子（ｖｄｄｌ、）から第二の電源端子（ｖｄｄ
２）に比較的多くの電流を流すことが出来る。

第４図は第２図の状態をタイミング図で示したものであ
る。図中のＸＸのところで第二の電源端子（ｖ　ｄ、　
ｄ　２　）が切られてしまったときに、第の電源端子（
ｖ　ｄ　ｄ　］−）からダダイオド手段の８．９．１０
．１１を通して第一の電源端子（ｖｄｄ、　１．　）か
らｖ　ｄ、　ｄ　１の電圧が第二の電源端子（ｖｄｄ２
）に供給されるために第二の電源端子（ｖｄｄ２）に接
続されているロジック部の状態は確定したままで不定に
はならず一定の状態を保ったままである。第２図は」−
２のことを分かりやずく説明するための図であるが、こ
こでグイオド手段を第一の電源端子（ｖｄｄｌ）から第
二の電源端子（ｖｄｄ２）の方向が順方向になるように
接続することで、第二の電源端子（ｖｄｄ２）が切られ
てしまったときに、第一の電源端子（Ｖｄ　ｄ　］、　
）からダイオード手段（１３）を通して第の電源端子（
ｖｄｄｌ）からｖｄｄ　１の電圧が第二の電源端子（ｖ
ｄｄ２）に供給されるために第二の電源端子（ｖｄｄ２
）に接続されているロジック部であるインバータのＰ　
ＣＩ−Ｉ　　Ｍ　ＯＳ　トランジスタのソース端子に第
一の電源端子（ｙｄｄｌ）からｖｄｄ　］の電圧が印加
されているのでＰＣＩ−Ｉ　　Ｍ　ＯＳ　＋−ランシス
タが浮くことはな（ドレイン端子の出力であるＢは確定
値をとる。また次段のロジック部であるインバータの入
力も確定するためにこの部分てのショー１−電流が流れ
ることはない。

本実施例ではタイオード手段をチップの各コナ一部分に
入れているが、これは少なくとも一箇所入っていれば動
作は可能である。また電源線のＶ　ｄ　ｄ　１、ｖｄｄ
２、ｖｓｓの順番も任意で構わない。また、ダイオード
手段としては、たんにダイオードだけに制限されず、１
−ランジスタを使ったとしても電流はｖｄｄ　１がらｖ
ｄｄ２へ流すことは可能であり同等の効果を有すること
は明かである。

［発明の効果］ 以−Ｆ述べたように、本発明の上記の構成によれば第一
の電源端子（ｖｄｄｌ）と第二の電源端子（ｖｄｄ２）
の間に第一の電源端子（ｖｄｄｌ、）から第二の電源端
子（ｖｄｄｌ２）の方向が順バイアスである第一のダイ
オードを接続し、これにより第二の電源端子（ｖｄｄｌ
２）が切られてしまっても第一の電源端子（ｖｄｄｌ、
）から第一のダイオードを通して電源が第二の電源端子
（ｖｄｄ２）に供給され、スタンバイ時、スリーブ時に
おいて第二の電源端子（ｖｄｄ２）の電源を切ったとし
てもこの半導体装置は動作可能であり、また実際にこの
回路を半導体装置として構成するときに第一の電源端子
（ｖｄｄｌ、）から第二の電源端子（ｖｄｄ２）へ比較
的に多（の電流が流れる可能性があるためにダイオード
手段を多く入れる必要があるが近年Ｉ１０セルの間隔は
どんどん挟まりつつありチップ周辺のＩ１０セルにダイ
オード手段をいれることが段々難しくなってきている。

そこで周辺部を除くロジックアレイ部分の中にこのダイ
オード手段を多く入れることで比較的大きなダイオード
を簡単に作ることが出来、これにより第一・の電源端子
（ｖｄｄｌ、）から第二の電源端子（ｖｄｄ２）に比較
的多くの電流を流すことが出来るという特徴を併せても
ちその効果は絶大なものがある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体装置のレイアウ
ト図。 第２図は本発明の一実施例の回路図。 第３図は従来の回路図の一例を示す図。 第４図は第１図の動作を示したタイミングチャ］・図。 第５図は第３図の動作を示したタイミングチヤド図。 １・・・第二の電源端子（ｖｄｄ２）のＰＡＤ２・・・
第一の電源端子（ｖｄｄｌ）のＰＡＤ・・接地端子（ｖ
ｓｓ）のＰＡＤ 鷺ｌ／１ｉＩｌ ・半導体装置のコーナ一部 ・半導体装置のコーナ一部 ・半導体装置のコーナ一部 ・・半導体装置のコーナ一部 ・・ダイオード手段 ・タイオード手段 ・ダイオード手段 ・・ダイオード手段 ・ロジックアレイ部 ダイオード手段 ・Ｐ型ＭＯ３Ｉ−ランシスタ Ｎ型ＭＯ３トランジスタ ・Ｐ型ＭＯ８トランジスタ ・Ｎ型ＭＯ８トランジスタ ・Ｐ型ＭＯ３ｌ−ランジスタ ・Ｎ型ＭＯ３Ｉ−ランジスタ ・Ｐ型ＭＯ３トランジスタ ・・Ｎ型ＭＯ３Ｉ−ランジスタ ・・半導体装置のＩ１０セル ４　・　・ ５　・　・ ８　・ １２　・ １３　・ １４　・　・ １５　・　・ １６　・ １８　・　・ １９　・　・ ２　］ ２２　・ ｖｄｄコ ｄｄ　ｉ 猷２配 承３配 ３４記

Claims (1)

1. 【特許請求の範囲】 　２つの電源系を内蔵し、かつ配線層のみで論理の切り
   替えを行うマスタスライス型半導体装置に於て、 （ａ）第一の電源端子手段、 （ｂ）第一の電源端子手段よりも高い電圧が印加されて
   いる第二の電源端子手段、 （ｃ）第一の電源端子手段から第二の電源端子手段の方
   向が順方向バイアスであり、第二の電源端子手段から第
   一の電源端子手段の方向が逆バイアスに接続された第一
   のダイオード手段、 （ｄ）第一のダイオード手段が前記半導体装置に於て周
   辺部を除くロジックアレイ部分の中に少なくとも一つあ
   ることを特徴とする半導体装置。