JPH0453267A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0453267A JPH0453267A JP16172490A JP16172490A JPH0453267A JP H0453267 A JPH0453267 A JP H0453267A JP 16172490 A JP16172490 A JP 16172490A JP 16172490 A JP16172490 A JP 16172490A JP H0453267 A JPH0453267 A JP H0453267A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply terminal
- semiconductor device
- power
- vdd2
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000010586 diagram Methods 0.000 description 9
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野１
本発明は２つの電源系を内蔵し、かつ配線層のみで論理
の切り替えを行うマスタスライス型半導体装置に関する
。
の切り替えを行うマスタスライス型半導体装置に関する
。
［従来の技術１
従来の２つの電源系を内蔵し、かつ配線層のみて論理の
切り替えを行うマスタスライス型半導体装置の人出力Ｃ
ｌ１０）セルにおいては、第３図のように第二の電源端
子（ｖｄｄ２）が第一段目の入力回路に接続され、第一
の電源端子（ｖｄｄｌ）が第二段目の入力回路に接続さ
れている。このとき第二の電源端子（ｖｄｄ２）の電圧
は第の電源端子（ｖｄｄｌ）の電圧よりも高いものとす
る。通常の動作て目二つの電源端子とも電源が供給され
ており、スタンバイ状態やスリーブ状態でも一−−−つ
の端子に電源を供給していた。
切り替えを行うマスタスライス型半導体装置の人出力Ｃ
ｌ１０）セルにおいては、第３図のように第二の電源端
子（ｖｄｄ２）が第一段目の入力回路に接続され、第一
の電源端子（ｖｄｄｌ）が第二段目の入力回路に接続さ
れている。このとき第二の電源端子（ｖｄｄ２）の電圧
は第の電源端子（ｖｄｄｌ）の電圧よりも高いものとす
る。通常の動作て目二つの電源端子とも電源が供給され
ており、スタンバイ状態やスリーブ状態でも一−−−つ
の端子に電源を供給していた。
［発明が解決しようとする課題１
しかし従来の回路構成の問題点としては、パワを節約す
るために第二の電源端子（ｖｄｄ２）の電源を切った場
合に、第３図において第一段目の入力回路の電源が供給
されなくなるのてＣの信号が不定となって第二段目の入
力回路も不定となり、かつこの回路にはショー［・電流
が流れるため、この半導体装置は動作しなくなる。
るために第二の電源端子（ｖｄｄ２）の電源を切った場
合に、第３図において第一段目の入力回路の電源が供給
されなくなるのてＣの信号が不定となって第二段目の入
力回路も不定となり、かつこの回路にはショー［・電流
が流れるため、この半導体装置は動作しなくなる。
これを避けるために別のバックアップ電源から新たに電
源を供給しな（Ｊればならず、性能、価格の面での問題
が大であった。
源を供給しな（Ｊればならず、性能、価格の面での問題
が大であった。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、バックアップ時あるいはスリー
ブ時などパワーを下げたいときに第二の電源端子（ｖｄ
ｄ２）の電源を切っても動作が出来、かつパワーの低い
半導体演算装置を提供することにある。
の目的とするところは、バックアップ時あるいはスリー
ブ時などパワーを下げたいときに第二の電源端子（ｖｄ
ｄ２）の電源を切っても動作が出来、かつパワーの低い
半導体演算装置を提供することにある。
［課題を解決するだめの手段１
２つの電源系を内蔵し、かつ配線層のみで論理の切り替
えを行うマスタスライス型半導体装置に於て、 （ａ、 ）第一の電源端子手段、 （１））第一の電源端子手段よりも高い電圧が印加され
ている第ニーの電源端子手段、 （ｃ）第一の電源端子手段から第一の電源端子手段の方
向が順方向バイアスであり、第二の電源端子手段から第
一・の電源端子手段の方向が逆バイアスに接続された第
一のダイオード手段、（ｄ）第一のタ゛イオード手段が
前記半導体装置に於てコーナー部に少なくとも一つある
ことを特徴とする。
えを行うマスタスライス型半導体装置に於て、 （ａ、 ）第一の電源端子手段、 （１））第一の電源端子手段よりも高い電圧が印加され
ている第ニーの電源端子手段、 （ｃ）第一の電源端子手段から第一の電源端子手段の方
向が順方向バイアスであり、第二の電源端子手段から第
一・の電源端子手段の方向が逆バイアスに接続された第
一のダイオード手段、（ｄ）第一のタ゛イオード手段が
前記半導体装置に於てコーナー部に少なくとも一つある
ことを特徴とする。
［作 用］
本発明の」二記の構成による特徴を以下に第１図と第２
区及び第４図に従って説明する。
区及び第４図に従って説明する。
第１図において、第一の電源端子（ｖｃｌｄｌ）と第二
の電源端子（〜ｒｄｄ２）の間に第一の電源端子（ｖ
ｄ ｄ］−）から第二の電源端子（ｖｄｄ２）の方向が
順バイアスである第一のダイオードを接続する。これに
より第４図において第二の電源端子（ｖ ｄ ｄ２ ）
が切られてしまっても第一の電源端子（ｖ ｄ ｄ ］
、、 ）から第一のタイオードを通して電源が第二の電
源端子（ｖｄｄ２）に供給されＢの信号が不定になるこ
とはなくなる。
の電源端子（〜ｒｄｄ２）の間に第一の電源端子（ｖ
ｄ ｄ］−）から第二の電源端子（ｖｄｄ２）の方向が
順バイアスである第一のダイオードを接続する。これに
より第４図において第二の電源端子（ｖ ｄ ｄ２ ）
が切られてしまっても第一の電源端子（ｖ ｄ ｄ ］
、、 ）から第一のタイオードを通して電源が第二の電
源端子（ｖｄｄ２）に供給されＢの信号が不定になるこ
とはなくなる。
このことにより、スタンバイ時、スリーブ時において第
二の電源端子（ｖｄｄ２）の電源を切ったとしてもこの
半導体装置は動作可能である。また実際にこの回路を半
導体装置として構成するときに従来は■０セルがおむづ
なくて無駄なスペースとなっている、半導体装置のコー
ナー部を使うことで比較的大きなダイオードを簡単に作
ることが出来る特徴を有する。
二の電源端子（ｖｄｄ２）の電源を切ったとしてもこの
半導体装置は動作可能である。また実際にこの回路を半
導体装置として構成するときに従来は■０セルがおむづ
なくて無駄なスペースとなっている、半導体装置のコー
ナー部を使うことで比較的大きなダイオードを簡単に作
ることが出来る特徴を有する。
第１図は本発明の実施例の半導体装置のレイアラ［・図
である。また第２図は第１図のダイオード部を回路と組
み合わせたものである。また第４図は第二の電源端子（
ｖｄｄ２）が途中で切られて不定状態になったときの本
発明による動作を分かりやすく説明するだめのタイミン
グチャー１〜図である。第１図、第２図および第４図に
従って説明を進めることにする。
である。また第２図は第１図のダイオード部を回路と組
み合わせたものである。また第４図は第二の電源端子（
ｖｄｄ２）が途中で切られて不定状態になったときの本
発明による動作を分かりやすく説明するだめのタイミン
グチャー１〜図である。第１図、第２図および第４図に
従って説明を進めることにする。
第１図において、第二の電源端子（ｖｄｄ２）はチップ
の最外周を回っており、第一の電源端子（ｖｄｄｌ、）
はその内側を回っている。そして接地端子（ＶＳＳ）は
更にその内側を回っている。
の最外周を回っており、第一の電源端子（ｖｄｄｌ、）
はその内側を回っている。そして接地端子（ＶＳＳ）は
更にその内側を回っている。
第一の電源端子（ｖ ｄ、 ｄ １ ）はＰＡＤ（２）
Ｊ：り供給され、チップ内部のロジックに接続されてお
り、第二の電源端子（ｖｄｄ２）もＰ Ａ Ｄ（１）よ
り供給されている。接地端子（ＶＳＳ）はＰＡＤ （３
）につながり、デツプの内部のロジックに接続されてい
る。チップの周辺部にはＩ１０セル（２２）が並んでい
る。このときチップのコーナー部（４，５，６，７）は
Ｉ１０セル（２２）はおくことが出来ないので、はとん
どの場合無駄なスペースとなってしまうので通常は電源
線である第一の電源端子（ｖｄｄｌ）、第二の電源端子
（ｖｄｄ２）と接地端子（ｖｓｓ）を回しているだｉ′
Ｊである。本発明ではこのコーナー部にダイオード手段
を配置することで無駄なスペースを有効に使うことが可
能になる。また第１図の中に示されているようにダイオ
ード手段（８，９，１０，１１）を第一の電源端子（〜
Ｉｄ ｄ ］、 ）から第二の電源端子（ｖｄｄ２）の
方向が順方向になるように接続することで、もしも第二
の電源端子（ｖｃｌｄ２）が切られて不定状態になった
としても、第一の電源端子（ｖｃｌｄｌ、）からダイオ
ード手段の８．９．１０．１１を通して第一の電源端子
（ｖｄｄｌ）からｖｄｄ ｌの電圧が第二の電源端子（
ｖ ｄ ｄ、 ２ ）に供給されるために第二の電源端
子（ｖｄｄ２）に接続されているロジック部が浮いてし
まうことによるロジック部の不定やショ１〜電流が次段
のロジックに流れることはなくなる。
Ｊ：り供給され、チップ内部のロジックに接続されてお
り、第二の電源端子（ｖｄｄ２）もＰ Ａ Ｄ（１）よ
り供給されている。接地端子（ＶＳＳ）はＰＡＤ （３
）につながり、デツプの内部のロジックに接続されてい
る。チップの周辺部にはＩ１０セル（２２）が並んでい
る。このときチップのコーナー部（４，５，６，７）は
Ｉ１０セル（２２）はおくことが出来ないので、はとん
どの場合無駄なスペースとなってしまうので通常は電源
線である第一の電源端子（ｖｄｄｌ）、第二の電源端子
（ｖｄｄ２）と接地端子（ｖｓｓ）を回しているだｉ′
Ｊである。本発明ではこのコーナー部にダイオード手段
を配置することで無駄なスペースを有効に使うことが可
能になる。また第１図の中に示されているようにダイオ
ード手段（８，９，１０，１１）を第一の電源端子（〜
Ｉｄ ｄ ］、 ）から第二の電源端子（ｖｄｄ２）の
方向が順方向になるように接続することで、もしも第二
の電源端子（ｖｃｌｄ２）が切られて不定状態になった
としても、第一の電源端子（ｖｃｌｄｌ、）からダイオ
ード手段の８．９．１０．１１を通して第一の電源端子
（ｖｄｄｌ）からｖｄｄ ｌの電圧が第二の電源端子（
ｖ ｄ ｄ、 ２ ）に供給されるために第二の電源端
子（ｖｄｄ２）に接続されているロジック部が浮いてし
まうことによるロジック部の不定やショ１〜電流が次段
のロジックに流れることはなくなる。
第４図はその状態をタイミング図で示したものである。
図中のＸのところで第二の電源端子（ｖｄｄ２）が切ら
れてしまったときに、第一の電源端子（ｖｄｄｌ）から
ダイオード手段の８．９、Ｊ○、１１を通して第一の電
源端子（、ｖｄｄｌ）からｖｄｄ １の電圧が第二の電
源端子（ｖｄｄ２）に供給されるために第二の電源端子
（ｖｄｃ１２）に接続されているロジック部の状態は確
定したままで不定にはならず一定の状態を保ったままで
ある。第２図は」二記のことを分かりやすく説明するた
めの図であるが、ここでダイオード手段を第一の電源端
子（ｖ ｄ ｃｌ、 １． ）から第二の電源端子（ｖ
ｄｄ２）の方向がＩＩ！ｉ１方向になるように接続する
ことで、第二の電源端子（ｖ ｃｌ、 ｄ ２ ）が切
られてしまったときに、第一の電源端子（ｖｄｄ、ｌ）
からダイオード手段（１３）を通して第一の電源端子（
ｖｃｌｄ］、）からｖｄｄ １の電圧が第二の電源端子
（ｖｄｄ２）に供給されるために第二の電源端子（ｖｄ
ｄ２）に接続されているロジック部であるインバータの
ＰＣＨＭＯ５Ｉ−ランシスタのソース端子に第一の電源
端子（ｖｄｄｌ、）からＶ ｄ ｃｉ ］の電圧が印加
されているのでＰＣＨＭＯＳトランジスタが浮くことは
なくドレイン端子の出力であるＢは確定値をとる。また
次段のロジック部であるインパークの入力も確定するた
めにこの部分でのショー１・電流が流れることはない。
れてしまったときに、第一の電源端子（ｖｄｄｌ）から
ダイオード手段の８．９、Ｊ○、１１を通して第一の電
源端子（、ｖｄｄｌ）からｖｄｄ １の電圧が第二の電
源端子（ｖｄｄ２）に供給されるために第二の電源端子
（ｖｄｃ１２）に接続されているロジック部の状態は確
定したままで不定にはならず一定の状態を保ったままで
ある。第２図は」二記のことを分かりやすく説明するた
めの図であるが、ここでダイオード手段を第一の電源端
子（ｖ ｄ ｃｌ、 １． ）から第二の電源端子（ｖ
ｄｄ２）の方向がＩＩ！ｉ１方向になるように接続する
ことで、第二の電源端子（ｖ ｃｌ、 ｄ ２ ）が切
られてしまったときに、第一の電源端子（ｖｄｄ、ｌ）
からダイオード手段（１３）を通して第一の電源端子（
ｖｃｌｄ］、）からｖｄｄ １の電圧が第二の電源端子
（ｖｄｄ２）に供給されるために第二の電源端子（ｖｄ
ｄ２）に接続されているロジック部であるインバータの
ＰＣＨＭＯ５Ｉ−ランシスタのソース端子に第一の電源
端子（ｖｄｄｌ、）からＶ ｄ ｃｉ ］の電圧が印加
されているのでＰＣＨＭＯＳトランジスタが浮くことは
なくドレイン端子の出力であるＢは確定値をとる。また
次段のロジック部であるインパークの入力も確定するた
めにこの部分でのショー１・電流が流れることはない。
本実施例ではクイオード手段をデツプの各コーナー部分
に入れているが、これは少なくとも一箇所入っていれば
動作は可能である。また電源線のｖｄｄ １、ｖｄｄ２
、ｖｓｓのｌｌｌＮ番も任意で構わない。また、ダイオ
ード手段としては、たんにダイオ−ＩＪたけに制御限さ
れず、トランジスタを使ったとしても電流はｖｄｄ １
からｖｄｄ２へ流ずことは可能であり同等の効果を有す
ることは明かである。
に入れているが、これは少なくとも一箇所入っていれば
動作は可能である。また電源線のｖｄｄ １、ｖｄｄ２
、ｖｓｓのｌｌｌＮ番も任意で構わない。また、ダイオ
ード手段としては、たんにダイオ−ＩＪたけに制御限さ
れず、トランジスタを使ったとしても電流はｖｄｄ １
からｖｄｄ２へ流ずことは可能であり同等の効果を有す
ることは明かである。
［発明の効果］
以上述べたように、本発明の上記の構成によれば第一の
電源端子（ｖｄｄｌ）と第二の電源端子（ｖｄｄ２）の
間に第一の電源端子（ｖｄｄｌ、）から第二の電源端子
（ｖｄｄ２）の方向が順バイアスである第一のダイオー
ドを接続し、これにより第二の電源端子（ｖｄｄ２）が
切られてしまっても第一の電源端子（ｖｄｄｌ、）から
第一のダイオードを通して電源が第二の電源端子（ｖｄ
ｄ２）に供給され、スタンバイ時、スリーブ時において
第二の電源端子（ｖｄｄ２）の電源を切ったとしてもこ
の半導体装置は動作可能であり、また実際にこの回路を
半導体装置として構成するときに従来は■０セルがおけ
なくて無駄なスペースとなっている半導体装置のコーナ
ー部を使うことでチップの面積の節約も可能であるとい
う特徴をもちその効果は絶大なものがある９
電源端子（ｖｄｄｌ）と第二の電源端子（ｖｄｄ２）の
間に第一の電源端子（ｖｄｄｌ、）から第二の電源端子
（ｖｄｄ２）の方向が順バイアスである第一のダイオー
ドを接続し、これにより第二の電源端子（ｖｄｄ２）が
切られてしまっても第一の電源端子（ｖｄｄｌ、）から
第一のダイオードを通して電源が第二の電源端子（ｖｄ
ｄ２）に供給され、スタンバイ時、スリーブ時において
第二の電源端子（ｖｄｄ２）の電源を切ったとしてもこ
の半導体装置は動作可能であり、また実際にこの回路を
半導体装置として構成するときに従来は■０セルがおけ
なくて無駄なスペースとなっている半導体装置のコーナ
ー部を使うことでチップの面積の節約も可能であるとい
う特徴をもちその効果は絶大なものがある９
第１図は本発明の一実施例を示す半導体装置のレイアウ
ト図。 第２図は本発明の一実施例の回路図。 第３図は従来の回路図の一例を示す図。 第４図は第１図の動作を示したタイミングヂャト図。 第５図は第３図の動作を示したタイミングヂヤト図。 ・第二の電源端子（ｖｄｄ２）のＰＡＤ・・第一の電源
端子（ｖｄｄｌ）のＰＡＤ接地端子（ｖｓｓ）のＰＡＤ 半導体装置のコーナー部 ・半導体装置のコーナー部 ・半導体装置のコーナー部 半導体装置のコーナー部 ダイオード手段 ９ ・ １０ ・ １１ ・ １２ ・ ］ ３ １４ ・ １６ ・ １８ ・ ｌ ９ ・ ２０ ・ ２２ ・ ・・ダイオード手段 ・・ダイオード手段 ・・ダイオード手段 ・ロジックアレイ部 ダイオード手段 ・Ｐ型ＭＯＳ＋−ランジスタ ・Ｎ型ＭＯ３トランジスタ ・・Ｐ型ＭＯ３トランジスタ Ｎ型ＩＹｆＩｏｓ＋−ランジスタ ・Ｐ型ＭＯ３トランジスタ ・Ｎ型ＭＯ３トランジスタ ・Ｐ型ＭＯ３トランジスタ ・Ｎ型ＭＯ３ｌ〜ランジスク ・半導体装置のＩ１０セル
ト図。 第２図は本発明の一実施例の回路図。 第３図は従来の回路図の一例を示す図。 第４図は第１図の動作を示したタイミングヂャト図。 第５図は第３図の動作を示したタイミングヂヤト図。 ・第二の電源端子（ｖｄｄ２）のＰＡＤ・・第一の電源
端子（ｖｄｄｌ）のＰＡＤ接地端子（ｖｓｓ）のＰＡＤ 半導体装置のコーナー部 ・半導体装置のコーナー部 ・半導体装置のコーナー部 半導体装置のコーナー部 ダイオード手段 ９ ・ １０ ・ １１ ・ １２ ・ ］ ３ １４ ・ １６ ・ １８ ・ ｌ ９ ・ ２０ ・ ２２ ・ ・・ダイオード手段 ・・ダイオード手段 ・・ダイオード手段 ・ロジックアレイ部 ダイオード手段 ・Ｐ型ＭＯＳ＋−ランジスタ ・Ｎ型ＭＯ３トランジスタ ・・Ｐ型ＭＯ３トランジスタ Ｎ型ＩＹｆＩｏｓ＋−ランジスタ ・Ｐ型ＭＯ３トランジスタ ・Ｎ型ＭＯ３トランジスタ ・Ｐ型ＭＯ３トランジスタ ・Ｎ型ＭＯ３ｌ〜ランジスク ・半導体装置のＩ１０セル
Claims (1)
- 【特許請求の範囲】 ２つの電源系を内蔵し、かつ配線層のみで論理の切り
替えを行うマスタスライス型半導体装置に於て、 （ａ）第一の電源端子手段、 （ｂ）第一の電源端子手段よりも高い電圧が印加されて
いる第二の電源端子手段、 （ｃ）第一の電源端子手段から第二の電源端子手段の方
向が順方向バイアスであり、第二の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第一
のダイオード手段、 （ｄ）第一のダイオード手段が前記半導体装置に於てコ
ーナー部に少なくとも一つあることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16172490A JPH0453267A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16172490A JPH0453267A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453267A true JPH0453267A (ja) | 1992-02-20 |
Family
ID=15740679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16172490A Pending JPH0453267A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453267A (ja) |
-
1990
- 1990-06-20 JP JP16172490A patent/JPH0453267A/ja active Pending
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