JP2000322139A - 集積回路およびゲート電圧供給回路 - Google Patents
集積回路およびゲート電圧供給回路Info
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Abstract
(57)【要約】
【課題】 電源電圧が異なる集積回路とのデータ入出力
が可能な集積回路として、特定の電源立ち上げシーケン
スを不要にする。 【解決手段】 ゲート電圧供給回路１０は第２の電源Ｖ
ＤＤ２から与えられた電圧を所定の降下電圧だけ降下さ
せる電圧降下回路１１と、第１の電源ＶＤＤ１の立ち上
がり時は第１の電源電圧ＶＤＤ１を、そうでないときは
電圧降下回路１１の出力電圧を、ゲート電圧ＶＲＥＦと
して出力する出力切換回路１５とを備えている。ゲート
電圧ＶＲＥＦは入力回路内の，他の集積回路の出力信号
電圧が一端に印加されるトランジスタに供給される。こ
れにより、第２の電源ＶＤＤ２のみが立ち上がっている
ときでも、トランジスタのゲート酸化膜に第２の電源電
圧が直接かかることはなく、ゲート酸化膜が破壊されな
い。
が可能な集積回路として、特定の電源立ち上げシーケン
スを不要にする。 【解決手段】 ゲート電圧供給回路１０は第２の電源Ｖ
ＤＤ２から与えられた電圧を所定の降下電圧だけ降下さ
せる電圧降下回路１１と、第１の電源ＶＤＤ１の立ち上
がり時は第１の電源電圧ＶＤＤ１を、そうでないときは
電圧降下回路１１の出力電圧を、ゲート電圧ＶＲＥＦと
して出力する出力切換回路１５とを備えている。ゲート
電圧ＶＲＥＦは入力回路内の，他の集積回路の出力信号
電圧が一端に印加されるトランジスタに供給される。こ
れにより、第２の電源ＶＤＤ２のみが立ち上がっている
ときでも、トランジスタのゲート酸化膜に第２の電源電
圧が直接かかることはなく、ゲート酸化膜が破壊されな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に関する
ものであり、特に、電源電圧が異なる集積回路とのイン
ターフェースを行うための回路技術に属する。
ものであり、特に、電源電圧が異なる集積回路とのイン
ターフェースを行うための回路技術に属する。
【０００２】
【従来の技術】集積回路（ＬＳＩ）は、近年、プロセス
の微細化による高集積化や高速化に伴い、その消費電力
が増大している。この消費電力を抑える手段として、Ｌ
ＳＩを低い電源電圧で動作させることが広く用いられて
いる。
の微細化による高集積化や高速化に伴い、その消費電力
が増大している。この消費電力を抑える手段として、Ｌ
ＳＩを低い電源電圧で動作させることが広く用いられて
いる。
【０００３】ところが、１つのシステムにおいて、高い
電源電圧（例えば５Ｖ）で動作するＬＳＩと、低い電源
電圧（例えば３．３Ｖ）で動作するＬＳＩとを混在させ
る場合がある。この場合、集積回路内に、異なる電源電
圧で動作する他の集積回路との信号入出力を行うインタ
ーフェースのための回路を設ける必要がある。
電源電圧（例えば５Ｖ）で動作するＬＳＩと、低い電源
電圧（例えば３．３Ｖ）で動作するＬＳＩとを混在させ
る場合がある。この場合、集積回路内に、異なる電源電
圧で動作する他の集積回路との信号入出力を行うインタ
ーフェースのための回路を設ける必要がある。
【０００４】図４はこのようなインターフェースのため
の入出力回路の構成例を示す回路図である。図４におい
て、ＰＡＤは他の集積回路との信号の授受を行う外部入
出力端子、ＩＮは集積回路の内部回路からの信号を入力
する端子、ＯＵＴは集積回路の内部回路に信号を出力す
る端子、ＥＮは外部入出力端子ＰＡＤを入力状態と出力
状態とに切り替えるためのイネーブル端子である。ま
た、ＶＤＤ１は第１の電源（３．３Ｖ）、ＶＤＤ２は第
２の電源（５．０Ｖ）である。
の入出力回路の構成例を示す回路図である。図４におい
て、ＰＡＤは他の集積回路との信号の授受を行う外部入
出力端子、ＩＮは集積回路の内部回路からの信号を入力
する端子、ＯＵＴは集積回路の内部回路に信号を出力す
る端子、ＥＮは外部入出力端子ＰＡＤを入力状態と出力
状態とに切り替えるためのイネーブル端子である。ま
た、ＶＤＤ１は第１の電源（３．３Ｖ）、ＶＤＤ２は第
２の電源（５．０Ｖ）である。
【０００５】図４の回路において、外部入出力端子ＰＡ
Ｄから信号を出力するときは、イネーブル端子ＥＮをハ
イレベル（以下「“Ｈ”」と記す。）にする。
Ｄから信号を出力するときは、イネーブル端子ＥＮをハ
イレベル（以下「“Ｈ”」と記す。）にする。
【０００６】入力端子ＩＮが“Ｈ”のときは、ＮＡＮＤ
回路３０およびＮＯＲ回路３１の出力はともにロウレベ
ル（以下「“Ｌ”」と記す。）になる。ＰＭＯＳ３４、
ＮＭＯＳ３７はともにゲートが第１の電源ＶＤＤ１と接
続しており、ＰＭＯＳ３４は遮断状態、ＮＭＯＳ３７は
導通状態である。このとき、ＰＭＯＳ３６，ＮＭＯＳ３
８のゲートはともに“Ｌ”になり、ＰＭＯＳ３６は導通
状態、ＮＭＯＳ３８は遮断状態になる。この結果、入出
力端子ＰＡＤからは“Ｈ”が出力される。
回路３０およびＮＯＲ回路３１の出力はともにロウレベ
ル（以下「“Ｌ”」と記す。）になる。ＰＭＯＳ３４、
ＮＭＯＳ３７はともにゲートが第１の電源ＶＤＤ１と接
続しており、ＰＭＯＳ３４は遮断状態、ＮＭＯＳ３７は
導通状態である。このとき、ＰＭＯＳ３６，ＮＭＯＳ３
８のゲートはともに“Ｌ”になり、ＰＭＯＳ３６は導通
状態、ＮＭＯＳ３８は遮断状態になる。この結果、入出
力端子ＰＡＤからは“Ｈ”が出力される。
【０００７】また、入力端子ＩＮが“Ｌ”のときは、Ｎ
ＡＮＤ回路３０およびＮＯＲ回路３１の出力はともに
“Ｈ”になる。したがって、ＰＭＯＳ３６とＮＭＯＳ３
８のゲートはともに“Ｈ”になり、ＰＭＯＳ３６は遮断
状態、ＮＭＯＳ３８は導通状態となる。この結果、入出
力端子ＰＡＤからは“Ｌ”が出力される。
ＡＮＤ回路３０およびＮＯＲ回路３１の出力はともに
“Ｈ”になる。したがって、ＰＭＯＳ３６とＮＭＯＳ３
８のゲートはともに“Ｈ”になり、ＰＭＯＳ３６は遮断
状態、ＮＭＯＳ３８は導通状態となる。この結果、入出
力端子ＰＡＤからは“Ｌ”が出力される。
【０００８】一方、入出力端子ＰＡＤから信号を入力す
るときは、イネーブル端子ＥＮを“Ｌ”にする。このと
き、ＮＡＮＤ回路３０の出力は“Ｈ”、ＮＯＲ回路３１
の出力は“Ｌ”になり、ＰＭＯＳ３６のゲートは
“Ｈ”、ＮＭＯＳ３８のゲートは“Ｌ”になる。この結
果、外部入出力端子ＰＡＤはハイインピーダンス状態に
なり、この状態で外部入出力端子ＰＡＤから信号を入力
すると、ＮＭＯＳ３５および、インバータ回路、バッフ
ァ回路、ＮＡＮＤ回路またはＮＯＲ回路などからなる入
力論理回路３３を介して、出力端子ＯＵＴから信号が出
力される。
るときは、イネーブル端子ＥＮを“Ｌ”にする。このと
き、ＮＡＮＤ回路３０の出力は“Ｈ”、ＮＯＲ回路３１
の出力は“Ｌ”になり、ＰＭＯＳ３６のゲートは
“Ｈ”、ＮＭＯＳ３８のゲートは“Ｌ”になる。この結
果、外部入出力端子ＰＡＤはハイインピーダンス状態に
なり、この状態で外部入出力端子ＰＡＤから信号を入力
すると、ＮＭＯＳ３５および、インバータ回路、バッフ
ァ回路、ＮＡＮＤ回路またはＮＯＲ回路などからなる入
力論理回路３３を介して、出力端子ＯＵＴから信号が出
力される。
【０００９】ここで、外部入出力端子ＰＡＤに、第１の
電源ＶＤＤ１の電源電圧よりも高い電圧の信号が入力さ
れたとする。例えば、５Ｖの信号が外部入出力端子ＰＡ
Ｄに入力された場合、ＰＭＯＳ３４は外部入出力端子Ｐ
ＡＤと接続された一端の電圧（５Ｖ）がゲート電位（Ｖ
ＤＤ１）よりも高くなるために導通状態になり、これに
より、５Ｖの入力信号がＰＭＯＳ３６のゲートに伝搬さ
れる。このため、ＰＭＯＳ３６は遮断状態になり、外部
入出力端子ＰＡＤから第１の電源ＶＤＤ１への電流を遮
断する。また、流れ込み電流防止回路３２はＮＡＮＤ回
路３０に電流が流れ込むことを防いでいる。
電源ＶＤＤ１の電源電圧よりも高い電圧の信号が入力さ
れたとする。例えば、５Ｖの信号が外部入出力端子ＰＡ
Ｄに入力された場合、ＰＭＯＳ３４は外部入出力端子Ｐ
ＡＤと接続された一端の電圧（５Ｖ）がゲート電位（Ｖ
ＤＤ１）よりも高くなるために導通状態になり、これに
より、５Ｖの入力信号がＰＭＯＳ３６のゲートに伝搬さ
れる。このため、ＰＭＯＳ３６は遮断状態になり、外部
入出力端子ＰＡＤから第１の電源ＶＤＤ１への電流を遮
断する。また、流れ込み電流防止回路３２はＮＡＮＤ回
路３０に電流が流れ込むことを防いでいる。
【００１０】一方、ＮＭＯＳ３５，３７のドレインにも
入力信号の５Ｖが伝搬されるが、ゲート電圧が３．３Ｖ
なので、ゲート酸化膜には５Ｖと３．３Ｖとの差すなわ
ち１．７Ｖしか印加されず、ゲート酸化膜に規定耐圧以
上の電圧は印加されない。また、ＰＭＯＳ３４において
は両端に５Ｖが印加されるが、ゲート電圧が３．３Ｖな
ので、ゲート酸化膜には５Ｖと３．３Ｖの差すなわち
１．７Ｖしか印加されず、ゲート酸化膜に規定耐圧以上
の電圧は印加されない。
入力信号の５Ｖが伝搬されるが、ゲート電圧が３．３Ｖ
なので、ゲート酸化膜には５Ｖと３．３Ｖとの差すなわ
ち１．７Ｖしか印加されず、ゲート酸化膜に規定耐圧以
上の電圧は印加されない。また、ＰＭＯＳ３４において
は両端に５Ｖが印加されるが、ゲート電圧が３．３Ｖな
ので、ゲート酸化膜には５Ｖと３．３Ｖの差すなわち
１．７Ｖしか印加されず、ゲート酸化膜に規定耐圧以上
の電圧は印加されない。
【００１１】なお、ＮＭＯＳ３５，３７の他端の電圧
は、ゲート電圧（３．３Ｖ）からＮＭＯＳ３５，３７の
閾値（バックバイアス効果を考慮して１Ｖとする。）を
差し引いた電圧（２．３Ｖ）となり、ＮＭＯＳ３８や入
力論理回路３３を構成するトランジスタのゲート酸化膜
に、規定耐圧以上の電圧を伝搬することはない。
は、ゲート電圧（３．３Ｖ）からＮＭＯＳ３５，３７の
閾値（バックバイアス効果を考慮して１Ｖとする。）を
差し引いた電圧（２．３Ｖ）となり、ＮＭＯＳ３８や入
力論理回路３３を構成するトランジスタのゲート酸化膜
に、規定耐圧以上の電圧を伝搬することはない。
【００１２】
【発明が解決しようとする課題】しかしながら、前述し
た入出力回路では、次のような問題がある。
た入出力回路では、次のような問題がある。
【００１３】図４の回路構成において、第１の電源ＶＤ
Ｄ１が立ち上がっていない場合を考える。この場合、第
１の電源ＶＤＤ１と接続された箇所は接地状態になり、
０Ｖが与えられる。すなわち、ＰＭＯＳ３４およびＮＭ
ＯＳ３５，３７のゲートには第１の電源電圧ＶＤＤ１の
代わりに０Ｖが印加されることになる。
Ｄ１が立ち上がっていない場合を考える。この場合、第
１の電源ＶＤＤ１と接続された箇所は接地状態になり、
０Ｖが与えられる。すなわち、ＰＭＯＳ３４およびＮＭ
ＯＳ３５，３７のゲートには第１の電源電圧ＶＤＤ１の
代わりに０Ｖが印加されることになる。
【００１４】この状態において、外部入出力端子ＰＡＤ
に５Ｖが印加されると、ＰＭＯＳ３４およびＮＭＯＳ３
５，３７は、外部入出力端子ＰＡＤと接続された一端に
は５Ｖが印加され、かつ、ゲート電圧は０Ｖである。こ
のため、ＰＭＯＳ３４およびＮＭＯＳ３５，３７は、ゲ
ート酸化膜に規定耐圧以上の５Ｖが印加されることにな
り、したがって、ゲート酸化膜破壊を起こす可能性があ
る。
に５Ｖが印加されると、ＰＭＯＳ３４およびＮＭＯＳ３
５，３７は、外部入出力端子ＰＡＤと接続された一端に
は５Ｖが印加され、かつ、ゲート電圧は０Ｖである。こ
のため、ＰＭＯＳ３４およびＮＭＯＳ３５，３７は、ゲ
ート酸化膜に規定耐圧以上の５Ｖが印加されることにな
り、したがって、ゲート酸化膜破壊を起こす可能性があ
る。
【００１５】ＰＭＯＳ３４およびＮＭＯＳ３５，３７の
ゲート酸化膜に規定耐圧以上の電圧が印加されることを
防ぐためには、第１の電源ＶＤＤ１が立ち上がっていな
い状態において、外部入出力端子ＰＡＤに５Ｖの信号が
入力されないようにすればよい。このためには、まず第
１の電源ＶＤＤ１を立ち上げてから、次に第２の電源Ｖ
ＤＤ２を立ち上げるといった、電源の立ち上げシーケン
スが必要になる。
ゲート酸化膜に規定耐圧以上の電圧が印加されることを
防ぐためには、第１の電源ＶＤＤ１が立ち上がっていな
い状態において、外部入出力端子ＰＡＤに５Ｖの信号が
入力されないようにすればよい。このためには、まず第
１の電源ＶＤＤ１を立ち上げてから、次に第２の電源Ｖ
ＤＤ２を立ち上げるといった、電源の立ち上げシーケン
スが必要になる。
【００１６】ところが、このような電源の立ち上げシー
ケンスが必要とすると、その分、集積回路の制御が煩雑
になる。また、電源の立ち上げ順を誤る場合もないとは
いえず、この場合に、トランジスタのゲート酸化膜破壊
が生じる可能性があるのは、集積回路の信頼性の面でも
好ましくない。
ケンスが必要とすると、その分、集積回路の制御が煩雑
になる。また、電源の立ち上げ順を誤る場合もないとは
いえず、この場合に、トランジスタのゲート酸化膜破壊
が生じる可能性があるのは、集積回路の信頼性の面でも
好ましくない。
【００１７】また、他のアプローチとして、ＰＭＯＳ３
４およびＮＭＯＳ３５，３７のようなゲート酸化膜破壊
の可能性のあるトランジスタについて、別のプロセスを
用いて製造することによって、そのゲート耐圧を高め
る、という方法がある。ところがこの場合、複数系統の
製造プロセスが必要になり、工程が複雑になるとともに
製造コストも増大するという問題が生じる。
４およびＮＭＯＳ３５，３７のようなゲート酸化膜破壊
の可能性のあるトランジスタについて、別のプロセスを
用いて製造することによって、そのゲート耐圧を高め
る、という方法がある。ところがこの場合、複数系統の
製造プロセスが必要になり、工程が複雑になるとともに
製造コストも増大するという問題が生じる。
【００１８】前記の問題に鑑み、本発明は、電源電圧が
異なる集積回路とのデータ入出力が可能であり、かつ、
特定の電源立ち上げシーケンスが不要な集積回路を提供
することを課題とする。
異なる集積回路とのデータ入出力が可能であり、かつ、
特定の電源立ち上げシーケンスが不要な集積回路を提供
することを課題とする。
【００１９】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、第１の電源
電圧によって動作する内部回路を有する集積回路とし
て、前記内部回路に対し、前記第１の電源電圧と異なる
第２の電源電圧によって動作する他の集積回路から出力
された信号の入力を行う入力回路と、前記入力回路が有
するトランジスタのうちの、前記他の集積回路の出力信
号が入力されたときにその出力信号の電圧が一端に印加
されるものに、ゲート電圧を供給するゲート電圧供給回
路とを備え、前記ゲート電圧供給回路は、前記第１およ
び第２の電源電圧によって動作し、かつ、第１の電源電
圧が与えられないで第２の電源電圧が与えられたとき、
この第２の電源電圧から所定の降下電圧を減じたものに
相当する電圧を、ゲート電圧として供給するものであ
る。
めに、請求項１の発明が講じた解決手段は、第１の電源
電圧によって動作する内部回路を有する集積回路とし
て、前記内部回路に対し、前記第１の電源電圧と異なる
第２の電源電圧によって動作する他の集積回路から出力
された信号の入力を行う入力回路と、前記入力回路が有
するトランジスタのうちの、前記他の集積回路の出力信
号が入力されたときにその出力信号の電圧が一端に印加
されるものに、ゲート電圧を供給するゲート電圧供給回
路とを備え、前記ゲート電圧供給回路は、前記第１およ
び第２の電源電圧によって動作し、かつ、第１の電源電
圧が与えられないで第２の電源電圧が与えられたとき、
この第２の電源電圧から所定の降下電圧を減じたものに
相当する電圧を、ゲート電圧として供給するものであ
る。
【００２０】請求項１の発明によると、第１の電源電圧
が与えられないで第２の電源電圧が与えられたとき、入
力回路内の，他の集積回路の出力信号電圧が一端に印加
されるトランジスタには、ゲート電圧供給回路によっ
て、第２の電源電圧から所定の降下電圧を減じたものに
相当する電圧がゲート電圧として供給される。このた
め、他の集積回路の出力信号電圧が第２の電源電圧に相
当するときであっても、トランジスタのゲート酸化膜に
第２の電源電圧が直接かかることはなく、その代わりに
所定の降下電圧がかかることになる。これにより、第２
の電源のみが立ち上がったときでも、トランジスタのゲ
ート酸化膜が破壊されることがなくなり、したがって、
第１の電源を立ち上げた後に第２の電源を立ち上げる、
といった特定の電源立ち上げシーケンスが不要になる。
が与えられないで第２の電源電圧が与えられたとき、入
力回路内の，他の集積回路の出力信号電圧が一端に印加
されるトランジスタには、ゲート電圧供給回路によっ
て、第２の電源電圧から所定の降下電圧を減じたものに
相当する電圧がゲート電圧として供給される。このた
め、他の集積回路の出力信号電圧が第２の電源電圧に相
当するときであっても、トランジスタのゲート酸化膜に
第２の電源電圧が直接かかることはなく、その代わりに
所定の降下電圧がかかることになる。これにより、第２
の電源のみが立ち上がったときでも、トランジスタのゲ
ート酸化膜が破壊されることがなくなり、したがって、
第１の電源を立ち上げた後に第２の電源を立ち上げる、
といった特定の電源立ち上げシーケンスが不要になる。
【００２１】そして、請求項２の発明では、前記請求項
１の集積回路における所定の降下電圧は、前記第２の電
源電圧から所定のゲート耐圧を減じたものに相当する電
圧以上で、かつ、前記所定のゲート耐圧以下であるもの
とする。
１の集積回路における所定の降下電圧は、前記第２の電
源電圧から所定のゲート耐圧を減じたものに相当する電
圧以上で、かつ、前記所定のゲート耐圧以下であるもの
とする。
【００２２】また、請求項３の発明では、前記請求項１
の集積回路におけるゲート電圧供給回路は、第２の電源
電圧を供給する第２の電源と接続されており、この第２
の電源から与えられた電圧を前記所定の降下電圧だけ降
下させる電圧降下回路と、第１の電源電圧を供給する第
１の電源と接続されており、この第１の電源から第１の
電源電圧が与えられたときは、この第１の電源電圧を前
記ゲート電圧として出力する一方、第１の電源から第１
の電源電圧が与えられないときは、前記電圧降下回路の
出力電圧を前記ゲート電圧として出力する出力切換回路
とを備えたものとする。
の集積回路におけるゲート電圧供給回路は、第２の電源
電圧を供給する第２の電源と接続されており、この第２
の電源から与えられた電圧を前記所定の降下電圧だけ降
下させる電圧降下回路と、第１の電源電圧を供給する第
１の電源と接続されており、この第１の電源から第１の
電源電圧が与えられたときは、この第１の電源電圧を前
記ゲート電圧として出力する一方、第１の電源から第１
の電源電圧が与えられないときは、前記電圧降下回路の
出力電圧を前記ゲート電圧として出力する出力切換回路
とを備えたものとする。
【００２３】そして、請求項４の発明では、前記請求項
３の集積回路における出力切換回路は、一端に前記電圧
降下回路の出力が与えられるとともに、他端が当該ゲー
ト電圧供給回路の出力端子と接続され、かつ、ゲートが
第１の電源と接続された第１のＰ型トランジスタと、一
端に前記電圧降下回路の出力が与えられるとともに、他
端が接地され、かつ、ゲートが第１の電源と接続された
第２のＰ型トランジスタと、一端が第１の電源と接続さ
れるとともに、他端が当該ゲート電圧供給回路の出力端
子と接続され、かつ、ゲートが接地された第３のＰ型ト
ランジスタとを備えたものとし、前記電圧降下回路は、
一端が第２の電源に接続され、かつ、ゲートが当該ゲー
ト電圧供給回路の出力端子と接続された第４のＰ型トラ
ンジスタと、前記第４のＰ型トランジスタの他端の電圧
を、所定電圧だけ降下させる電圧降下部とを備えたもの
とする。
３の集積回路における出力切換回路は、一端に前記電圧
降下回路の出力が与えられるとともに、他端が当該ゲー
ト電圧供給回路の出力端子と接続され、かつ、ゲートが
第１の電源と接続された第１のＰ型トランジスタと、一
端に前記電圧降下回路の出力が与えられるとともに、他
端が接地され、かつ、ゲートが第１の電源と接続された
第２のＰ型トランジスタと、一端が第１の電源と接続さ
れるとともに、他端が当該ゲート電圧供給回路の出力端
子と接続され、かつ、ゲートが接地された第３のＰ型ト
ランジスタとを備えたものとし、前記電圧降下回路は、
一端が第２の電源に接続され、かつ、ゲートが当該ゲー
ト電圧供給回路の出力端子と接続された第４のＰ型トラ
ンジスタと、前記第４のＰ型トランジスタの他端の電圧
を、所定電圧だけ降下させる電圧降下部とを備えたもの
とする。
【００２４】さらに、請求項５の発明では、前記請求項
４の集積回路における電圧降下部は、１個または直列接
続された複数個のダイオードまたはダイオード接続され
たトランジスタを用いて、電圧降下を行うものとする。
４の集積回路における電圧降下部は、１個または直列接
続された複数個のダイオードまたはダイオード接続され
たトランジスタを用いて、電圧降下を行うものとする。
【００２５】また、請求項６の発明では、前記請求項１
の集積回路における入力回路は、前記内部回路から、前
記他の集積回路への信号の出力を行うものとする。
の集積回路における入力回路は、前記内部回路から、前
記他の集積回路への信号の出力を行うものとする。
【００２６】また、請求項７の発明が講じた解決手段
は、第１の電源電圧によって動作する集積回路が有する
トランジスタにゲート電圧を供給するゲート電圧供給回
路として、前記トランジスタは、第１の電源電圧と異な
る第２の電源電圧によって動作する他の集積回路から出
力された信号が前記集積回路に入力されたときに、その
出力信号の電圧が一端に印加されるものとし、当該ゲー
ト電圧供給回路は、前記第１および第２の電源電圧によ
って動作し、かつ、第１の電源電圧が与えられないで第
２の電源電圧が与えられたとき、この第２の電源電圧か
ら所定の降下電圧を減じたものに相当する電圧をゲート
電圧として供給するものである。
は、第１の電源電圧によって動作する集積回路が有する
トランジスタにゲート電圧を供給するゲート電圧供給回
路として、前記トランジスタは、第１の電源電圧と異な
る第２の電源電圧によって動作する他の集積回路から出
力された信号が前記集積回路に入力されたときに、その
出力信号の電圧が一端に印加されるものとし、当該ゲー
ト電圧供給回路は、前記第１および第２の電源電圧によ
って動作し、かつ、第１の電源電圧が与えられないで第
２の電源電圧が与えられたとき、この第２の電源電圧か
ら所定の降下電圧を減じたものに相当する電圧をゲート
電圧として供給するものである。
【００２７】そして、請求項８の発明では、前記請求項
７のゲート電圧供給回路は、第２の電源電圧を供給する
第２の電源と接続されており、前記第２の電源から与え
られた電圧を前記所定の降下電圧だけ降下させる電圧降
下回路と、第１の電源電圧を供給する第１の電源と接続
されており、この第１の電源から第１の電源電圧が与え
られたときは、この第１の電源電圧を前記ゲート電圧と
して出力する一方、第１の電源電圧が与えられないとき
は、前記電圧降下回路の出力電圧を前記ゲート電圧とし
て出力する出力切換回路とを備えたものとし、前記出力
切換回路は、一端に前記電圧降下回路の出力が与えられ
るとともに、他端が当該ゲート電圧供給回路の出力端子
と接続され、かつ、ゲートが第１の電源と接続された第
１のＰ型トランジスタと、一端に前記電圧降下回路の出
力が与えられるとともに、他端が接地され、かつ、ゲー
トが第１の電源と接続された第２のＰ型トランジスタ
と、一端が第１の電源と接続されるとともに、他端が当
該ゲート電圧供給回路の出力端子と接続され、かつ、ゲ
ートが接地された第３のＰ型トランジスタとを備えたも
のとし、前記電圧降下回路は、一端が第２の電源に接続
され、かつ、ゲートが当該ゲート電圧供給回路の出力端
子と接続された第４のＰ型トランジスタと、前記第４の
Ｐ型トランジスタの他端の電圧を所定電圧だけ降下させ
る電圧降下部とを備えたものとする。
７のゲート電圧供給回路は、第２の電源電圧を供給する
第２の電源と接続されており、前記第２の電源から与え
られた電圧を前記所定の降下電圧だけ降下させる電圧降
下回路と、第１の電源電圧を供給する第１の電源と接続
されており、この第１の電源から第１の電源電圧が与え
られたときは、この第１の電源電圧を前記ゲート電圧と
して出力する一方、第１の電源電圧が与えられないとき
は、前記電圧降下回路の出力電圧を前記ゲート電圧とし
て出力する出力切換回路とを備えたものとし、前記出力
切換回路は、一端に前記電圧降下回路の出力が与えられ
るとともに、他端が当該ゲート電圧供給回路の出力端子
と接続され、かつ、ゲートが第１の電源と接続された第
１のＰ型トランジスタと、一端に前記電圧降下回路の出
力が与えられるとともに、他端が接地され、かつ、ゲー
トが第１の電源と接続された第２のＰ型トランジスタ
と、一端が第１の電源と接続されるとともに、他端が当
該ゲート電圧供給回路の出力端子と接続され、かつ、ゲ
ートが接地された第３のＰ型トランジスタとを備えたも
のとし、前記電圧降下回路は、一端が第２の電源に接続
され、かつ、ゲートが当該ゲート電圧供給回路の出力端
子と接続された第４のＰ型トランジスタと、前記第４の
Ｐ型トランジスタの他端の電圧を所定電圧だけ降下させ
る電圧降下部とを備えたものとする。
【００２８】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。なお、以下の説明に
おいては、特に断らない限り、電源名または端子名を表
す符号はその電圧値も兼ねるものとする。
て、図面を参照しながら説明する。なお、以下の説明に
おいては、特に断らない限り、電源名または端子名を表
す符号はその電圧値も兼ねるものとする。
【００２９】図１は本発明の一実施形態に係る集積回路
の構成の概略を示す図である。図１において、１は第１
の電源電圧ＶＤＤ１によって動作する内部回路３を有す
る集積回路、２は第１の電源電圧ＶＤＤ１と異なる第２
の電源電圧ＶＤＤ２によって動作する他の集積回路であ
る。集積回路１は、内部回路３と他の集積回路２との間
の信号の入力および出力を行う入出力回路２０を複数個
備えており、また他の集積回路２は、各入出力回路２０
に対応して、その内部回路４と集積回路１との間の信号
の入力および出力を行う入出力回路５を備えている。
の構成の概略を示す図である。図１において、１は第１
の電源電圧ＶＤＤ１によって動作する内部回路３を有す
る集積回路、２は第１の電源電圧ＶＤＤ１と異なる第２
の電源電圧ＶＤＤ２によって動作する他の集積回路であ
る。集積回路１は、内部回路３と他の集積回路２との間
の信号の入力および出力を行う入出力回路２０を複数個
備えており、また他の集積回路２は、各入出力回路２０
に対応して、その内部回路４と集積回路１との間の信号
の入力および出力を行う入出力回路５を備えている。
【００３０】また集積回路１は、入力回路としての各入
出力回路２０が有する少なくとも１つのトランジスタに
ゲート電圧を供給するゲート電圧供給回路１０を備えて
いる。ゲート電圧供給回路１０は、各入出力回路２０が
有するトランジスタのうち、他の集積回路２の出力信号
が入力されたときにその出力信号電圧が一端に印加され
るものに、ゲート電圧を供給する。ゲート電圧供給回路
１０からゲート電圧が供給されるトランジスタは、ゲー
トが第１の電源ＶＤＤ１と接続されていると仮定した場
合に、第１の電源ＶＤＤ１が立ち上がっていない状態
で、他の集積回路２から第２の電源電圧ＶＤＤ２を有す
る信号が入力されたときに、ゲート酸化膜にゲート耐圧
以上の電圧がかかるおそれが高い。このため、本発明で
は、このようなトランジスタにゲート電圧供給回路１０
からゲート電圧を供給する。
出力回路２０が有する少なくとも１つのトランジスタに
ゲート電圧を供給するゲート電圧供給回路１０を備えて
いる。ゲート電圧供給回路１０は、各入出力回路２０が
有するトランジスタのうち、他の集積回路２の出力信号
が入力されたときにその出力信号電圧が一端に印加され
るものに、ゲート電圧を供給する。ゲート電圧供給回路
１０からゲート電圧が供給されるトランジスタは、ゲー
トが第１の電源ＶＤＤ１と接続されていると仮定した場
合に、第１の電源ＶＤＤ１が立ち上がっていない状態
で、他の集積回路２から第２の電源電圧ＶＤＤ２を有す
る信号が入力されたときに、ゲート酸化膜にゲート耐圧
以上の電圧がかかるおそれが高い。このため、本発明で
は、このようなトランジスタにゲート電圧供給回路１０
からゲート電圧を供給する。
【００３１】以下の説明では、第１の電源電圧ＶＤＤ１
を３．３Ｖとし、第２の電源電圧ＶＤＤ２を５．０Ｖと
する。
を３．３Ｖとし、第２の電源電圧ＶＤＤ２を５．０Ｖと
する。
【００３２】図２は図１におけるゲート電圧供給回路１
０の構成例を示す回路図である。図２において、１１は
第２の電源ＶＤＤ２と接続されており、第２の電源ＶＤ
Ｄ２から与えらた電圧を所定の降下電圧Ｖdropだけ降下
させる電圧降下回路、１５は第１の電源ＶＤＤ１と接続
されており、第１の電源ＶＤＤ１から第１の電源電圧Ｖ
ＤＤ１が与えられるか否かによって出力を切り換える出
力切換回路である。またＶＲＥＦはゲート電圧出力端子
であり、ゲート電圧供給回路１０は出力切換回路１５の
出力電圧を端子ＶＲＥＦからゲート電圧として供給す
る。
０の構成例を示す回路図である。図２において、１１は
第２の電源ＶＤＤ２と接続されており、第２の電源ＶＤ
Ｄ２から与えらた電圧を所定の降下電圧Ｖdropだけ降下
させる電圧降下回路、１５は第１の電源ＶＤＤ１と接続
されており、第１の電源ＶＤＤ１から第１の電源電圧Ｖ
ＤＤ１が与えられるか否かによって出力を切り換える出
力切換回路である。またＶＲＥＦはゲート電圧出力端子
であり、ゲート電圧供給回路１０は出力切換回路１５の
出力電圧を端子ＶＲＥＦからゲート電圧として供給す
る。
【００３３】電圧降下回路１１は、一端が第２の電源Ｖ
ＤＤ２に接続され、かつ、ゲートが端子ＶＲＥＦと接続
された第４のＰ型トランジスタとしてのＰＭＯＳ１３
と、ダイオード接続された３個のＰＭＯＳが直列に接続
されてなり、ＰＭＯＳ１３の他端の電圧を所定電圧だけ
降下させる電圧降下部１２とを有している。また出力切
換回路１５は、一端に電圧降下回路１１の出力が与えら
れるとともに他端が端子ＶＲＥＦと接続され、かつ、ゲ
ートが第１の電源ＶＤＤ１と接続された第１のＰ型トラ
ンジスタとしてのＰＭＯＳ１６と、一端に電圧降下回路
１１の出力が与えられるとともに他端が接地され、か
つ、ゲートが第１の電源ＶＤＤ１と接続された第２のＰ
型トランジスタとしてのＰＭＯＳ１７と、一端が第１の
電源ＶＤＤ１と接続されるとともに他端が端子ＶＲＥＦ
と接続され、かつ、ゲートが接地された第３のＰ型トラ
ンジスタとしてのＰＭＯＳ１８とを有している。
ＤＤ２に接続され、かつ、ゲートが端子ＶＲＥＦと接続
された第４のＰ型トランジスタとしてのＰＭＯＳ１３
と、ダイオード接続された３個のＰＭＯＳが直列に接続
されてなり、ＰＭＯＳ１３の他端の電圧を所定電圧だけ
降下させる電圧降下部１２とを有している。また出力切
換回路１５は、一端に電圧降下回路１１の出力が与えら
れるとともに他端が端子ＶＲＥＦと接続され、かつ、ゲ
ートが第１の電源ＶＤＤ１と接続された第１のＰ型トラ
ンジスタとしてのＰＭＯＳ１６と、一端に電圧降下回路
１１の出力が与えられるとともに他端が接地され、か
つ、ゲートが第１の電源ＶＤＤ１と接続された第２のＰ
型トランジスタとしてのＰＭＯＳ１７と、一端が第１の
電源ＶＤＤ１と接続されるとともに他端が端子ＶＲＥＦ
と接続され、かつ、ゲートが接地された第３のＰ型トラ
ンジスタとしてのＰＭＯＳ１８とを有している。
【００３４】図２のゲート電圧供給回路１０の動作につ
いて説明する。
いて説明する。
【００３５】第２の電源ＶＤＤ２のみが立ち上がり、第
１の電源ＶＤＤ１が立ち上がっていないとき、第１の電
源ＶＤＤ１と接続された箇所には電圧として０Ｖが与え
られる。このとき、電圧降下部１２を構成するＰＭＯＳ
の，基板バイアス効果を考慮した閾値電圧をＶＴ１とす
ると、電源降下回路１１は第２の電源電圧ＶＤＤ２を所
定の降下電圧Ｖdropとして３ＶＴ１だけ降下させて出力
する。すなわち、電源降下回路１１の出力電圧は（ＶＤ
Ｄ２−３ＶＴ１）となり、ＶＴ１を約１Ｖとすると、電
源降下回路１１の出力電圧は約２．０Ｖになる。
１の電源ＶＤＤ１が立ち上がっていないとき、第１の電
源ＶＤＤ１と接続された箇所には電圧として０Ｖが与え
られる。このとき、電圧降下部１２を構成するＰＭＯＳ
の，基板バイアス効果を考慮した閾値電圧をＶＴ１とす
ると、電源降下回路１１は第２の電源電圧ＶＤＤ２を所
定の降下電圧Ｖdropとして３ＶＴ１だけ降下させて出力
する。すなわち、電源降下回路１１の出力電圧は（ＶＤ
Ｄ２−３ＶＴ１）となり、ＶＴ１を約１Ｖとすると、電
源降下回路１１の出力電圧は約２．０Ｖになる。
【００３６】このとき、出力切換回路１５において、Ｐ
ＭＯＳ１６はゲート電位が０Ｖであるため導通状態にな
り、これにより、ゲート電圧出力端子ＶＲＥＦには電圧
（ＶＤＤ２−３ＶＴ１）が供給される。ＰＭＯＳ１７は
導通状態、ＰＭＯＳ１８は遮断状態である。
ＭＯＳ１６はゲート電位が０Ｖであるため導通状態にな
り、これにより、ゲート電圧出力端子ＶＲＥＦには電圧
（ＶＤＤ２−３ＶＴ１）が供給される。ＰＭＯＳ１７は
導通状態、ＰＭＯＳ１８は遮断状態である。
【００３７】一方、第１の電源ＶＤＤ１のみが立ち上が
り、第２の電源ＶＤＤ２が立ち上がっていないとき、第
２の電源ＶＤＤ２と接続された箇所すなわち電圧降下回
路１１の入力には０Ｖが与えられる。このとき、電圧降
下部１２には、ＰＭＯＳ１８のドレイン−基板間に形成
されたダイオードによって、（ＶＤＤ１−ダイオードの
ビルトイン電圧）が入力電圧ＶＩＮとして与えられる。
したがって、電圧降下回路１１の出力電圧は（ＶＩＮ−
ＶＴ１）になる。ダイオードのビルトイン電圧を約０．
７Ｖとすると、電圧降下部１２の出力電圧は約１．６
（＝３．３−０．７−１．０）Ｖになる。
り、第２の電源ＶＤＤ２が立ち上がっていないとき、第
２の電源ＶＤＤ２と接続された箇所すなわち電圧降下回
路１１の入力には０Ｖが与えられる。このとき、電圧降
下部１２には、ＰＭＯＳ１８のドレイン−基板間に形成
されたダイオードによって、（ＶＤＤ１−ダイオードの
ビルトイン電圧）が入力電圧ＶＩＮとして与えられる。
したがって、電圧降下回路１１の出力電圧は（ＶＩＮ−
ＶＴ１）になる。ダイオードのビルトイン電圧を約０．
７Ｖとすると、電圧降下部１２の出力電圧は約１．６
（＝３．３−０．７−１．０）Ｖになる。
【００３８】このとき出力切換回路１５において、ＰＭ
ＯＳ１６はゲート電位がＶＤＤ１すなわち３．３Ｖ、ソ
ース電位が約１．６Ｖになるので、遮断状態になる。ま
た、ＰＭＯＳ１７もゲート電位がＶＤＤ１すなわち３．
３Ｖ、ソース電位が約１．６Ｖであるので、遮断状態に
なる。また、ＰＭＯＳ１８はＰＭＯＳ１７が遮断状態に
なるためにゲートが接地され、導通状態になる。ＰＭＯ
Ｓ１８の一端は第１の電源ＶＤＤ１に接続されているの
で、他端に接続されているゲート電圧出力端子ＶＲＥＦ
には第１の電源電圧ＶＤＤ１が出力される。
ＯＳ１６はゲート電位がＶＤＤ１すなわち３．３Ｖ、ソ
ース電位が約１．６Ｖになるので、遮断状態になる。ま
た、ＰＭＯＳ１７もゲート電位がＶＤＤ１すなわち３．
３Ｖ、ソース電位が約１．６Ｖであるので、遮断状態に
なる。また、ＰＭＯＳ１８はＰＭＯＳ１７が遮断状態に
なるためにゲートが接地され、導通状態になる。ＰＭＯ
Ｓ１８の一端は第１の電源ＶＤＤ１に接続されているの
で、他端に接続されているゲート電圧出力端子ＶＲＥＦ
には第１の電源電圧ＶＤＤ１が出力される。
【００３９】すなわち、ゲート電圧出力端子ＶＲＥＦか
らは、第１の電源ＶＤＤ１のみが立ち上がっているとき
は、第１の電源電圧ＶＤＤ１が出力される一方、第２の
電源ＶＤＤ２のみが立ち上がっているときは、第２の電
源電圧ＶＤＤ２から電圧降下部１２による降下電圧を減
じたものに相当する電圧（ＶＤＤ２−３ＶＴ１）が出力
される。
らは、第１の電源ＶＤＤ１のみが立ち上がっているとき
は、第１の電源電圧ＶＤＤ１が出力される一方、第２の
電源ＶＤＤ２のみが立ち上がっているときは、第２の電
源電圧ＶＤＤ２から電圧降下部１２による降下電圧を減
じたものに相当する電圧（ＶＤＤ２−３ＶＴ１）が出力
される。
【００４０】また、電圧降下回路１１のＰＭＯＳ１３
は、出力切換回路１５のＰＭＯＳ１８から第２の電源Ｖ
ＤＤ２への電流の流れ込みを防止するために、設けられ
ている。すなわち、電圧降下部１２が第２の電源ＶＤＤ
２に直接接続されているものとすると、第１の電源ＶＤ
Ｄ１のみを立ち上げたときに、ＰＭＯＳ１８のドレイン
基板を介して第２の電源ＶＤＤ２に流れ込み電流が発生
する。この電流の流れ込みを、第２の電源ＶＤＤ２と電
圧降下部１２との間に設けたＰＭＯＳ１３によって防止
している。
は、出力切換回路１５のＰＭＯＳ１８から第２の電源Ｖ
ＤＤ２への電流の流れ込みを防止するために、設けられ
ている。すなわち、電圧降下部１２が第２の電源ＶＤＤ
２に直接接続されているものとすると、第１の電源ＶＤ
Ｄ１のみを立ち上げたときに、ＰＭＯＳ１８のドレイン
基板を介して第２の電源ＶＤＤ２に流れ込み電流が発生
する。この電流の流れ込みを、第２の電源ＶＤＤ２と電
圧降下部１２との間に設けたＰＭＯＳ１３によって防止
している。
【００４１】図３は図１における入出力回路２０の構成
例を示す回路図である。図３に示す入出力回路２０は、
基本的には、従来技術の項で示した図４の入出力回路と
同様の構成からなる。ただし、図４と異なるのは、ＰＭ
ＯＳ３４およびＮＭＯＳ３５，３７のゲートに、第１の
電源ＶＤＤ１の代わりに、図２に示すゲート電圧供給回
路１０のゲート電圧出力端子ＶＲＥＦが接続されている
点である。
例を示す回路図である。図３に示す入出力回路２０は、
基本的には、従来技術の項で示した図４の入出力回路と
同様の構成からなる。ただし、図４と異なるのは、ＰＭ
ＯＳ３４およびＮＭＯＳ３５，３７のゲートに、第１の
電源ＶＤＤ１の代わりに、図２に示すゲート電圧供給回
路１０のゲート電圧出力端子ＶＲＥＦが接続されている
点である。
【００４２】すなわち、ＰＭＯＳ３４およびＮＭＯＳ３
５，３７のゲートには、第１の電源ＶＤＤ１が立ち上が
っているときは、第１の電源電圧ＶＤＤ１が印加され、
第１の電源ＶＤＤ１が立ち上がっておらず、第２の電源
ＶＤＤ２のみが立ち上がっているときは、第２の電源電
圧ＶＤＤ２から電圧降下部１２による降下電圧を減じた
ものに相当する電圧（ＶＤＤ２−３ＶＴ１）が、印加さ
れる。
５，３７のゲートには、第１の電源ＶＤＤ１が立ち上が
っているときは、第１の電源電圧ＶＤＤ１が印加され、
第１の電源ＶＤＤ１が立ち上がっておらず、第２の電源
ＶＤＤ２のみが立ち上がっているときは、第２の電源電
圧ＶＤＤ２から電圧降下部１２による降下電圧を減じた
ものに相当する電圧（ＶＤＤ２−３ＶＴ１）が、印加さ
れる。
【００４３】第１の電源ＶＤＤ１が立ち上がっていない
ときに、外部入出力端子ＰＡＤに第２の電源電圧ＶＤＤ
２すなわち５Ｖの信号が入力されたとする。この場合、
ＰＭＯＳ３４およびＮＭＯＳ３５，３７は、一端にはＶ
ＤＤ２すなわち５Ｖが印加され、ゲート電圧は（ＶＤＤ
２−３ＶＴ１）なので、ゲート酸化膜には電圧（３ＶＴ
１）が印加される。したがって、３ＶＴ１が規定のゲー
ト耐圧以下であれば、ゲート酸化膜破壊を起こす可能性
はない。
ときに、外部入出力端子ＰＡＤに第２の電源電圧ＶＤＤ
２すなわち５Ｖの信号が入力されたとする。この場合、
ＰＭＯＳ３４およびＮＭＯＳ３５，３７は、一端にはＶ
ＤＤ２すなわち５Ｖが印加され、ゲート電圧は（ＶＤＤ
２−３ＶＴ１）なので、ゲート酸化膜には電圧（３ＶＴ
１）が印加される。したがって、３ＶＴ１が規定のゲー
ト耐圧以下であれば、ゲート酸化膜破壊を起こす可能性
はない。
【００４４】ゲート電圧供給回路１０における降下電圧
Ｖdropは、以下のように設定すればよい。ここでは、ゲ
ート酸化膜耐圧をＶｇとする。
Ｖdropは、以下のように設定すればよい。ここでは、ゲ
ート酸化膜耐圧をＶｇとする。
【００４５】図３の入出力回路２０におけるＰＭＯＳ３
４およびＮＭＯＳ３５，３７からみると、ゲート酸化膜
耐圧Ｖｇと降下電圧Ｖdropとは、次のような関係を満た
す必要がある。
４およびＮＭＯＳ３５，３７からみると、ゲート酸化膜
耐圧Ｖｇと降下電圧Ｖdropとは、次のような関係を満た
す必要がある。
【００４６】 ＶＤＤ２−（ＶＤＤ２−Ｖdrop） ≦ Ｖｇ ∴ Ｖdrop ≦ Ｖｇ 一方、図２のゲート電圧供給回路１０において、第１の
電源ＶＤＤ１が立ち上がっていない状態を考えると、Ｐ
ＭＯＳ１６，１７からみると、ゲート酸化膜耐圧Ｖｇと
降下電圧Ｖdropとは、次のような関係を満たす必要があ
る。
電源ＶＤＤ１が立ち上がっていない状態を考えると、Ｐ
ＭＯＳ１６，１７からみると、ゲート酸化膜耐圧Ｖｇと
降下電圧Ｖdropとは、次のような関係を満たす必要があ
る。
【００４７】ＶＤＤ２−Ｖdrop ≦ Ｖｇ ∴ Ｖdrop ≧ ＶＤＤ２−Ｖｇ したがって、降下電圧Ｖdropは次の関係を満たす必要が
ある。
ある。
【００４８】 ＶＤＤ２−Ｖｇ ≦ Ｖdrop ≦ Ｖｇ …（１） ここで、例えばＶＤＤ２を５Ｖ、Ｖｇを４．６Ｖとする
と、 ０．４ ≦ Ｖdrop ≦ ４．６ となる。降下電圧Ｖdropは式（１）を満たす値であれば
よいが、本実施形態では、Ｖdrop＝３ＶＴ１＝約３Ｖと
している。電圧降下回路１１の構成は、所望の降下電圧
Ｖdropだけ電圧を降下させることができるものであれ
ば、どのようなものであってもかまわない。例えば、ダ
イオード接続されたトランジスタの代わりにダイオード
を用いてもよいし、その個数も降下電圧Ｖdropに応じて
適宜定めればよい。
と、 ０．４ ≦ Ｖdrop ≦ ４．６ となる。降下電圧Ｖdropは式（１）を満たす値であれば
よいが、本実施形態では、Ｖdrop＝３ＶＴ１＝約３Ｖと
している。電圧降下回路１１の構成は、所望の降下電圧
Ｖdropだけ電圧を降下させることができるものであれ
ば、どのようなものであってもかまわない。例えば、ダ
イオード接続されたトランジスタの代わりにダイオード
を用いてもよいし、その個数も降下電圧Ｖdropに応じて
適宜定めればよい。
【００４９】なお、入出力回路の構成は、図３に示すも
のに限られるものではない。他の集積回路２の出力信号
が入力されたときにその出力信号電圧が一端に印加され
るトランジスタを有する構成であれば、本発明は有効で
ある。また、出力機能を有さない入力回路に対しても、
同様に本発明は有効である。
のに限られるものではない。他の集積回路２の出力信号
が入力されたときにその出力信号電圧が一端に印加され
るトランジスタを有する構成であれば、本発明は有効で
ある。また、出力機能を有さない入力回路に対しても、
同様に本発明は有効である。
【００５０】
【発明の効果】以上のように本発明によると、第１の電
源電圧が与えられないで第２の電源電圧が与えられたと
き、入力回路のトランジスタのゲート酸化膜に第２の電
源電圧が直接かかることはないので、第２の電源のみが
立ち上がったときでも、トランジスタのゲート酸化膜が
破壊されることはない。したがって、第１の電源を立ち
上げた後に第２の電源を立ち上げる、といった特定の電
源立ち上げシーケンスが不要になる。
源電圧が与えられないで第２の電源電圧が与えられたと
き、入力回路のトランジスタのゲート酸化膜に第２の電
源電圧が直接かかることはないので、第２の電源のみが
立ち上がったときでも、トランジスタのゲート酸化膜が
破壊されることはない。したがって、第１の電源を立ち
上げた後に第２の電源を立ち上げる、といった特定の電
源立ち上げシーケンスが不要になる。
【図１】本発明の一実施形態に係る集積回路および他の
集積回路の全体構成を示す図である。
集積回路の全体構成を示す図である。
【図２】図１におけるゲート電圧供給回路の構成を示す
図である。
図である。
【図３】図１における入出力回路の構成を示す図であ
る。
る。
【図４】従来の入出力回路の構成を示す図である。
ＶＤＤ１ 第１の電源，第１の電源電圧 ＶＤＤ２ 第２の電源，第２の電源電圧 Ｖdrop 降下電圧 ＶＲＥＦ ゲート電圧供給端子，ゲート電圧 １ 集積回路 ２ 他の集積回路 ３ 内部回路 １０ ゲート電圧供給回路 １１ 電圧降下回路 １２ 電圧降下部 １３ 第４のＰ型トランジスタ １５ 出力切換回路 １６ 第１のＰ型トランジスタ １７ 第２のＰ型トランジスタ １８ 第３のＰ型トランジスタ ２０ 入出力回路（入力回路）
Claims (8)
- 【請求項１】 第１の電源電圧によって動作する内部回
路を有する集積回路であって、 前記内部回路に対し、前記第１の電源電圧と異なる第２
の電源電圧によって動作する他の集積回路から出力され
た信号の入力を行う入力回路と、 前記入力回路が有するトランジスタのうちの、前記他の
集積回路の出力信号が入力されたときにその出力信号の
電圧が一端に印加されるものに、ゲート電圧を供給する
ゲート電圧供給回路とを備え、 前記ゲート電圧供給回路は、 前記第１および第２の電源電圧によって動作し、かつ、
第１の電源電圧が与えられないで第２の電源電圧が与え
られたとき、この第２の電源電圧から所定の降下電圧を
減じたものに相当する電圧を、ゲート電圧として供給す
るものであることを特徴とする集積回路。 - 【請求項２】 請求項１記載の集積回路において、 前記所定の降下電圧は、 前記第２の電源電圧から所定のゲート耐圧を減じたもの
に相当する電圧以上で、かつ、前記所定のゲート耐圧以
下であることを特徴とする集積回路。 - 【請求項３】 請求項１記載の集積回路において、 前記ゲート電圧供給回路は、 第２の電源電圧を供給する第２の電源と接続されてお
り、この第２の電源から与えられた電圧を前記所定の降
下電圧だけ降下させる電圧降下回路と、 第１の電源電圧を供給する第１の電源と接続されてお
り、この第１の電源から第１の電源電圧が与えられたと
きは、この第１の電源電圧を前記ゲート電圧として出力
する一方、第１の電源から第１の電源電圧が与えられな
いときは、前記電圧降下回路の出力電圧を前記ゲート電
圧として出力する出力切換回路とを備えたものであるこ
とを特徴とする集積回路。 - 【請求項４】 請求項３記載の集積回路において、 前記出力切換回路は、 一端に前記電圧降下回路の出力が与えられるとともに、
他端が当該ゲート電圧供給回路の出力端子と接続され、
かつ、ゲートが第１の電源と接続された第１のＰ型トラ
ンジスタと、 一端に前記電圧降下回路の出力が与えられるとともに、
他端が接地され、かつ、ゲートが第１の電源と接続され
た第２のＰ型トランジスタと、 一端が第１の電源と接続されるとともに、他端が当該ゲ
ート電圧供給回路の出力端子と接続され、かつ、ゲート
が接地された第３のＰ型トランジスタとを備えたもので
あり、 前記電圧降下回路は、 一端が第２の電源に接続され、かつ、ゲートが当該ゲー
ト電圧供給回路の出力端子と接続された第４のＰ型トラ
ンジスタと、 前記第４のＰ型トランジスタの他端の電圧を、所定電圧
だけ降下させる電圧降下部とを備えたものであることを
特徴とする集積回路。 - 【請求項５】 請求項４記載の集積回路において、 前記電圧降下部は、 １個または直列接続された複数個のダイオードまたはダ
イオード接続されたトランジスタを用いて、電圧降下を
行うものであることを特徴とする集積回路。 - 【請求項６】 請求項１記載の集積回路において、 前記入力回路は、 前記内部回路から、前記他の集積回路への信号の出力を
行うものであることを特徴とする集積回路。 - 【請求項７】 第１の電源電圧によって動作する集積回
路が有するトランジスタに、ゲート電圧を供給するゲー
ト電圧供給回路であって、 前記トランジスタは、 第１の電源電圧と異なる第２の電源電圧によって動作す
る他の集積回路から出力された信号が、前記集積回路に
入力されたときに、その出力信号の電圧が一端に印加さ
れるものであり、 当該ゲート電圧供給回路は、 前記第１および第２の電源電圧によって動作し、かつ、 第１の電源電圧が与えられないで第２の電源電圧が与え
られたとき、この第２の電源電圧から所定の降下電圧を
減じたものに相当する電圧を、ゲート電圧として供給す
るものであることを特徴とするゲート電圧供給回路。 - 【請求項８】 請求項７記載のゲート電圧供給回路は、 第２の電源電圧を供給する第２の電源と接続されてお
り、前記第２の電源から与えられた電圧を前記所定の降
下電圧だけ降下させる電圧降下回路と、 第１の電源電圧を供給する第１の電源と接続されてお
り、この第１の電源から第１の電源電圧が与えられたと
きは、この第１の電源電圧を前記ゲート電圧として出力
する一方、第１の電源電圧が与えられないときは、前記
電圧降下回路の出力電圧を前記ゲート電圧として出力す
る出力切換回路とを備え、 前記出力切換回路は、 一端に前記電圧降下回路の出力が与えられるとともに、
他端が当該ゲート電圧供給回路の出力端子と接続され、
かつ、ゲートが第１の電源と接続された第１のＰ型トラ
ンジスタと、 一端に前記電圧降下回路の出力が与えられるとともに、
他端が接地され、かつ、ゲートが第１の電源と接続され
た第２のＰ型トランジスタと、 一端が第１の電源と接続されるとともに、他端が当該ゲ
ート電圧供給回路の出力端子と接続され、かつ、ゲート
が接地された第３のＰ型トランジスタとを備えたもので
あり、 前記電圧降下回路は、 一端が第２の電源に接続され、かつ、ゲートが当該ゲー
ト電圧供給回路の出力端子と接続された第４のＰ型トラ
ンジスタと、 前記第４のＰ型トランジスタの他端の電圧を、所定電圧
だけ降下させる電圧降下部とを備えたものであることを
特徴とするゲート電圧供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131281A JP2000322139A (ja) | 1999-05-12 | 1999-05-12 | 集積回路およびゲート電圧供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131281A JP2000322139A (ja) | 1999-05-12 | 1999-05-12 | 集積回路およびゲート電圧供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000322139A true JP2000322139A (ja) | 2000-11-24 |
Family
ID=15054288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11131281A Pending JP2000322139A (ja) | 1999-05-12 | 1999-05-12 | 集積回路およびゲート電圧供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000322139A (ja) |
-
1999
- 1999-05-12 JP JP11131281A patent/JP2000322139A/ja active Pending
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