JPS6016980Y2 - １チップ集積回路装置 - Google Patents
１チップ集積回路装置Info
- Publication number
- JPS6016980Y2 JPS6016980Y2 JP16033178U JP16033178U JPS6016980Y2 JP S6016980 Y2 JPS6016980 Y2 JP S6016980Y2 JP 16033178 U JP16033178 U JP 16033178U JP 16033178 U JP16033178 U JP 16033178U JP S6016980 Y2 JPS6016980 Y2 JP S6016980Y2
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- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- section
- chip
- auxiliary power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【考案の詳細な説明】
本考案は情報処理装置に関し、特に、ＣＭＯ３（コンプ
リメンタリ−メタルオキサイドセミコンダクター）回路
で構成される記憶回路を有する半導体集積回路に関する
。
リメンタリ−メタルオキサイドセミコンダクター）回路
で構成される記憶回路を有する半導体集積回路に関する
。
半導体集積回路で構成される装置、例えばマイクロコン
ピュータシステムにおける中央処理装置（以下ＣＰＵと
いう）において、ＣＰＵ駆動用の主電流しや断時から電
源回復時までの間、ＣＰＵ内の記憶部の必要なデータを
保持しておくバックアップ方式として、従来第１図に示
すように、ＣＰＵ内のＲＡＭ部（ランダムアクセスメモ
リ部）がＣＰＵ内の他の周辺回路部（論理演算部、アド
レス作成部等）と同じ導電型（Ｎ型あるいはＰ型）のＭ
Ｏ３回路で構成され、この記憶部及び周辺回路部への電
力供給を別個の端子から夫々へ導入される電源ラインを
通して行う２電源入力方式をとっていた。
ピュータシステムにおける中央処理装置（以下ＣＰＵと
いう）において、ＣＰＵ駆動用の主電流しや断時から電
源回復時までの間、ＣＰＵ内の記憶部の必要なデータを
保持しておくバックアップ方式として、従来第１図に示
すように、ＣＰＵ内のＲＡＭ部（ランダムアクセスメモ
リ部）がＣＰＵ内の他の周辺回路部（論理演算部、アド
レス作成部等）と同じ導電型（Ｎ型あるいはＰ型）のＭ
Ｏ３回路で構成され、この記憶部及び周辺回路部への電
力供給を別個の端子から夫々へ導入される電源ラインを
通して行う２電源入力方式をとっていた。
この場合、ＣＰＵ内の周辺回路部には入力端子１を介し
て主電流■ＤＤ１が供給され、ＲＡＭ部には入力端子２
を介してバックアップ電源ＶＤＤ２が供給されるので、
主電源ＶＤＤＩが停電等により電源断となっても、ＲＡ
Ｍ部はバックアップ電源Ｖｏｏ２により電力供給状態に
あるので、記憶データを主電源ＶＤＤＩが回復するまで
保持できる。
て主電流■ＤＤ１が供給され、ＲＡＭ部には入力端子２
を介してバックアップ電源ＶＤＤ２が供給されるので、
主電源ＶＤＤＩが停電等により電源断となっても、ＲＡ
Ｍ部はバックアップ電源Ｖｏｏ２により電力供給状態に
あるので、記憶データを主電源ＶＤＤＩが回復するまで
保持できる。
しかしながら、電源供給用のために２個の入力端子数を
必要とするため使用端子数が増加すること、及び通常動
作時（主電源駆動時）にもＲＡＭ部にはバックアップ電
源Ｖｏｏ２が供給されているため、電力消費量が大きい
こと、更に２電源方式では、たとえ主電源Ｖ。
必要とするため使用端子数が増加すること、及び通常動
作時（主電源駆動時）にもＲＡＭ部にはバックアップ電
源Ｖｏｏ２が供給されているため、電力消費量が大きい
こと、更に２電源方式では、たとえ主電源Ｖ。
Ｄｌが遮断しなくてもバックアップ電源Ｖｏｏ２が遮断
した場合にはＲＡＭ部の記憶データが消失し処理実行不
可能となる等の欠点を有していた。
した場合にはＲＡＭ部の記憶データが消失し処理実行不
可能となる等の欠点を有していた。
本考案の目的は、電源端子数を増加することなく、かつ
最低限の電力消費量で記憶データを保持できる半導体集
積回路を提供することにある。
最低限の電力消費量で記憶データを保持できる半導体集
積回路を提供することにある。
かかる目的を達成するため、本考案の基本的構成は、記
憶部と主電源電圧で動作する処理部とを同一半導体チッ
プ上に有し、チップ外部から供給される主電源電圧をう
けて前記処理部と前記記憶部との双方が動作し、該主電
源電圧断の時チップ外部から供給される補助電源電圧を
うけて前記記憶部が記憶保持動作を行なう１チツプ集積
回路装置において、前記主電源電圧と補助電源電圧の発
生源は共に共通の端子へ同時に接続され、該共通の端子
には前記処理部へ至る第１の配線路と、前記記憶部へ至
る第２の配線路とが接続され、前記第１の配線路にはス
イッチング手段が設けられ、該スイッチング手段は前記
共通の端子の電圧レベルに応答して、該端子が前記主電
源電圧レベルの時はオンし、前記補助電源電圧レベルの
時はオフして該補助電源電圧が前記処理部へ供給される
ことを禁止し、もって前記補助電源電圧は前記第２の配
線路を通してのみ前記記憶部へ供給されるようにしたこ
とを特徴とする。
憶部と主電源電圧で動作する処理部とを同一半導体チッ
プ上に有し、チップ外部から供給される主電源電圧をう
けて前記処理部と前記記憶部との双方が動作し、該主電
源電圧断の時チップ外部から供給される補助電源電圧を
うけて前記記憶部が記憶保持動作を行なう１チツプ集積
回路装置において、前記主電源電圧と補助電源電圧の発
生源は共に共通の端子へ同時に接続され、該共通の端子
には前記処理部へ至る第１の配線路と、前記記憶部へ至
る第２の配線路とが接続され、前記第１の配線路にはス
イッチング手段が設けられ、該スイッチング手段は前記
共通の端子の電圧レベルに応答して、該端子が前記主電
源電圧レベルの時はオンし、前記補助電源電圧レベルの
時はオフして該補助電源電圧が前記処理部へ供給される
ことを禁止し、もって前記補助電源電圧は前記第２の配
線路を通してのみ前記記憶部へ供給されるようにしたこ
とを特徴とする。
本考案では主電源電圧をうけて動作する処理部と補助電
源電圧をうけて記憶保持動作を行なう記憶部とは共に共
通の電源端子から供給される電源電圧をうけるように、
第１および第２の配線路が共通電源端子に接続されてお
り、さらに主電源断時補助電源電圧が処理部へ供給され
ないように共通端子と処理部とを接続する第１の配線路
にはスイッチング手段を設けている。
源電圧をうけて記憶保持動作を行なう記憶部とは共に共
通の電源端子から供給される電源電圧をうけるように、
第１および第２の配線路が共通電源端子に接続されてお
り、さらに主電源断時補助電源電圧が処理部へ供給され
ないように共通端子と処理部とを接続する第１の配線路
にはスイッチング手段を設けている。
このスイッチング手段は共通端子の電圧レベルの変化に
応答して、端子の電圧レベルが補助電源電圧になるとオ
フするように機能するものである。
応答して、端子の電圧レベルが補助電源電圧になるとオ
フするように機能するものである。
本考案によれば主電源と補助電源とを集積回路チップの
外部で切り換える必要は全くなく、夫々の電源をチップ
の共通端子に同時に接続しておけばよい。
外部で切り換える必要は全くなく、夫々の電源をチップ
の共通端子に同時に接続しておけばよい。
主電源断はチップの中で自動的に検出され、補助電源に
よる駆動が処理部へ及ばないようにスイッチング手段が
働くので、記憶内容の長期保持ができる。
よる駆動が処理部へ及ばないようにスイッチング手段が
働くので、記憶内容の長期保持ができる。
とくに、主電源電圧と補助電源電圧とを同時に・共通の
端子に印加することができるので、チップ端子数の制限
がとくに厳しい１チツプ集積回路装置において大きな効
果がある。
端子に印加することができるので、チップ端子数の制限
がとくに厳しい１チツプ集積回路装置において大きな効
果がある。
また、スイッチング手段はそれ自体が端子電圧レベルに
応答し、かつ第１の配線路の導通・非導通を制御するも
のであるから、制御回路としては非常に小さな回路面積
で上記の効果を得ることができる。
応答し、かつ第１の配線路の導通・非導通を制御するも
のであるから、制御回路としては非常に小さな回路面積
で上記の効果を得ることができる。
以下、本考案の一実施例を示す第２図の回路図を参照し
て詳細に説明する。
て詳細に説明する。
同図は、■チップ１０上に演算部、制御部、アドレス作
制部等を含む処理部１２とデータを一時保持するレジス
タ部１３とデータを記憶し、処理部１２からの制御信号
、アドレス信号により読み出し書込みを行なうＲＡＭ部
１部上４含み、このレジスタ部１３、ＲＡＭ部１部上４
ＭＯＳ回路により構成される。
制部等を含む処理部１２とデータを一時保持するレジス
タ部１３とデータを記憶し、処理部１２からの制御信号
、アドレス信号により読み出し書込みを行なうＲＡＭ部
１部上４含み、このレジスタ部１３、ＲＡＭ部１部上４
ＭＯＳ回路により構成される。
一方主電源■。。（１５Ｖ）と従電源ＶＤＤ （３Ｖ）
とは夫々ダイオード１８．１９を介して入力端子１１へ
接続され、この入力端子１１からレジスタ部１３、ＲＡ
Ｍ部１部上４力を供給する供給線１５と、ＭＯＳ トラ
ンジスタ１６を介して処理部１２へ電力を供給する供給
線２０とを有する。
とは夫々ダイオード１８．１９を介して入力端子１１へ
接続され、この入力端子１１からレジスタ部１３、ＲＡ
Ｍ部１部上４力を供給する供給線１５と、ＭＯＳ トラ
ンジスタ１６を介して処理部１２へ電力を供給する供給
線２０とを有する。
今、通常の動作時はＭＯＳ）ランジスタ１６のゲート信
号を制御し導通状態となし、処理部１２及びレジスタ部
１３、ＲＡＭ部１部上４給線２０．１５を通して主電源
ＶＤＤＩＱから電力が供給される。
号を制御し導通状態となし、処理部１２及びレジスタ部
１３、ＲＡＭ部１部上４給線２０．１５を通して主電源
ＶＤＤＩＱから電力が供給される。
一方、主電源ＶＤＤＩＯが電源断の状態になった時は、
ダイオード１９を介して従電源ＶＤＤ２０から低電力が
入力端子１１に入力される。
ダイオード１９を介して従電源ＶＤＤ２０から低電力が
入力端子１１に入力される。
この時、主電源ＶＤＤＩＯの電源断を検知しトランジス
１６のゲート信号を制御しこのトランジスタ１６を非導
通状態となすことにより、従電源ＶＤＤ２０からの電力
は供給線１５を通りレジスタ部１３、ＲＡＭ部１部上４
を低電力駆動し、これらの記憶内容を保持する。
１６のゲート信号を制御しこのトランジスタ１６を非導
通状態となすことにより、従電源ＶＤＤ２０からの電力
は供給線１５を通りレジスタ部１３、ＲＡＭ部１部上４
を低電力駆動し、これらの記憶内容を保持する。
この主電源ＶＤ Ｄ １０の電源断の検知は供給線２０
の電圧をトランジスタ１６のゲートに配線１７で加え、
このゲート電圧が従電源Ｖｏｏ２０の電圧になった時ト
ランジスタ１６を非導通にするように設計しておけばよ
い。
の電圧をトランジスタ１６のゲートに配線１７で加え、
このゲート電圧が従電源Ｖｏｏ２０の電圧になった時ト
ランジスタ１６を非導通にするように設計しておけばよ
い。
この様に、本実施例によれば、主電源■。
。、。と従電源■。
Ｄ９はダイオード１８．１９を設けることにより１個の
入力端子１１から相互に入力され、最低の端子数で効率
よく電力供給ができるとともに、記憶部をＣＭＯＳ回路
で構成しているのでその消費電力も従来に比べて大幅に
減少させることができる。
入力端子１１から相互に入力され、最低の端子数で効率
よく電力供給ができるとともに、記憶部をＣＭＯＳ回路
で構成しているのでその消費電力も従来に比べて大幅に
減少させることができる。
尚、電源断検知信号により制御されるトランジスタ１６
はｎ型、ｐ型いづれの導電等のトランジスタでもよく、
このトランジスタを複数個設けることにより、処理部１
２内で低電力駆動可能な回路部に従電源ＶＤＤ２０を供
給する体制をとれば、主電源ＶＤＤＩＯの電源断時に、
記憶部の記憶情報保持のみならず、低電力処理をも可能
となることは明白である。
はｎ型、ｐ型いづれの導電等のトランジスタでもよく、
このトランジスタを複数個設けることにより、処理部１
２内で低電力駆動可能な回路部に従電源ＶＤＤ２０を供
給する体制をとれば、主電源ＶＤＤＩＯの電源断時に、
記憶部の記憶情報保持のみならず、低電力処理をも可能
となることは明白である。
第１図は従来の１チツプ情報処理装置のブロック図、第
２図は本考案の一実施例の１チツプ情報処理装置のブロ
ック図を示す。 １．２，１１・・・・・・電力供給端子、１０・・・・
・・ＣＰＵ、１２・・・・・・処理部、１３・・・・・
・レジスタ部、１４・・・・・・ＲＡＭ部、１５．２０
・・・・・・電力供給線、１６・・・・・・ＭＯＳトラ
ンジスタ、１７・・・・・・電源断検知信号、１５，１
９・・・・・・ダイオード。
２図は本考案の一実施例の１チツプ情報処理装置のブロ
ック図を示す。 １．２，１１・・・・・・電力供給端子、１０・・・・
・・ＣＰＵ、１２・・・・・・処理部、１３・・・・・
・レジスタ部、１４・・・・・・ＲＡＭ部、１５．２０
・・・・・・電力供給線、１６・・・・・・ＭＯＳトラ
ンジスタ、１７・・・・・・電源断検知信号、１５，１
９・・・・・・ダイオード。
Claims (1)
- 記憶部と主電源電圧で動作する処理部とを同一半導体チ
ップ上に有し、チップ外部から供給される主電源電圧を
うけて前記処理部と前記記憶部との双方が動作し、該主
電源電圧断の時チップ外部から供給される補助電源電圧
をうけて前記記憶部が記憶保持動作を行なう１チツプ集
積回路装置において、前記主電源電圧と補助電源電圧の
発生源は共に共通の端子へ同時に接続され、該共通の端
子には前記処理部へ至る第１の配線路と、前記記憶部へ
至る第２の配線路とが接続され、前記第１の配線路には
スイッチング手段が設けられ、該スイッチング手段は前
記共通の端子の電圧レベルに応答して、該端子が前記主
電源電圧レベルの時はオンし、前記補助電源電圧レベル
の時はオフして該補助電源電圧が前記処理部へ供給され
ることを禁止し、もって前記補助電源電圧は前記第２の
配線路を通してのみ前記記憶部へ供給されるようにした
ことを特徴とする１チツプ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16033178U JPS6016980Y2 (ja) | 1978-11-21 | 1978-11-21 | １チップ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16033178U JPS6016980Y2 (ja) | 1978-11-21 | 1978-11-21 | １チップ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5579499U JPS5579499U (ja) | 1980-05-31 |
| JPS6016980Y2 true JPS6016980Y2 (ja) | 1985-05-25 |
Family
ID=29153988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16033178U Expired JPS6016980Y2 (ja) | 1978-11-21 | 1978-11-21 | １チップ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016980Y2 (ja) |
-
1978
- 1978-11-21 JP JP16033178U patent/JPS6016980Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5579499U (ja) | 1980-05-31 |
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