JPS5870333A - ダイナミツク型ｃｍｏｓ集積回路装置 - Google Patents
ダイナミツク型ｃｍｏｓ集積回路装置Info
- Publication number
- JPS5870333A JPS5870333A JP56167226A JP16722681A JPS5870333A JP S5870333 A JPS5870333 A JP S5870333A JP 56167226 A JP56167226 A JP 56167226A JP 16722681 A JP16722681 A JP 16722681A JP S5870333 A JPS5870333 A JP S5870333A
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- JP
- Japan
- Prior art keywords
- circuit block
- data
- power supply
- integrated circuit
- standby mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Microcomputers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ダイナミック型ＣＭＱＳ（相補型金属絶縁
物半導体）集積回路装置に関する。
物半導体）集積回路装置に関する。
従来より、スタティック型ＣＭＯ８集積回路では、デー
タ処理を行なわないスタンバイモード時に、そのクロッ
クを停止して低消費電力化を図ることが考えられている
。ところが、ダイナミック型ＣＭＯ８集積回路では、そ
のクロックを停止させると７０−ティングノードの電位
が不定となり貫通電流が流れるため、一時的に大電流を
消費してしまうとともに、保持すべき必要なデータも消
失してしまうという欠点がある。
タ処理を行なわないスタンバイモード時に、そのクロッ
クを停止して低消費電力化を図ることが考えられている
。ところが、ダイナミック型ＣＭＯ８集積回路では、そ
のクロックを停止させると７０−ティングノードの電位
が不定となり貫通電流が流れるため、一時的に大電流を
消費してしまうとともに、保持すべき必要なデータも消
失してしまうという欠点がある。
この発明の目的は、スタンバイモード時の低消費電力化
を図ったダイナミック型ＣＭＱ８Ｊｌ［回路装置を提供
することにある。
を図ったダイナミック型ＣＭＱ８Ｊｌ［回路装置を提供
することにある。
この発明の他の目的は、以下の説明及び図面から明らか
となるであろう。
となるであろう。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明の一実施例のブロック図が示さね
ている− 図示の点線で囲まれたＩＣは、公知のＣＭＯＳ集積回路
技術によって１つの半導体基板上において形成される。
ている− 図示の点線で囲まれたＩＣは、公知のＣＭＯＳ集積回路
技術によって１つの半導体基板上において形成される。
端子■。ｃ、ｖ８６．ＳＴＢ及びＰ。
ないしＰｍ、Ｐｍ＋１〜Ｐｎは、その外部端子とされる
。
。
この実施例では、内部回路がその機能に応じて２つの回
路ブロック１，２に分割される。回路ブロック１は、常
時必要なデータを保持し又は内部データの処理を行なう
ものである。特に制限されないが、公知のマイクロプロ
セッサＣＰＵ等のデータ処理装置を構成する場合、メモ
リ機能のために設けられるレジスタ等が上記回路ブロッ
ク１に構成される。この回路ブロック１には、電源供給
端子■Ｃｏ、■６６ を介して常時通電が行なわれるも
のである。
路ブロック１，２に分割される。回路ブロック１は、常
時必要なデータを保持し又は内部データの処理を行なう
ものである。特に制限されないが、公知のマイクロプロ
セッサＣＰＵ等のデータ処理装置を構成する場合、メモ
リ機能のために設けられるレジスタ等が上記回路ブロッ
ク１に構成される。この回路ブロック１には、電源供給
端子■Ｃｏ、■６６ を介して常時通電が行なわれるも
のである。
一方、回路ブロック２は、外部からの信号に応答する通
常動作モード時のみデータ処理を行なうものである。上
述のようにマイクロブロセｌすＣＰＵ等を構成する場合
、算術論理ユニットＡＩ、Ｕ等が上記回路ブロック２に
構成される。そして、この回路ブロック２の一方の電源
供給線、この実施例では電源電圧Ｖ。、の内部供給線が
、スイッチＭＯ８ＦＥＴＱ、を介して上記電源電圧端子
ｖｃｃ に接続されている。このＭＯ８ＦＥＴＱ。
常動作モード時のみデータ処理を行なうものである。上
述のようにマイクロブロセｌすＣＰＵ等を構成する場合
、算術論理ユニットＡＩ、Ｕ等が上記回路ブロック２に
構成される。そして、この回路ブロック２の一方の電源
供給線、この実施例では電源電圧Ｖ。、の内部供給線が
、スイッチＭＯ８ＦＥＴＱ、を介して上記電源電圧端子
ｖｃｃ に接続されている。このＭＯ８ＦＥＴＱ。
のゲートには、外部端子ＳＴＢからの信号が供給され、
そのオン／オフが制限させられる。
そのオン／オフが制限させられる。
例えば、外部からの信号に応答する通常動作モード時に
は、上記外部端子ＳＴＢかもの信号によってＭＯ８ＦＥ
ＴＱ、がオンさせられ、回路ブロック２に通電が行なわ
れる。これにより、回路ブロック２は、回路ブロック１
とともに、外部からの信号に応答して所定のデータ処理
を行なうものとなる。
は、上記外部端子ＳＴＢかもの信号によってＭＯ８ＦＥ
ＴＱ、がオンさせられ、回路ブロック２に通電が行なわ
れる。これにより、回路ブロック２は、回路ブロック１
とともに、外部からの信号に応答して所定のデータ処理
を行なうものとなる。
また、外部からの信号が供給されないスタンバイモード
時には、その低消費電力化を図るため、外部端子ＳＴＢ
からの信号によってＭＯ８ＦＥＴＱ。
時には、その低消費電力化を図るため、外部端子ＳＴＢ
からの信号によってＭＯ８ＦＥＴＱ。
がオフさせられ、回路ブロック２への通電が停止させら
れる。このときに、上記必要なデータを保持（７、又は
内部データの処理を行なう回路ブロック１には、継続し
て通電が行なわれているので、上記データの消滅、及び
次のアクセス時での誤動作が生じるごとはない。
れる。このときに、上記必要なデータを保持（７、又は
内部データの処理を行なう回路ブロック１には、継続し
て通電が行なわれているので、上記データの消滅、及び
次のアクセス時での誤動作が生じるごとはない。
以上説明したこの実施例によれば、ダイナミック型ＣＭ
Ｏ８集積回路装置においても、スタンバイモード時の大
幅低消費電力化を図ることができる。特に、０Ｍ０８回
路は、その消費電流が小さいことより、内部に設けられ
たスイッチＭＯ８ＦＢＴＱ、により、上述のように通電
を行なうものとしても、回路ブロック２への十分な電流
供給を実現することができる。
Ｏ８集積回路装置においても、スタンバイモード時の大
幅低消費電力化を図ることができる。特に、０Ｍ０８回
路は、その消費電流が小さいことより、内部に設けられ
たスイッチＭＯ８ＦＢＴＱ、により、上述のように通電
を行なうものとしても、回路ブロック２への十分な電流
供給を実現することができる。
なお、一方の電源供給端子■。Ｃ又は■ｓｓ を分割
して、回路ブロック１，２にそれぞれ独立に電源供給端
子■。ｃ、■ｃｃ’ （又は■ＳＳ、■６６’ ）を設
けるようにして、上述のように回路ブロック２への通電
及びその停止を行なうようにしてもよい。しかし、この
場合には、外部電源回路が複雑になるので、上記実施例
のように内部にスイッチＭＯ８ＦＥＴＱ、を設けて所定
の制御信号により通電及びその停止を行なうことの方が
便利である。
して、回路ブロック１，２にそれぞれ独立に電源供給端
子■。ｃ、■ｃｃ’ （又は■ＳＳ、■６６’ ）を設
けるようにして、上述のように回路ブロック２への通電
及びその停止を行なうようにしてもよい。しかし、この
場合には、外部電源回路が複雑になるので、上記実施例
のように内部にスイッチＭＯ８ＦＥＴＱ、を設けて所定
の制御信号により通電及びその停止を行なうことの方が
便利である。
第２図には、この発明の他の一実施例のブロック図が示
されている。
されている。
この実施例ではＭＯ８ＦＥＴＱ、の制御信号ＳＴＢが内
部回路で形成される。これにより外部端子ＳＴＢの削減
が図られる。上記制御信号８ＴＢは、所定のスタンバイ
モード移行命令信号を回路ブロック１又は２で解読し、
回路ブロック１の所定のメモリ回路で保持することによ
り、通電停止が実行される。そして、再び通電を行なう
ときには、割込み又はリセット信号によってスタンバイ
状態を解除すればよい。
部回路で形成される。これにより外部端子ＳＴＢの削減
が図られる。上記制御信号８ＴＢは、所定のスタンバイ
モード移行命令信号を回路ブロック１又は２で解読し、
回路ブロック１の所定のメモリ回路で保持することによ
り、通電停止が実行される。そして、再び通電を行なう
ときには、割込み又はリセット信号によってスタンバイ
状態を解除すればよい。
この発明は、ダイナミック型ＣＭ ＯＳ集積回路装置に
広く利用することができるものである。
広く利用することができるものである。
第１図、第２図は、それぞれこの発明の一実施例を示す
ブロック図である。 １．２・・・回路ブロック。 代理人 弁理士 薄 １）利 幸４、ゞ、′パ、１ ノ
ブロック図である。 １．２・・・回路ブロック。 代理人 弁理士 薄 １）利 幸４、ゞ、′パ、１ ノ
Claims (1)
- 【特許請求の範囲】 １、常時必要なデータを保持し又は内部データの処理を
行なう第１の回路ブロックと、外部からの信号に応答す
る通常動作モード時のみデータ処理を行なう第２の回路
ブロックとに通電を行なう一方の電源供給線を分離して
、第１の回路ブロックには常時通電を行ない、第２の回
路ブロックには通常動作モード時に通電を行ないスタン
バイモードには通電を停止させるものとしたことを特徴
とするダイナミック型ＣＭＯ８集積回路装置。 ２、第１の回路ブロックと第２の回路ブロックとの分離
された一方の電源供給線は、ＩＣ内部に設けられたスイ
ッチＭＯ８ＦＥＴを介して接続され、上記ＭＯ８ＦＥＴ
のオン／オフにより第２の回路ブロックへの通電及びそ
の停止を行なうものであることを特徴とする特許請求の
範囲第１項記載のダイナミック型ＣＭＯ８集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167226A JPS5870333A (ja) | 1981-10-21 | 1981-10-21 | ダイナミツク型ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167226A JPS5870333A (ja) | 1981-10-21 | 1981-10-21 | ダイナミツク型ｃｍｏｓ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870333A true JPS5870333A (ja) | 1983-04-26 |
Family
ID=15845779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167226A Pending JPS5870333A (ja) | 1981-10-21 | 1981-10-21 | ダイナミツク型ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870333A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948988A (en) * | 1987-07-29 | 1990-08-14 | U.S. Philips Corporation | Power supply control for low voltage I2 L circuits |
| US6970019B2 (en) | 1992-04-14 | 2005-11-29 | Masashi Horiguchi | Semiconductor integrated circuit device having power reduction mechanism |
-
1981
- 1981-10-21 JP JP56167226A patent/JPS5870333A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4948988A (en) * | 1987-07-29 | 1990-08-14 | U.S. Philips Corporation | Power supply control for low voltage I2 L circuits |
| US6970019B2 (en) | 1992-04-14 | 2005-11-29 | Masashi Horiguchi | Semiconductor integrated circuit device having power reduction mechanism |
| US7312640B2 (en) | 1992-04-14 | 2007-12-25 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
| US7750668B2 (en) | 1992-04-14 | 2010-07-06 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
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