JPS60237522A - 論理回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の技術分野 本発明は、論理回路装置に関し、特に、消費電力がクロ
ック周波数に依存する論理回路装置に関する。

（ロ）従来技術と問題点 ＭＯＳプロセスによるマイクロプロセッサ等の内部回路
は素子数を減らす為にダイナミック回路で構成されてい
る。

従って、これ等のレジスタに記憶された情報は常にクロ
ックにより動作させる事によりリフレッシュ動作が行な
われ記憶情報が保持されている。

ところで、マイクロプロセッサは常に動作している必要
は無く、システム構成によっては待機状態が多い場合も
ある為、待機状態では消費電力を減らず為に再起動時に
必要な内部レジスタ情報のみクロック動作させ、他の回
路は停止させる様なスクンハイ機能を持つ素子が存在し
ている。

この既存の素子においては、スタンバイ時のクロックは
通常動作時のクロック周波数を使用している。

ここで、ダイナミック回路についてみると、ダイナミッ
ク回路の消費電力（Ｐ）は動作クロック周波数（ｆ）に
比例する事が知られている。すなわち、 Ｐ＝ｋｆ（ｋ：係数） なる関係が存在する。そして、一般に、マイクロプロセ
ッサについては、スタンバイ時に内部レジスタ情報を保
持させるだけならば必要とするクロック周波数はそのマ
イクロプロセッサが最高の速度で動作する時に必要とす
るクロック周波数の数十分の１程度で良いように設計さ
れている。

したがって、既存の素子においては、動作状態によって
は、必要以上の電力を消費していることになる。

（ハ）発明の目的 本発明は、上記の点を解決しスタンバイ時に自動的にク
ロック周波数を低速に切替える事により低消費電力化を
計る手段を提供することを目的としている。

（ニ）発明の構成 上記目的を達成するために本発明は、少なくとも通常動
作モードとスタンバイモードとを有するとともに、消費
電力がクロック周波数に依存する論理回路装置において
、クロック周波数を低減せしめるクロック制御手段をそ
なえ、スタンバイモード時においては上記クロック制御
手段を制御してクロック周波数を通常動作モード時より
も低減せしめるよう構成したことを特徴とする。

（ホ）発明の実施例 以下、図面により本発明を説明する。

第１図は従来の論理回路装置の１例を示す図であり、図
中、■は半導体素子からなるマイクロプロセッサ、２は
クロック発振器、ＣＬＫはマイクロプロセッサの外部ク
ロック入力端子、ｎはマイクロプロセッサの制御入力端
子である。いま、マイクロプロセッサ−として、良く知
られている８ビツトマイクロプロセツサ（８０Ｃ４９）
　ｔ４１にして説明すると、スタンバイモードへの移行
のためにはＨＡ　Ｌ　Ｔ命令（コード：０１）を実行す
る。これにより、マイクロプロセッサ−は機能を停止し
、低電カスタンバイ状態になる。また、スタンバイ状態
の解除は、ＳＲ端子への立ち下がりエツジを検出するこ
とで、内部のスタンバイ・コントロール回路が起動し、
マイクロプロセンサーは命令の実行を再開する。

第２図は、本発明による１実施例の論理回路装と 置の構成を示す図であり、図中、第１図例同一番号、同
一名称のものは同一のもの、３はカラン先４はセレクタ
、Ｒは抵抗、ＶＣＣは電源、Ｐはマイクロプロセンサー
の出力ボートである。

第２図の動作は以下の通りである。

通常動作時は、カウンタ出力（ｆ）からの高速クロック
がセレクタ人力Ａを通してマイクロブｌ：Ｊ七ソサのク
ロック端子（ＣＬ　Ｋ）に入力され、マイクロプロセッ
サは高速動作を行なっている。

この時、マイクロプロセッサの出力ボート（Ｐ）はＬＯ
Ｗレベルに設定されており、セレクタは入力Ａ、Ｂのう
ちＡが出力される様になっている。

次に、スタンバイモードへの移行時においてはＨＡＬＴ
命令実行により出力ボート（Ｐ）がｌ（ｉｇｈレベルに
なる為、セレクタコントロール端子モＨｉｇｈとなりセ
レクタ入力はＡがらＢに切り換わる。

ここで、Ｂ入力はカウンタによりカウントダウンされた
低速の周波数（ｎ、ｆ　）になっており、以降マイクロ
プロセッサのクロック端子（ＣＬＫ）には周波数ｎｆの
低速クロックが入ることになる。

これ以後、マイクロプロセッサ内のリフレッシュを必要
とする内部レジスタ類は、その保持する情報が失われな
い程度の頻度でリフレッシュされることになる。

なお、カウンタ、セレクタは、ＣＭＯ３等のスタティッ
クな回路で構成すればよい。

（へ）発明の効果 本発明によれば、スタンバイモー１時において論理回路
装置の消費電力を低減させることができ、その経済的効
果は大である。

【図面の簡単な説明】

第１図は従来の論理回路装置の１例を示す図。 第２図は本発明による１実施例の論理回路装置の構成を
示す図である。 図中、１はマイクロプロセッサ、２はクロック発振器、
３はカウンタ、４はセレクタである。 第２図

Claims (3)

【特許請求の範囲】
1. （１）少なくとも通常動作モートとスタンバイモードと
   を有するとともに、消費電力がクロック周波数に依存す
   る論理回路装置において、クロック周波数を通常動作モ
   ード時よりも低減せしめるクロック制御手段をそなえ、
   スタンバイモード時においては上記クロック制御手段を
   制御してクロック周波数を通富動作モード時よりも低減
   せしめるよう構成したことを特徴とする論理回路装置。
2. （２）論理回路部と１　クロック発振器と、該クロック
   発振器より出力される原クロツク信号を低減し周波数の
   より高い第１のクロック信号と該第１のクロック信号よ
   りも周波数の低い第２のクロック信号とを作成するカウ
   ンタ回路と、上記論理回路部からの制御信号にもとづい
   て上記第１または第２のいずれかのクロック信号を当該
   論理回路部へ供給するセレクタ回路とを有することを特
   徴とする特許請求の範囲第（１）項記載の論理回路装置
   。
3. （３）　上記論理回路部は、リフレッシュ動作を必要と
   する内部レジスタ類を含む半導体素子からなることを特
   徴とする特許請求の範囲第（２）項記載の論理回路装置
   。