JPH03227121A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH03227121A JPH03227121A JP2351490A JP2351490A JPH03227121A JP H03227121 A JPH03227121 A JP H03227121A JP 2351490 A JP2351490 A JP 2351490A JP 2351490 A JP2351490 A JP 2351490A JP H03227121 A JPH03227121 A JP H03227121A
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- JP
- Japan
- Prior art keywords
- circuit
- frequency
- clock
- output
- frequency division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000873 masking effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は分周回路に係り、
用される分周回路に関する。
特に半導体装置に使
第3図は従来の分周回路を示すブロック図である。
第3図において、本分周回路は、4段のT型フリップフ
ロップ回路1,2.3.4と、トランスファーゲート7
.8,9.10と、ANDゲート5.6,11,12,
13.14と、インバータ15.16とを備えている。
ロップ回路1,2.3.4と、トランスファーゲート7
.8,9.10と、ANDゲート5.6,11,12,
13.14と、インバータ15.16とを備えている。
インバータ15゜16には、セレクト信号AO,AIが
印加され、フリップフロップ回路1,2,3.4には、
リセッ) (RESET)信号、同期をとるための基本
クロックC1,逆相クロックC2が印加され、T入力、
Q出力の端子を有する。フリップフロップ回路1のT入
力には電源電圧VDDが印加される。トランスファーゲ
ー)7,8,9.10を介して、出力(OUT)が得ら
れる。
印加され、フリップフロップ回路1,2,3.4には、
リセッ) (RESET)信号、同期をとるための基本
クロックC1,逆相クロックC2が印加され、T入力、
Q出力の端子を有する。フリップフロップ回路1のT入
力には電源電圧VDDが印加される。トランスファーゲ
ー)7,8,9.10を介して、出力(OUT)が得ら
れる。
次に第4図のタイミング図も用いて、本回路の動作を説
明する。
明する。
フリップフロップ回路lに、電源電圧VDDを入力する
ことによって、基本クロックC1を2分周した分周クロ
ックAを得ることができる。さらに、フリップフロップ
回路2に分周クロックAを入力することにより、基本ク
ロックC1を4分周した分周クロックBが得られる。さ
らに、分周クロックA及び分周クロックBをANDゲー
ト5で論理ANDを取り、その出力をフリップフロップ
回路3に入力することにより、基本クロックC1を8分
周した分周クロックCを得ることができる。
ことによって、基本クロックC1を2分周した分周クロ
ックAを得ることができる。さらに、フリップフロップ
回路2に分周クロックAを入力することにより、基本ク
ロックC1を4分周した分周クロックBが得られる。さ
らに、分周クロックA及び分周クロックBをANDゲー
ト5で論理ANDを取り、その出力をフリップフロップ
回路3に入力することにより、基本クロックC1を8分
周した分周クロックCを得ることができる。
さらに、ANDゲート5の出力と分周クロックCとをA
NDゲート6で論理ANDを取り、その出力をフリップ
フロップ4に入力することにより、基本クロックC1を
16分周した分周クロックDを得ることができる。ここ
で、セレクト信号AOAlをANDゲート11,12,
13,14てテコードすることにより、分周クロックを
選択できる。これで、第3図の回路はセレクト信号AO
,Alによって分周比を選べる分周回路として働いてい
る。
NDゲート6で論理ANDを取り、その出力をフリップ
フロップ4に入力することにより、基本クロックC1を
16分周した分周クロックDを得ることができる。ここ
で、セレクト信号AOAlをANDゲート11,12,
13,14てテコードすることにより、分周クロックを
選択できる。これで、第3図の回路はセレクト信号AO
,Alによって分周比を選べる分周回路として働いてい
る。
以上説明した従来の分周回路において、セレクト信号A
O,Alに関係なく、たえず全回路動作しているので、
セレクト信号によって選ばれた分周クロックよりも分周
比の大きな分周クロックを作っているT型フリップフロ
ップ回路が動作していて、余分な消費電力を消費する欠
点を有している。そこで本発明の目的は、前記欠点を解
決し、余分な消費電力を消費しないで済むようにした分
周回路を提供することにある。
O,Alに関係なく、たえず全回路動作しているので、
セレクト信号によって選ばれた分周クロックよりも分周
比の大きな分周クロックを作っているT型フリップフロ
ップ回路が動作していて、余分な消費電力を消費する欠
点を有している。そこで本発明の目的は、前記欠点を解
決し、余分な消費電力を消費しないで済むようにした分
周回路を提供することにある。
本発明の構成は、複数のフリップフロップ回路を備え、
セレクト信号により分周比を選ぶようになした分周回路
において、前記セレクタ信号によって選ばれた分周クロ
ックよりも大きな分周比の分周クロックを作っているフ
リップフロップ回路か動作しないように、前記セレクト
信号を使って前記分周クロックをマスクする手段を設け
たことを特徴とする。
セレクト信号により分周比を選ぶようになした分周回路
において、前記セレクタ信号によって選ばれた分周クロ
ックよりも大きな分周比の分周クロックを作っているフ
リップフロップ回路か動作しないように、前記セレクト
信号を使って前記分周クロックをマスクする手段を設け
たことを特徴とする。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例の分周回路を示す回路図であ
る。第1図において、本実施例の分周回路は、第3図の
従来の分周回路を基本回路として、インバータ17.A
NDゲート18を追加している。即ち、ANDゲート1
1の出力を、トランスファーゲート7とインバータ17
とに印加し、インバータ17の出力と、フリップフロッ
プ回路1のQ出力(分周クロックA)とをANDゲート
18に入力し、その出力をフリップフロップ回路2のT
入力に入力している。
る。第1図において、本実施例の分周回路は、第3図の
従来の分周回路を基本回路として、インバータ17.A
NDゲート18を追加している。即ち、ANDゲート1
1の出力を、トランスファーゲート7とインバータ17
とに印加し、インバータ17の出力と、フリップフロッ
プ回路1のQ出力(分周クロックA)とをANDゲート
18に入力し、その出力をフリップフロップ回路2のT
入力に入力している。
本実施例では、セレクト信号AO,Alによって選ばれ
た分周クロックよりも分周比の大きな分周クロックを作
るT型フリップフロップ回路が動作しないようにした分
周回路である。また、第2図(a)に本実施例のタイミ
ンク図を示す。第2図において、 第1図のセレクト信号AO,Alが低(L o w)レ
ベルの時、フリップフロップ回路1に電源電圧VDDの
レベルを入力することによって、基本クロックC1を2
分周した分周クロックAを得ることができる。また、イ
ンバータ17の出力が“Lowなので、ANDゲート1
8の出力はI、0w’ となり、ANDゲー)19.
20も’ L o w ’ となる。このため、フリ
ップフロップ回路2,3.4は、動作しない。
た分周クロックよりも分周比の大きな分周クロックを作
るT型フリップフロップ回路が動作しないようにした分
周回路である。また、第2図(a)に本実施例のタイミ
ンク図を示す。第2図において、 第1図のセレクト信号AO,Alが低(L o w)レ
ベルの時、フリップフロップ回路1に電源電圧VDDの
レベルを入力することによって、基本クロックC1を2
分周した分周クロックAを得ることができる。また、イ
ンバータ17の出力が“Lowなので、ANDゲート1
8の出力はI、0w’ となり、ANDゲー)19.
20も’ L o w ’ となる。このため、フリ
ップフロップ回路2,3.4は、動作しない。
第2図(b)に示すように、セレクト信号AOが高(H
igh)、A1がLow’の時、インバタ17の出力は
HIGH’ となるので、ANDケート18の出力は分
周クロックAと同信号となる。それの出力をフリップフ
ロップ回路2に入力して、基本クロックC1を4分周し
た分周クロックBが得られる。この時、ANDケート1
9゜20は LOW’ となり、フリップフロップ回路
3.4は動作しない。
igh)、A1がLow’の時、インバタ17の出力は
HIGH’ となるので、ANDケート18の出力は分
周クロックAと同信号となる。それの出力をフリップフ
ロップ回路2に入力して、基本クロックC1を4分周し
た分周クロックBが得られる。この時、ANDケート1
9゜20は LOW’ となり、フリップフロップ回路
3.4は動作しない。
第2図(C)に示すように、セレクト信号AOが’Lo
w’ 、AlがHI GH’の時、インバータ17はH
IGH″となり、ANDゲート18の出力は分周クロッ
クAと同信号となる。またANDN−ゲート190力は
セレクト信号AIなので、ANDゲート19の出力は分
周クロックAと分周クロックBとをANDLだ信号とな
る。その出力をフリップフロップ回路3に入力して、基
本クロックC1を8分周した分周クロックCが得られる
。この時、ANDゲート14の出力は“Lowなので、
ANDゲート20の出力はLow’ となり、フリッ
プフロップ4は動作しない。
w’ 、AlがHI GH’の時、インバータ17はH
IGH″となり、ANDゲート18の出力は分周クロッ
クAと同信号となる。またANDN−ゲート190力は
セレクト信号AIなので、ANDゲート19の出力は分
周クロックAと分周クロックBとをANDLだ信号とな
る。その出力をフリップフロップ回路3に入力して、基
本クロックC1を8分周した分周クロックCが得られる
。この時、ANDゲート14の出力は“Lowなので、
ANDゲート20の出力はLow’ となり、フリッ
プフロップ4は動作しない。
第2図(d)に示すようにセレク)信号AO,A1がH
I GH’の時、インバータ7は’HIGH′となり、
セレクト信号A1も“HIGH” なので、フリップフ
ロップ3の出力は基本クロックC1を8分周した分周ク
ロックCとなる。また、ANDゲート14はHI GH
’なので、ANDゲート20の出力はANDゲート19
の出力と分周クロックCとの論理ANDを取ったものと
なり、その出力をフリップフロップ4に入力することに
より、基本クロックC1を16分周した分周クロックD
を得ることができる。前述したように、本実施例によっ
て、セレクト信号で選ばれた分周クロックよりも大きな
分周比の分周クロックを作るフリップフロップ回路の動
作を止めることによって、消費電力の消費を小さくした
分周回路が得られる。
I GH’の時、インバータ7は’HIGH′となり、
セレクト信号A1も“HIGH” なので、フリップフ
ロップ3の出力は基本クロックC1を8分周した分周ク
ロックCとなる。また、ANDゲート14はHI GH
’なので、ANDゲート20の出力はANDゲート19
の出力と分周クロックCとの論理ANDを取ったものと
なり、その出力をフリップフロップ4に入力することに
より、基本クロックC1を16分周した分周クロックD
を得ることができる。前述したように、本実施例によっ
て、セレクト信号で選ばれた分周クロックよりも大きな
分周比の分周クロックを作るフリップフロップ回路の動
作を止めることによって、消費電力の消費を小さくした
分周回路が得られる。
以上は本発明の一実施例であるが、本発明の分周比と異
なった分周回路でもよい。また、セレクト信号の本数が
異なっていても、達成できる。またT型フリップフロッ
プ回路と異なった型の回路でも、達成できる。
なった分周回路でもよい。また、セレクト信号の本数が
異なっていても、達成できる。またT型フリップフロッ
プ回路と異なった型の回路でも、達成できる。
本実施例では、七にクト信号により分周比を選ぶ事がで
きる分周回路において、セレクト信号によって選ばれた
分周波よりも分周比の大きな分周波を作っている分周回
路の動作を止めることができる。
きる分周回路において、セレクト信号によって選ばれた
分周波よりも分周比の大きな分周波を作っている分周回
路の動作を止めることができる。
以上の説明で明かな如く、本発明の分周回路は、セレク
ト信号によって選ばれた分周クロックよりも大きな分局
比の分周クロックを作っているフリップフロップ回路を
動作しないようにできるから、消費電力を少なくすると
いう効果を有する。
ト信号によって選ばれた分周クロックよりも大きな分局
比の分周クロックを作っているフリップフロップ回路を
動作しないようにできるから、消費電力を少なくすると
いう効果を有する。
第1図は本発明の一実施例の分周回路の回路図、第2図
(a)、第2図(b)、第2図(C)、第2図(cl)
はいずれも第1図の動作を示すタイミング図、第3図は
従来の分周回路を示す回路図、第4図は第3図の回路の
タイミング図である。 1.2,3.4・・・・・・T型フリップフロップ回路
、5.6,11,12..13,14,18,19゜2
0・・・・・・ANDゲート、7,8,9.10・・・
・・・トランスファーゲート、15,16.17・・・
・・・インバータ、AO,Al・・・・・・セレクト信
号、RESET・・・・・リセット信号、VDD・・・
・・・電源電圧、OUT・・・・・・分周クロック出力
、CI・・・・・・基本クロック、C2・・・・・・逆
相クロック。
(a)、第2図(b)、第2図(C)、第2図(cl)
はいずれも第1図の動作を示すタイミング図、第3図は
従来の分周回路を示す回路図、第4図は第3図の回路の
タイミング図である。 1.2,3.4・・・・・・T型フリップフロップ回路
、5.6,11,12..13,14,18,19゜2
0・・・・・・ANDゲート、7,8,9.10・・・
・・・トランスファーゲート、15,16.17・・・
・・・インバータ、AO,Al・・・・・・セレクト信
号、RESET・・・・・リセット信号、VDD・・・
・・・電源電圧、OUT・・・・・・分周クロック出力
、CI・・・・・・基本クロック、C2・・・・・・逆
相クロック。
Claims (1)
- 複数のフリップフロップ回路を備え、セレクト信号によ
り分周比を選ぶようになした分周回路において、前記セ
レクタ信号によって選ばれた分周クロックよりも大きな
分周比の分周クロックを作っているフリップフロップ回
路が動作しないように、前記セレクト信号を使って前記
分周クロックをマスクする手段を設けたことを特徴とす
る分周回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2351490A JPH03227121A (ja) | 1990-01-31 | 1990-01-31 | 分周回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2351490A JPH03227121A (ja) | 1990-01-31 | 1990-01-31 | 分周回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03227121A true JPH03227121A (ja) | 1991-10-08 |
Family
ID=12112559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2351490A Pending JPH03227121A (ja) | 1990-01-31 | 1990-01-31 | 分周回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03227121A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002052727A1 (en) * | 2000-12-22 | 2002-07-04 | Koninklijke Philips Electronics N.V. | Frequency divider with reduced power consumption, apparatus based thereon, and method for power efficient frequency divider |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6165527A (ja) * | 1984-09-06 | 1986-04-04 | Nec Corp | 可変バイナリカウンタ |
JPS6318721A (ja) * | 1986-07-11 | 1988-01-26 | Hitachi Ltd | 信号処理回路 |
-
1990
- 1990-01-31 JP JP2351490A patent/JPH03227121A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6165527A (ja) * | 1984-09-06 | 1986-04-04 | Nec Corp | 可変バイナリカウンタ |
JPS6318721A (ja) * | 1986-07-11 | 1988-01-26 | Hitachi Ltd | 信号処理回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002052727A1 (en) * | 2000-12-22 | 2002-07-04 | Koninklijke Philips Electronics N.V. | Frequency divider with reduced power consumption, apparatus based thereon, and method for power efficient frequency divider |
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