JPH05333955A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05333955A JPH05333955A JP4137231A JP13723192A JPH05333955A JP H05333955 A JPH05333955 A JP H05333955A JP 4137231 A JP4137231 A JP 4137231A JP 13723192 A JP13723192 A JP 13723192A JP H05333955 A JPH05333955 A JP H05333955A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- signal
- logic circuit
- reset signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 消費電流を低減する。
【構成】 分周回路２にリセット信号３が入力した状態
で、分周回路２へのリセット信号３を論理回路１に入力
して論理回路１の駆動を停止させ、論理回路１で消費さ
れる電流を低減する。
で、分周回路２へのリセット信号３を論理回路１に入力
して論理回路１の駆動を停止させ、論理回路１で消費さ
れる電流を低減する。
Description
【０００１】
【産業上の利用分野】本発明は、低消費電流を実現する
半導体集積回路に関する。
半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路には、図３に示すように
分周回路２と、論理回路１とを組込んだものがある。
分周回路２と、論理回路１とを組込んだものがある。
【０００３】従来、この種の半導体集積回路では、図３
に示すようにリセット信号３は、分周回路２のみに入力
されており、リセット状態において分周回路２は停止し
ているが、分周回路２にクロックを入力する論理回路１
は、リセット信号３とは関係なく、クロックが入り続け
る限り動作している。
に示すようにリセット信号３は、分周回路２のみに入力
されており、リセット状態において分周回路２は停止し
ているが、分周回路２にクロックを入力する論理回路１
は、リセット信号３とは関係なく、クロックが入り続け
る限り動作している。
【０００４】
【発明が解決しようとする課題】図３に示すように従来
の構成では、リセット信号に関係なく、クロック用の論
理回路１が動作しているため、論理回路１で電流を消費
する。
の構成では、リセット信号に関係なく、クロック用の論
理回路１が動作しているため、論理回路１で電流を消費
する。
【０００５】低消費電流を実現するためには、リセット
信号３で分周回路２が停止している状態では、分周回路
２のクロックを作成する論理回路１がクロックによって
動作していることは不要であり、その分、消費電流が増
加するという問題がある。
信号３で分周回路２が停止している状態では、分周回路
２のクロックを作成する論理回路１がクロックによって
動作していることは不要であり、その分、消費電流が増
加するという問題がある。
【０００６】本発明の目的は、分周回路の停止状態にお
けるクロック出力用論理回路の駆動を停止させるように
した半導体集積回路を提供することにある。
けるクロック出力用論理回路の駆動を停止させるように
した半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路は、分周回路と、論理
回路とを有する半導体集積回路であって、分周回路は、
入力されたクロックを分周するものであり、リセット信
号によりリセットされ、論理回路は、分周回路にクロッ
クを出力するものであり、分周回路のリセット信号、或
いは外部からのクロック停止用信号の入力によりクロッ
ク出力を停止するものである。
め、本発明に係る半導体集積回路は、分周回路と、論理
回路とを有する半導体集積回路であって、分周回路は、
入力されたクロックを分周するものであり、リセット信
号によりリセットされ、論理回路は、分周回路にクロッ
クを出力するものであり、分周回路のリセット信号、或
いは外部からのクロック停止用信号の入力によりクロッ
ク出力を停止するものである。
【０００８】
【作用】組をなす分周回路と論理回路とのうち、分周回
路がリセット信号により停止した場合、分周回路に入力
するリセット信号或いは外部からのクロック停止用信号
に基いてクロック出力用の論理回路を停止させる。
路がリセット信号により停止した場合、分周回路に入力
するリセット信号或いは外部からのクロック停止用信号
に基いてクロック出力用の論理回路を停止させる。
【０００９】
【実施例】以下、本発明の実施例を図により説明する。
【００１０】（実施例１）図１は、本発明の実施例１を
示すブロック図である。
示すブロック図である。
【００１１】図１において、本発明は、分周回路２と、
論理回路１とを有している。
論理回路１とを有している。
【００１２】分周回路２は、入力信号を分周するもので
あり、リセット信号３の入力により駆動を停止するもの
である。
あり、リセット信号３の入力により駆動を停止するもの
である。
【００１３】論理回路１は、分周回路２にクロックを入
力するものであり、２個のＮＯＴ回路を直列接続したク
ロックドインバータ構成としたものである。２個のＮＯ
Ｔ回路には、それぞれリセット信号３が入力する。
力するものであり、２個のＮＯＴ回路を直列接続したク
ロックドインバータ構成としたものである。２個のＮＯ
Ｔ回路には、それぞれリセット信号３が入力する。
【００１４】したがって、論理回路１は、クロック信号
４に基いて動作し、クロックを分周回路２に入力する。
４に基いて動作し、クロックを分周回路２に入力する。
【００１５】分周回路２は、論理回路１からのクロック
信号を分周して出力する。
信号を分周して出力する。
【００１６】ここで、分周回路２は、リセット信号３が
入力すると、動作を停止する。一方、リセット信号３が
論理回路１に入力すると、リセット状態で動作を停止す
る。つまり、クロック信号４が変化しても、論理回路１
は動作しない。したがって、消費電流を抑えることがで
きる。
入力すると、動作を停止する。一方、リセット信号３が
論理回路１に入力すると、リセット状態で動作を停止す
る。つまり、クロック信号４が変化しても、論理回路１
は動作しない。したがって、消費電流を抑えることがで
きる。
【００１７】（実施例２）図２は、本発明の実施例２を
示すブロック図である。
示すブロック図である。
【００１８】図２において、本実施例は、論理回路１が
ＮＡＮＤ回路とＮＯＴ回路との組合せからなり、ＮＡＮ
Ｄ回路の入力端にクロック信号４とクロック停止用信号
５とが入力し、論理回路１が駆動を停止するようにした
ものである。クロック停止用信号５は、リセット信号３
と独立している。
ＮＡＮＤ回路とＮＯＴ回路との組合せからなり、ＮＡＮ
Ｄ回路の入力端にクロック信号４とクロック停止用信号
５とが入力し、論理回路１が駆動を停止するようにした
ものである。クロック停止用信号５は、リセット信号３
と独立している。
【００１９】これにより、論理回路１のＮＡＮＤ回路に
クロック停止用信号５が入力した時点で、論理回路１の
駆動が停止され、クロック信号４の出力が停止される。
クロック停止用信号５が入力した時点で、論理回路１の
駆動が停止され、クロック信号４の出力が停止される。
【００２０】
【発明の効果】以上説明したように本発明は、分周回路
にクロックを入力する論理回路をリセット信号又は外部
からのクロック停止用信号に基いて駆動停止させるた
め、分周回路がリセット状態で論理回路が駆動を停止す
ることとなり、消費する電流を低減できるという効果を
有する。
にクロックを入力する論理回路をリセット信号又は外部
からのクロック停止用信号に基いて駆動停止させるた
め、分周回路がリセット状態で論理回路が駆動を停止す
ることとなり、消費する電流を低減できるという効果を
有する。
【図１】本発明の実施例１を示すブロック図である。
【図２】本発明の実施例２を示すブロック図である。
【図３】従来例を示すブロック図である。
１ 論理回路 ２ 分周回路 ３ リセット信号 ４ クロック信号 ５ クロック停止用信号
Claims (1)
- 【請求項１】 分周回路と、論理回路とを有する半導体
集積回路であって、 分周回路は、入力されたクロックを分周するものであ
り、リセット信号によりリセットされ、 論理回路は、分周回路にクロックを出力するものであ
り、分周回路のリセット信号、或いは外部からのクロッ
ク停止用信号の入力によりクロック出力を停止するもの
であることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137231A JPH05333955A (ja) | 1992-05-28 | 1992-05-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137231A JPH05333955A (ja) | 1992-05-28 | 1992-05-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05333955A true JPH05333955A (ja) | 1993-12-17 |
Family
ID=15193852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4137231A Pending JPH05333955A (ja) | 1992-05-28 | 1992-05-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05333955A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154709A (ja) * | 1984-01-25 | 1985-08-14 | Toshiba Corp | クロツク信号発生回路 |
| JPS62191910A (ja) * | 1986-02-18 | 1987-08-22 | Nec Corp | クロツク制御方式 |
| JPH04105108A (ja) * | 1990-08-24 | 1992-04-07 | Nec Corp | クロック発生回路 |
-
1992
- 1992-05-28 JP JP4137231A patent/JPH05333955A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154709A (ja) * | 1984-01-25 | 1985-08-14 | Toshiba Corp | クロツク信号発生回路 |
| JPS62191910A (ja) * | 1986-02-18 | 1987-08-22 | Nec Corp | クロツク制御方式 |
| JPH04105108A (ja) * | 1990-08-24 | 1992-04-07 | Nec Corp | クロック発生回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08250983A (ja) | フィードバック・ラッチおよびその方法 | |
| JPH05333955A (ja) | 半導体集積回路 | |
| JPH05211432A (ja) | データ出力回路および半導体集積回路 | |
| JP2000293504A (ja) | 半導体装置 | |
| JPH0722245B2 (ja) | 発振回路 | |
| JPS59195726A (ja) | マイクロコンピユ−タ | |
| JPH0548968B2 (ja) | ||
| JPH0541638A (ja) | セツトリセツト型フリツプフロツプ回路 | |
| JPH11160398A (ja) | 半導体集積回路 | |
| JPH04296918A (ja) | 半導体集積回路装置 | |
| JPH0946228A (ja) | Ａ／ｄコンバータ内蔵集積回路装置 | |
| JPS63318815A (ja) | 他電源からの電流流入防止回路を備えたｃ−ｍｏｓ構造の集積回路 | |
| JP2003256068A (ja) | クロック制御システム | |
| JPH11145788A (ja) | フリップフロップ装置および半導体装置 | |
| JPH03227121A (ja) | 分周回路 | |
| JPH0262797A (ja) | ダイナミック形シフトレジスタ | |
| JPH02130020A (ja) | 遅延回路 | |
| JPH02301219A (ja) | 出力バッファ回路 | |
| JPH0946221A (ja) | 電子機器 | |
| JPH0254617A (ja) | 入出力バッファ回路 | |
| JPH0223703A (ja) | 発振制御回路 | |
| JPH06276063A (ja) | ラッチ回路 | |
| JPH0574134A (ja) | メモリーカード | |
| JPH05268072A (ja) | 発振回路 | |
| JPS60237522A (ja) | 論理回路装置 |