JPS59195726A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS59195726A JPS59195726A JP58070664A JP7066483A JPS59195726A JP S59195726 A JPS59195726 A JP S59195726A JP 58070664 A JP58070664 A JP 58070664A JP 7066483 A JP7066483 A JP 7066483A JP S59195726 A JPS59195726 A JP S59195726A
- Authority
- JP
- Japan
- Prior art keywords
- oscillation circuit
- output
- low
- microcomputer
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 58
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000013078 crystal Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000004378 air conditioning Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
囚 発明の技術分野
本発明は、マイクロコンピータ、特に高周波発振回路と
低周波発振回路とを内蔵せしめたマイクロコンピータに
関するものである。
低周波発振回路とを内蔵せしめたマイクロコンピータに
関するものである。
（Ｂ） 技術の背景と問題点
一般に、ＣＭＯ８マイクロコンピュータ等においては２
通常動作時には正確な高周波数で動作し。
通常動作時には正確な高周波数で動作し。
スタンバイ時には極力消費電力を低減させるために低周
波数で動作することが要求される場合がある。
波数で動作することが要求される場合がある。
たとえば、夜間に空調設備のみをマイクロコンピュータ
で制御したいような場合、複雑な演算機能等を用いるこ
とは不必要であり、したがって低消費電力モードでの使
用が可能となる。このような場合、主電源をオフにして
バッテリーの電源等を用いることができるが、消費電力
を抑えるためにマイクロコンピュータを低周波数で動作
させることが必要となる。特に、０ＭＯ８の消費電力は
周波数に比例するからである。
で制御したいような場合、複雑な演算機能等を用いるこ
とは不必要であり、したがって低消費電力モードでの使
用が可能となる。このような場合、主電源をオフにして
バッテリーの電源等を用いることができるが、消費電力
を抑えるためにマイクロコンピュータを低周波数で動作
させることが必要となる。特に、０ＭＯ８の消費電力は
周波数に比例するからである。
（Ｃ） 発明の目的
本発明の目的は、前述のような要求を満たす高周波発振
器と低周波発振器とを具えるマイクロコンビュータを提
供することにある。
器と低周波発振器とを具えるマイクロコンビュータを提
供することにある。
（Ｄ） 発明の構成
そしてそのため２本発明のマイクロコンピュータは第１
の発振回路と、第１の発振回路よりも低い周波数のクロ
ック信号を出力する第２の発振回路と１通常動作時には
前記第１の発振回路を動作させて第１のクロック信号を
取出すようにしかつスタンバイ時には前記第１の発振回
路を停止させ前記第２の発振回路から前記第１のクロッ
ク信号よりも低い周波数のクロック信号を取出すよう圧
制御する出力制御回路とを同一の半導体チップ内に設げ
、マイクロコンピュータのスタンバイ時ニおける消費電
力を低減し得るようＫしたことを特徴としている。
の発振回路と、第１の発振回路よりも低い周波数のクロ
ック信号を出力する第２の発振回路と１通常動作時には
前記第１の発振回路を動作させて第１のクロック信号を
取出すようにしかつスタンバイ時には前記第１の発振回
路を停止させ前記第２の発振回路から前記第１のクロッ
ク信号よりも低い周波数のクロック信号を取出すよう圧
制御する出力制御回路とを同一の半導体チップ内に設げ
、マイクロコンピュータのスタンバイ時ニおける消費電
力を低減し得るようＫしたことを特徴としている。
（ト）発明の実施例
以下９本発明を図面に基いて説明する。図は。
本発明マイクロコンピュータの一実施例を示す。
図中、１のブロックはＣＲ発振回路またはリング発振回
路のような低周波発振回路、２は水晶振動子を用いる高
周波発振回路、３はこれら発振回路の出力を制御する出
力制御回路である。低周波発振回路１と、高周波発振回
路２の一部と、出方制御回路３とは同一チップ４に形成
されている。
路のような低周波発振回路、２は水晶振動子を用いる高
周波発振回路、３はこれら発振回路の出力を制御する出
力制御回路である。低周波発振回路１と、高周波発振回
路２の一部と、出方制御回路３とは同一チップ４に形成
されている。
尚、ＴＩ、Ｔ２はＨチャネルＭＯ８）ランジスタであり
、Ｔ３はＰチャネルＭＯ８）ランジスタである。
、Ｔ３はＰチャネルＭＯ８）ランジスタである。
高周波発振回路２は、コルピッツ形の発振回路であって
、増幅器５と、この増幅器の入力端子６と出力端子７と
の間に設けられた帰還抵抗Ｒと。
、増幅器５と、この増幅器の入力端子６と出力端子７と
の間に設けられた帰還抵抗Ｒと。
チップの端子８および９を経てチップ４に外付けされた
水晶振動子１０と、この水晶振動子の固有振動周波数を
発振周波数に適合させるための負荷容量Ｃ１および０２
によって構成されている。増幅器５０入力端子６と端子
８との間、および増幅器の出力端子７と端子９との間に
は、たとえばＭＯＳ）ランジスタＴ１およびＴ２をそれ
ぞれ設け。
水晶振動子１０と、この水晶振動子の固有振動周波数を
発振周波数に適合させるための負荷容量Ｃ１および０２
によって構成されている。増幅器５０入力端子６と端子
８との間、および増幅器の出力端子７と端子９との間に
は、たとえばＭＯＳ）ランジスタＴ１およびＴ２をそれ
ぞれ設け。
これらトランジスタをオン・オフさせることによって高
周波発振回路２の動作を開始あるいは停止させる。
周波発振回路２の動作を開始あるいは停止させる。
低周波発振回路１および高周波発振回路２の出力を制御
する出力制御回路３は、３個のＮＡＮＤゲートＧｌ、Ｇ
２．Ｇ３と、１個のインバータ１１とから構成されてい
る。低周波発振回路１はＮＡＮＤゲー）Ｇｌの一方の入
力端子に接続され、このゲー）Ｇｌの他方の入力端子は
発振制御端子１２に接続されている。また、この発振制
御端子は。
する出力制御回路３は、３個のＮＡＮＤゲートＧｌ、Ｇ
２．Ｇ３と、１個のインバータ１１とから構成されてい
る。低周波発振回路１はＮＡＮＤゲー）Ｇｌの一方の入
力端子に接続され、このゲー）Ｇｌの他方の入力端子は
発振制御端子１２に接続されている。また、この発振制
御端子は。
インバータ１１を経て、高周波発振回路２のトランジス
タＴ１およびＴ２のゲート電極に共に接続されている。
タＴ１およびＴ２のゲート電極に共に接続されている。
インバータ１１の出力端子を、またＮＡＮＤゲー）Ｇ２
の一方の入力端子に接続する。このゲー）Ｇ２の他方の
入力端子を、高周波発振回路２の出力端子７に接続する
。ＮＡＮＤゲー）ＧｌおよびＧ２の出力端子を、ＮＡＮ
Ｄゲー）Ｇ３の入力端子にそれぞれ接続する。このゲー
）Ｇ３の出力端子は、クロック端子を構成する。
の一方の入力端子に接続する。このゲー）Ｇ２の他方の
入力端子を、高周波発振回路２の出力端子７に接続する
。ＮＡＮＤゲー）ＧｌおよびＧ２の出力端子を、ＮＡＮ
Ｄゲー）Ｇ３の入力端子にそれぞれ接続する。このゲー
）Ｇ３の出力端子は、クロック端子を構成する。
チップ４には、その他の素子も形成されているが本発明
には直接関係しないので図面には省略している。
には直接関係しないので図面には省略している。
以上のような構成のマイクロコンピュータにおいて２通
常動作時釦は出力制御回路３の発振制御端子１２をロー
（ｌｏｗ）レベルにする。インバータ１１の出力がハイ
（ｈｉｇｈ）レベルとなる結果、高周波発振回路２のト
ランジスタＴ１およびＴ２がオンし、Ｔ３がオフして水
晶振動子１０が増幅器５に接続され発振を開始する。
常動作時釦は出力制御回路３の発振制御端子１２をロー
（ｌｏｗ）レベルにする。インバータ１１の出力がハイ
（ｈｉｇｈ）レベルとなる結果、高周波発振回路２のト
ランジスタＴ１およびＴ２がオンし、Ｔ３がオフして水
晶振動子１０が増幅器５に接続され発振を開始する。
ＮＡＮＤグー）Ｇ２の一方の入力端子は、インバータ１
１を介してハイレベルにあるから、高周波発振回路２か
らの高周波発振信号は、ＮＡＮＤゲー）Ｇ２の出力端子
に高速クロックとして取出される。他方、ＮＡＮＤゲー
）Ｇｌの一方の入力端子は発振制御端子１２を介してロ
ーレベルとなっているから、このゲートＧ１の出力端子
はハイレベルにあり、ＮＡＮＤゲー）Ｇ３の一方の入力
端子はハイレベルとなるから、このゲートＧ３はＮＡＮ
Ｄゲー）Ｇ２からの高速クロックを通過させる。
１を介してハイレベルにあるから、高周波発振回路２か
らの高周波発振信号は、ＮＡＮＤゲー）Ｇ２の出力端子
に高速クロックとして取出される。他方、ＮＡＮＤゲー
）Ｇｌの一方の入力端子は発振制御端子１２を介してロ
ーレベルとなっているから、このゲートＧ１の出力端子
はハイレベルにあり、ＮＡＮＤゲー）Ｇ３の一方の入力
端子はハイレベルとなるから、このゲートＧ３はＮＡＮ
Ｄゲー）Ｇ２からの高速クロックを通過させる。
通常動作時にも、低周波発振回路１は動作しており、低
周波発振信号を発生しているが、この信号はＮＡＮＤゲ
ートＧ１によって阻止されている。
周波発振信号を発生しているが、この信号はＮＡＮＤゲ
ートＧ１によって阻止されている。
一方、スタンバイ時には出力制御回路３の発振制御端子
１２をハイレベルにする。インバータ１１の出力がロー
レベルとなる結果、高周波発振回路２のトランジスタＴ
１およびＴ２がオフされ、水晶振動子１０が増幅器５か
ら切離され発振は停止される。またＴ３はオンするので
インバータ１１の出力はローレベルに固定される。
１２をハイレベルにする。インバータ１１の出力がロー
レベルとなる結果、高周波発振回路２のトランジスタＴ
１およびＴ２がオフされ、水晶振動子１０が増幅器５か
ら切離され発振は停止される。またＴ３はオンするので
インバータ１１の出力はローレベルに固定される。
ＮＡＮＤゲートＧ１の一方の入力は９発振制御端子１２
を介してハイレベルにあるから、低周波発振回路１から
の低周波発振信号は、ＮＡＮＤゲートＧ１の出力端子に
低速クロックとして取出される。
を介してハイレベルにあるから、低周波発振回路１から
の低周波発振信号は、ＮＡＮＤゲートＧ１の出力端子に
低速クロックとして取出される。
他方、ＮＡＮＤゲー）Ｇ２の一方の入力はインバータ１
１を介してローレベルとなっているから、このゲー）Ｇ
２の出力はハイレベルとなり、したがってＮＡＮＤゲー
）Ｇ３の一方の入力端子はハイレベルとなるから、この
ゲー）Ｇ３はＮＡＮＤゲートＧ１からの低速クロックを
通過させる。
１を介してローレベルとなっているから、このゲー）Ｇ
２の出力はハイレベルとなり、したがってＮＡＮＤゲー
）Ｇ３の一方の入力端子はハイレベルとなるから、この
ゲー）Ｇ３はＮＡＮＤゲートＧ１からの低速クロックを
通過させる。
（Ｆ′）発明の詳細
な説明したように１本発明マイクロコンピ−タによれば
、特にスタンバイ時には低周波発振回路を使用するので
マイクロコンピュータのスタンバイ時における消費電力
は非常圧低減することができる。さらＫは、スタンバイ
時には高周波発振回路自体の動作を停止せしめるので、
スタンバイ時における高周波発振回路での消費電力は無
くなり、その結果マイクロコンピュータの消費電力をさ
らに低減することが可能となる。
、特にスタンバイ時には低周波発振回路を使用するので
マイクロコンピュータのスタンバイ時における消費電力
は非常圧低減することができる。さらＫは、スタンバイ
時には高周波発振回路自体の動作を停止せしめるので、
スタンバイ時における高周波発振回路での消費電力は無
くなり、その結果マイクロコンピュータの消費電力をさ
らに低減することが可能となる。
また、低周波発振回路をチップに対して外付けするとと
なく、チップ内に形成しているので、チップの端子を低
周波発振回路のために用いる必要がなく、チップ端子の
利用という面からも利点が得られることとなる。
なく、チップ内に形成しているので、チップの端子を低
周波発振回路のために用いる必要がなく、チップ端子の
利用という面からも利点が得られることとなる。
図は本発明マイクロコンピュータの一実施例を示す回路
図である。 図中、１は低周波発振回路、２は高周波発振回路、３は
出力制御回路、４はチップ、５は増幅器。 ８および９はチップの端子、１０は水晶振動子。 １１はインバータ、１２は発振制御端子、Ｒは帰還抵抗
、ＣＩおよびＣ２は負荷容量、Ｇ１．Ｇ２およびＧ３は
ＮＡＮＤゲート、ＴＩおよびＴ２はＭＯＳトランジスタ
をそれぞれ示す。
図である。 図中、１は低周波発振回路、２は高周波発振回路、３は
出力制御回路、４はチップ、５は増幅器。 ８および９はチップの端子、１０は水晶振動子。 １１はインバータ、１２は発振制御端子、Ｒは帰還抵抗
、ＣＩおよびＣ２は負荷容量、Ｇ１．Ｇ２およびＧ３は
ＮＡＮＤゲート、ＴＩおよびＴ２はＭＯＳトランジスタ
をそれぞれ示す。
Claims (1)
- １、第１の発振回路と、第１の発振回路よりも低い周波
数のクロック信号を出力する第２の発振回路と２通常動
作時には前記第１の発振回路を動作させて第１のクロッ
ク信号を取出すようにしかつスタンバイ時には前記第１
の発振回路を停止させ前記第２の発振回路から前記第１
のクロック信号よりも低い周波数のクロック信号を取出
すように制御する出力制御回路とを同一の半導体チップ
内に設け、マイクロコンピュータのスタンバイ時におけ
る消費電力を低減し得るよう圧したことを特徴とするマ
イクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58070664A JPS59195726A (ja) | 1983-04-21 | 1983-04-21 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58070664A JPS59195726A (ja) | 1983-04-21 | 1983-04-21 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59195726A true JPS59195726A (ja) | 1984-11-06 |
Family
ID=13438154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58070664A Pending JPS59195726A (ja) | 1983-04-21 | 1983-04-21 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59195726A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128312A (ja) * | 1984-11-28 | 1986-06-16 | Toshiba Corp | 演算処理装置 |
| JPH021006A (ja) * | 1988-03-01 | 1990-01-05 | Nec Corp | マイクロコンピュータ |
| JPH0745072A (ja) * | 1993-07-24 | 1995-02-14 | Nec Corp | 自己リフレッシュ機能内蔵半導体集積回路装置 |
| JP2020071604A (ja) * | 2018-10-30 | 2020-05-07 | 株式会社日立製作所 | クロック生成回路、半導体集積回路、及び、同半導体集積回路を備えた装置 |
-
1983
- 1983-04-21 JP JP58070664A patent/JPS59195726A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128312A (ja) * | 1984-11-28 | 1986-06-16 | Toshiba Corp | 演算処理装置 |
| JPH021006A (ja) * | 1988-03-01 | 1990-01-05 | Nec Corp | マイクロコンピュータ |
| JPH0745072A (ja) * | 1993-07-24 | 1995-02-14 | Nec Corp | 自己リフレッシュ機能内蔵半導体集積回路装置 |
| JP2020071604A (ja) * | 2018-10-30 | 2020-05-07 | 株式会社日立製作所 | クロック生成回路、半導体集積回路、及び、同半導体集積回路を備えた装置 |
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