JPH06161596A

JPH06161596A - 発振回路

Info

Publication number: JPH06161596A
Application number: JP4335008A
Authority: JP
Inventors: Toyokatsu Nakajima; 豊勝中島
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-11-19
Filing date: 1992-11-19
Publication date: 1994-06-07

Abstract

(57)【要約】【目的】外部クロックをクロック入力端子に接続して
発振させる場合、クロック出力端子の寄生容量に依存せ
ず、常に安定な発振を得ることを目的とする。【構成】クロック入力端子１とクロック出力端子２と
の間に発振用インバータ３を内蔵し、端子１，２間に帰
還抵抗１４と水晶発振子１５とを外付して発振回路を構
成する発振回路において、外部クロック入力専用インバ
ータ４を設け、外部クロックで使用する時は本インバー
タ４で内部クロック８を生成し、発振用インバータ３の
出力は使用しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は発振回路に関し、特に
集積回路に内蔵される発振回路に関するものである。

【０００２】

【従来の技術】図５は従来の発振回路を示す図である。
図において、１はクロック入力端子、２はクロック出力
端子である。３は発振回路用インバータである。７は発
振回路用インバータ３の出力に接続されたインバータ、
９はその発振出力である内部クロック信号である。

【０００３】次に動作について図８を用いて説明する。
通常は、クロック入力端子１とクロック出力端子２との
間に図８に示すように、帰還抵抗１４と、水晶発振子ま
たはセラミック発振子１５、あるいはＣＲ発振回路等を
外付けしてこれらと発振回路用インバータ３とで発振回
路を形成し、インバータ３の出力に安定な発振出力を得
る。

【０００４】ところで、アプリケーションによっては、
クロック入力端子１から外部クロックを入力することが
ある。また、メーカの出荷検査においても、集積回路と
ＬＳＩテスタとの間で同期をとる必要があるため、クロ
ック入力端子１から外部クロックを入力した状態で試験
を行う。

【０００５】一般にＭＣＵ（マイクロコントローラユニ
ット）はテスト時の観測性，制御性を向上させるために
種々のテストモードを内蔵している。例えば、 (1) バスフリーモードこれは、ＣＰＵと周辺モジュールとを切離し、テスタか
ら直接周辺モジュールをテストできるようにするモード
である， (2) アナログ回路の分離モードこれは、ＡＤ変換器等のようにアナログ回路とディジタ
ル回路とが一体となったものに関して、アナログ回路と
ディジタル回路を独立にテストできるようにし、制御性
を向上させるモードである，等である。そして、ＭＣＵはこれらのテストモードに入
る（エントリーする）ための手段をもっている。エント
リー方法は外部端子によるものと、レジスタを使用する
のものと２種類がある。

【０００６】(a) 外部端子による設定方法図９に示すように、ＭＣＵ２０の外部に設けた外部テス
ト端子２１で設定する場合は、テストピン２１の状態を
通常のモードで“０”、テストモードで“１”とするこ
とにより、エントリーを行うことができる。しかるに、
この方法は、テストモードのときのみ外部クロック回路
を切り換えるものであるため、テスト時にその他の各種
条件をユーザ側で設定することはできず、ユーザは使用
できない場合もある。

【０００７】(a) レジスタによる設定方法図１０に示すように、ＣＰＵ２２に対しシステムバス２
３を介して設けたレジスタ２４にテストモード信号２５
を設定し、ＣＰＵ２２のある動作状態において、該レジ
スタ２４から上記テストモード信号２５を出力すること
によってテストモードの切換を行う場合もあるが、この
場合はモードを切り換える前もＣＰＵ２２は動く必要が
あるため、クロックの切換等に、ＣＰＵ２２等のシステ
ムの中心的な部分を使うのはあまり好ましくない。

【０００８】図６に発振用インバータにＮＡＮＤ回路を
使用した、従来の他の発振回路を示す。図において、１
１は発振用インバータに使用したＮＡＮＤ回路、１３は
上記ＮＡＮＤ回路１１の動作を停止させるためのストッ
プ信号である。マイクロコンピュータに内蔵される発振
回路には、図６の構成になる発振回路を用いる場合が多
い。これはストップ命令１３でＮＡＮＤ回路１１と外付
部品による発振を停止させることにより、消費電力の低
減を図ることができるようにしたものである。

【０００９】

【発明が解決しようとする課題】従来の発振回路は以上
のように構成されているので、外部クロックをクロック
入力端子１に入力して使用する場合、即ち外付の水晶発
振子等を使用しない場合、クロック出力端子２に付く寄
生容量によって発振が不安定になることがあった。これ
を図７に示す。図７において、Ｘin入力は、クロック入
力端子１の入力、Ｘout 出力は、クロック出力端子２の
出力であり、Ｘin端子１の入力は、矩形形状に近い波形
であっても、Ｘout 端子２に付く寄生容量によってＸou
t 端子２の出力は波形がなまり、１／２Ｖcc（Ｖccは電
源電圧）付近でスイングする。このような状態では電源
に乗る微少なノイズによってもクロックのデューティが
変化し、該発振回路を内蔵する半導体集積回路が誤動作
を起こす原因であった。ここで、Ｘout 端子の波形のな
まりは、Ｖccが低いほど起こりやすく、また、スイング
する電圧レベルは、動作周波数が高いほど、この場合Ｈ
ｉｇｈ状態からＬｏｗ状態への変化が早いことによって
小さいものであった。そして、このようにスイングする
電圧レベルが低いと、該電圧レベルが、例えば約１／２
Ｖccに設定されているインバータ７のしきい値を越える
ことができないことによって、Ｘout 端子２には発振出
力が出ていてもインバータ７の出力には発振出力が現れ
ないという状態が生じることとなり、回路のマージンが
大きく低下するものであった。

【００１０】この発明は上記のような問題点を解消する
ためになされたもので、クロック入力端子に外部クロッ
クを入力して使用する場合でも、クロック出力端子の寄
生容量によらず、常に安定した発振を得ることのできる
発振回路を提供することを目的としている。

【００１１】

【課題を解決するための手段】この発明に係る発振回路
は、発振用インバータに加えて、外部クロック入力によ
って動作させる場合のための専用の外部クロック発振用
の素子を設けたものである。

【００１２】また、上記外部クロック発振用の素子をイ
ンバータで構成し、発振用インバータと上記外部クロッ
ク発振用のインバータの出力のいずれかをテストモード
信号に応じて出力するようにしたものである。

【００１３】また、上記発振用インバータに代えてＮＡ
ＮＤ回路を用い、かつ上記外部クロック発振用素子をＮ
ＡＮＤ回路で構成し、そのいずれか一方のＮＡＮＤ型発
振回路のみがテストモード信号に応じて選択され、発振
出力を出力するようにしたものである。

【００１４】また、上記発振用の素子と上記外部クロッ
ク発振用素子との切換を、外部端子よりの入力で行うよ
うにしたものである。

【００１５】

【作用】この発明における発振回路では、外部クロック
で使用する場合に専用の発振用の素子を設けたから、ク
ロック出力端子の寄生容量によらず、常に安定した発振
を得ることができる。

【００１６】

【実施例】

実施例１．図１はこの発明の一実施例による発振回路を
示し、図において、１はクロック入力端子、２はクロッ
ク出力端子、３は発振用インバータである。４は該発振
用インバータ３と並列に設けられた外部クロック入力に
よる発振のための専用のインバータ、５はテストモード
信号、６ａ，６ｂはＡＮＤ回路、７はインバータ、８は
ＯＲ回路、９は発振出力である内部クロック信号であ
る。

【００１７】テストモード信号５は、メーカの出荷検査
実施時のモードを指定するためのものであり、出荷検査
時に“１”となり、ユーザが使用する時は“０”とな
る。テストモード信号５が“０”の時は、発振用インバ
ータ３の出力が、ＡＮＤ回路６ｂ，ＯＲ回路８を経て選
択されて、内部クロック信号９を生成する。従って、従
来と全く同じ動作をする。

【００１８】テストモード信号５が“１”の時は、外部
クロック入力専用インバータ４の出力がＡＮＤ回路６
ａ，ＯＲ回路８を経て選択され、内部クロック信号９を
生成する。外部クロック入力専用インバータ４はクロッ
ク出力端子２と接続していないため、クロック出力端子
２の寄生容量がこれに付くことはなく、安定した発振を
得ることが可能である。

【００１９】なお上記実施例では、発振用インバータ３
と外部クロック入力専用インバータ４との切替を、ＡＮ
Ｄ回路６ａ，６ｂとＯＲ回路８で行うものを示したが、
同様の機能を実現できるものであれば、どんな回路でも
よく、上記の構成に限定されるものではない。また、テ
ストモード信号５に関しても同様の目的で使用される信
号であればどのようなものでもよい。

【００２０】実施例２．図２は本発明の第２の実施例に
よる発振回路を示し、図において、１０は外部クロック
モード端子である。この外部クロックモード端子１０
は、図１のテストモード信号５と同じ働きをするもので
あるが、本実施例２はこれを外部端子として設けたもの
であり、ユーザが外部クロックをクロック入力端子１に
入力して使用する場合、外部クロックモード端子１０を
“１”にすることにより、発振出力９に、安定な発振を
得ることが可能になる。また、上記実施例１と同様に、
本実施例２の回路構成は上記の構成に限定されるもので
はない。

【００２１】実施例３．図３は本発明の第３の実施例に
よる発振回路を示し、図において、１１は発振用ＮＡＮ
Ｄ回路、１２は外部クロック入力専用ＮＡＮＤ回路、１
３はストップ信号である。

【００２２】本実施例３は、図６の従来例に対応した実
施例であり、もともとストップ命令１３での発振停止機
能を有するＬＳＩの場合には、本実施例３のようにテス
トモード信号５とストップ信号１３とをＮＡＮＤ回路６
ａ，６ｂにより相互にゲーティングすることにより、図
のように発振回路１１，１２の前段で発振回路を選択す
ることが可能となる。また、このように、発振回路１
１，１２の前段で必要とする発振回路を選択することに
より、他方の発振回路を非動作状態とするので、発振回
路を二重化したことによる電力消費も全くなくすことが
できる。

【００２３】なお本実施例では、発振用ＮＡＮＤ回路１
１と外部クロック入力専用ＮＡＮＤ回路１２とを切り替
える部分はＮＡＮＤ回路１８で構成しているが、これは
同様の機能を実現できる回路であれば任意のものを使用
できる。

【００２４】実施例４．図４は本発明の第４の実施例に
よる発振回路を示し、図において、１０は外部クロック
モード端子である。この外部クロックモード端子１０
は、図３のテストモード信号５と同じ働きをするもので
あるが、本実施例４ではこれを外部端子として設けたた
め、ユーザが外部クロックをクロック入力端子１に入力
して使用する場合、外部クロックモード端子１０を
“１”にすることにより、発振出力９に、安定な発振を
得ることが可能になる。

【００２５】なお、図３の実施例３と同様に、本実施例
４の回路構成はこれに限定されるものではない。

【００２６】

【発明の効果】以上のように、この発明にかかる発振回
路によれば、外部クロック入力専用の発振用素子を内蔵
したことにより、クロック出力端子の寄生容量によって
発振が不安定になることがなく、常に安定した発振を得
ることが可能となる効果がある。

【図面の簡単な説明】

【図１】この発明の第１の実施例による発振回路を示す
回路図。

【図２】この発明の第２の実施例による発振回路を示す
回路図。

【図３】この発明の第３の実施例による発振回路を示す
回路図。

【図４】この発明の第４の実施例による発振回路を示す
回路図。

【図５】従来例１の発振回路を示す回路図。

【図６】従来例２の発振回路を示す回路図。

【図７】従来例の問題点を示すタイミングチャート。

【図８】発振回路の外付け回路の例を示す図。

【図９】従来のテストモードへのエントリー方法の１つ
である外部端子による設定方法を示す図。

【図１０】従来のテストモードへのエントリー方法の１
つであるレジスタによる設定方法を示す図。

【符号の説明】

１クロック入力端子２クロック出力端子３発振用インバータ４外部クロック入力専用インバータ５テストモード信号６ＡＮＤ回路７インバータ８ＯＲ回路９内部クロック信号１０外部クロックモード端子１１発振用ＮＡＮＤ回路１２外部クロック入力専用ＮＡＮＤ回路１３ストップ信号１４帰還抵抗１５水晶発振子１６コンデンサ１７集積回路１８ＮＡＮＤ回路２０ＭＣＵ２１テスト端子２２ＣＰＵ２３システムバス２４レジスタ

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【手続補正書】

【提出日】平成５年８月２７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】なお上記実施例では、発振用インバータ３
と外部クロック入力専用インバータ４との切替を、ＡＮ
Ｄ回路６ａ，６ｂとＯＲ回路８で行うものを示したが、
同様の機能を実現できるものであれば、どんな回路でも
よく、上記の構成に限定されるものではない。また、テ
ストモード信号５に関しても同様の目的で使用される信
号であればどのようなものでもよい。また、発振用イン
バータは入力を反転し出力する機能を持つものであれ
ば、どの様な構造のものでもよい。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】本実施例３は、図６の従来例に対応した実
施例であり、もともとストップ命令１３での発振停止機
能を有するＬＳＩの場合には、本実施例３のようにテス
トモード信号５とストップ信号１３とをＡＮＤ回路６
ａ，６ｂにより相互にゲーティングすることにより、図
のように発振回路１１，１２の前段で発振回路を選択す
ることが可能となる。また、このように、発振回路１
１，１２の前段で必要とする発振回路を選択することに
より、他方の発振回路を非動作状態とするので、発振回
路を二重化したことによる電力消費も全くなくすことが
できる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】なお本実施例では、発振用ＮＡＮＤ回路１
１と外部クロック入力専用ＮＡＮＤ回路１２とを切り替
える部分はＡＮＤ回路６ａ，６ｂで構成しているが、こ
れは同様の機能を実現できる回路であれば任意のものを
使用できる。また、ＮＡＮＤ回路１８は、発振用ＮＡＮ
Ｄ回路１１と発振用ＮＡＮＤ回路１２の出力の選択され
た方の出力を内部回路へ伝える機能があればどのような
ものでも良い。

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】

Claims

【特許請求の範囲】

【請求項１】クロック入力端子とクロック出力端子と
の間に発振用インバータを内蔵し、上記クロック入力端
子と上記クロック出力端子との間に相互に並列に帰還抵
抗と発振子とを外付して発振回路を構成する発振回路に
おいて、上記発振用インバータと並列に接続されて内蔵して設け
られ、上記クロック入力端子より外部クロックが入力さ
れたとき、これが入力される、外部クロック発振用素子
を備えたことを特徴とする発振回路。
【請求項２】請求項１記載の発振回路において、上記外部クロック発振用素子はインバータであり、上記
発振用インバータの出力と、上記外部クロック用のイン
バータの出力のいずれかが、テストモード信号に応じて
出力されることを特徴とする発振回路。
【請求項３】請求項１記載の発振回路において、上記発振用インバータに代えてＮＡＮＤ回路を用い、上
記外部クロック発振用素子にＮＡＮＤ回路を用い、その
いずれか一方のＮＡＮＤ回路のみがテストモード信号に
応じて選択され、発振出力を出力することを特徴とする
発振回路。
【請求項４】請求項２または３記載の発振回路におい
て、上記発振用の素子と上記外部クロック発振用の素子の切
替を、外部端子よりの入力に応じて行うことを特徴とす
る発振回路。