JPH0713655A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0713655A JPH0713655A JP5158828A JP15882893A JPH0713655A JP H0713655 A JPH0713655 A JP H0713655A JP 5158828 A JP5158828 A JP 5158828A JP 15882893 A JP15882893 A JP 15882893A JP H0713655 A JPH0713655 A JP H0713655A
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- Japan
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- circuit
- signal
- clock
- output
- input
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Abstract
(57)【要約】
【構成】 割込み信号をクロック信号によって複数回サ
ンプリングするサンプリング回路を備えるとともに、割
込み入力信号（２）と発振停止信号保持ラッチ（３）の
出力とを入力とし、発振停止信号（４）を出力とするゲ
ート回路を備えた。 【効果】 クロック停止状態を有するデジタル回路にお
いて、クロック停止からの再開を促す外部入力信号のノ
イズ除去幅を容易に広げることができ、かつ正確に設定
することができる。
ンプリングするサンプリング回路を備えるとともに、割
込み入力信号（２）と発振停止信号保持ラッチ（３）の
出力とを入力とし、発振停止信号（４）を出力とするゲ
ート回路を備えた。 【効果】 クロック停止状態を有するデジタル回路にお
いて、クロック停止からの再開を促す外部入力信号のノ
イズ除去幅を容易に広げることができ、かつ正確に設定
することができる。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロコントロー
ラやマイクロプロセッサ等のクロック同期動作を行なう
デジタル回路に利用されるクロック生成回路を含む半導
体集積回路に関するものであり、特に、電力消費を低減
するためにクロック停止状態を有するクロック生成回路
に関するものである。
ラやマイクロプロセッサ等のクロック同期動作を行なう
デジタル回路に利用されるクロック生成回路を含む半導
体集積回路に関するものであり、特に、電力消費を低減
するためにクロック停止状態を有するクロック生成回路
に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタで構成されたマイク
ロコントローラ等のクロック同期のデジタル回路では、
その消費電流はクロック信号の周波数に強く依存する。
一般に、ＣＭＯＳスタティック回路と呼ばれる回路構成
を用いた場合には、消費電流はクロック周波数に比例
し、クロックを停止させるとわずかな漏れ電流のみとな
る。この特性を利用して、信号処理動作の必要がない期
間にはクロック信号を停止させるクロック停止モードを
持つマイクロコントローラが従来から用いられている。
発振回路を内蔵したマイクロコントローラの場合、従来
から通常用いられているクロック停止モードとは、特定
の命令を実行するとクロック停止モードに遷移してクロ
ック発振が停止し、リセット信号または割込み信号等の
回路外部からの入力が加えられるとクロック停止モード
が解除されクロックの発振が再開するというものであ
る。
ロコントローラ等のクロック同期のデジタル回路では、
その消費電流はクロック信号の周波数に強く依存する。
一般に、ＣＭＯＳスタティック回路と呼ばれる回路構成
を用いた場合には、消費電流はクロック周波数に比例
し、クロックを停止させるとわずかな漏れ電流のみとな
る。この特性を利用して、信号処理動作の必要がない期
間にはクロック信号を停止させるクロック停止モードを
持つマイクロコントローラが従来から用いられている。
発振回路を内蔵したマイクロコントローラの場合、従来
から通常用いられているクロック停止モードとは、特定
の命令を実行するとクロック停止モードに遷移してクロ
ック発振が停止し、リセット信号または割込み信号等の
回路外部からの入力が加えられるとクロック停止モード
が解除されクロックの発振が再開するというものであ
る。
【０００３】図３にマイクロコントローラに内蔵された
従来の発振回路の回路図を示す。図において、（１）は
割込み入力端子、（２）は割込み入力信号、（40）は抵
抗素子（41）、容量素子（42）およびシュミットトリガ
型バッファ（43）によって構成されたノイズキャンセラ
回路、（３）は発振停止信号保持ラッチ、（４）は発振
停止信号、（５）は発振停止モード設定信号、（20）は
ノアゲート（21）、抵抗素子（22）および共振子（23）
により構成された発振回路、（７）はクロック信号であ
る。なお、図に示された発振回路のうち、抵抗素子（2
2）と共振子（23）はマイクロコントローラ集積回路の
端子を通して集積回路の外部に接続されることが多い。
割込み入力端子（１）は割込み入力信号（２）に接続さ
れ、割込み入力信号（２）はノイズキャンセラ回路（4
0）に入力され、ノイズキャンセラ回路の出力（18）は
発振停止信号保持ラッチ（３）のリセット入力に接続さ
れ、発振停止モード設定信号（５）は、発振停止信号保
持ラッチ（３）のセット入力に接続され、発振停止信号
保持ラッチ（３）の出力は発振回路（20）の制御入力に
接続され、発振回路の出力（24）はクロック信号７に接
続されている。
従来の発振回路の回路図を示す。図において、（１）は
割込み入力端子、（２）は割込み入力信号、（40）は抵
抗素子（41）、容量素子（42）およびシュミットトリガ
型バッファ（43）によって構成されたノイズキャンセラ
回路、（３）は発振停止信号保持ラッチ、（４）は発振
停止信号、（５）は発振停止モード設定信号、（20）は
ノアゲート（21）、抵抗素子（22）および共振子（23）
により構成された発振回路、（７）はクロック信号であ
る。なお、図に示された発振回路のうち、抵抗素子（2
2）と共振子（23）はマイクロコントローラ集積回路の
端子を通して集積回路の外部に接続されることが多い。
割込み入力端子（１）は割込み入力信号（２）に接続さ
れ、割込み入力信号（２）はノイズキャンセラ回路（4
0）に入力され、ノイズキャンセラ回路の出力（18）は
発振停止信号保持ラッチ（３）のリセット入力に接続さ
れ、発振停止モード設定信号（５）は、発振停止信号保
持ラッチ（３）のセット入力に接続され、発振停止信号
保持ラッチ（３）の出力は発振回路（20）の制御入力に
接続され、発振回路の出力（24）はクロック信号７に接
続されている。
【０００４】次に従来の発振回路の動作を説明する。発
振停止状態への移行は以下のように行なわれる。マイク
ロコントローラが特定の命令を実行すると、図示しない
手段によって発振停止モード設定信号（５）がアサート
される。発振停止モード設定信号（５）は、発振停止信
号保持ラッチ（３）のセット入力に接続されており、発
振停止信号保持ラッチ（３）がセットされ、発振停止信
号（４）がアクティブになる。発振停止信号（４）は発
振回路（20）の制御入力に接続されており、発振回路
（20）は発振を停止する。
振停止状態への移行は以下のように行なわれる。マイク
ロコントローラが特定の命令を実行すると、図示しない
手段によって発振停止モード設定信号（５）がアサート
される。発振停止モード設定信号（５）は、発振停止信
号保持ラッチ（３）のセット入力に接続されており、発
振停止信号保持ラッチ（３）がセットされ、発振停止信
号（４）がアクティブになる。発振停止信号（４）は発
振回路（20）の制御入力に接続されており、発振回路
（20）は発振を停止する。
【０００５】発振停止状態からの離脱は、以下のように
行なわれる。割込み入力端子（１）に回路の外部から信
号が入力されると割込み入力信号（２）がアクティブに
なる。割込み入力信号（２）は、発振停止信号保持ラッ
チ（３）のリセット入力に接続されており、発振停止信
号保持ラッチ（３）がリセットされ、発振停止信号
（４）がネゲートされる。発振停止信号（４）は発振回
路（20）の制御入力に接続されており、発振回路（20）
は発振を再開する。割込み入力端子（１）と発振停止信
号保持ラッチ（３）の間にノイズキャンセラ回路（40）
が接続されている。ノイズキャンセラ回路はその構成要
素である抵抗素子（41）と容量素子（42）とにより定ま
る時定数を持ち、時定数よりも短いパルスが入力されて
も出力に伝えない。このためノイズキャンセラ回路（4
0）の時定数よりも短いパルスの割込み入力信号はノイ
ズキャンセラ回路の出力（18)に伝えられない。これ
は、短い幅のノイズに回路が反応してしまうことを避
け、ノイズ耐性を高めるための機構である。
行なわれる。割込み入力端子（１）に回路の外部から信
号が入力されると割込み入力信号（２）がアクティブに
なる。割込み入力信号（２）は、発振停止信号保持ラッ
チ（３）のリセット入力に接続されており、発振停止信
号保持ラッチ（３）がリセットされ、発振停止信号
（４）がネゲートされる。発振停止信号（４）は発振回
路（20）の制御入力に接続されており、発振回路（20）
は発振を再開する。割込み入力端子（１）と発振停止信
号保持ラッチ（３）の間にノイズキャンセラ回路（40）
が接続されている。ノイズキャンセラ回路はその構成要
素である抵抗素子（41）と容量素子（42）とにより定ま
る時定数を持ち、時定数よりも短いパルスが入力されて
も出力に伝えない。このためノイズキャンセラ回路（4
0）の時定数よりも短いパルスの割込み入力信号はノイ
ズキャンセラ回路の出力（18)に伝えられない。これ
は、短い幅のノイズに回路が反応してしまうことを避
け、ノイズ耐性を高めるための機構である。
【０００６】
【発明が解決しようとする課題】従来の発振回路は、例
えば、抵抗素子（41）と容量素子（42）とで決まる時定
数を利用してノイズを除去するために、大きな時定数を
得るためには、集積回路上に大面積の容量素子を必要と
し、経済的でないという問題点のほか、抵抗素子と容量
素子とで決まる時定数は、製造条件や使用条件により大
きくばらつく、という問題点があった。この発明は上記
の問題点を解決するためになされたもので、発振停止モ
ードを備えたデジタル回路において、発振再開をもたら
す外部信号入力のノイズ除去幅を容易に大きくすること
を可能にし、かつ、ノイズ除去幅を製造条件や使用条件
によらないものにすることができ、信頼性の高い半導体
集積回路を得ることを目的としている。
えば、抵抗素子（41）と容量素子（42）とで決まる時定
数を利用してノイズを除去するために、大きな時定数を
得るためには、集積回路上に大面積の容量素子を必要と
し、経済的でないという問題点のほか、抵抗素子と容量
素子とで決まる時定数は、製造条件や使用条件により大
きくばらつく、という問題点があった。この発明は上記
の問題点を解決するためになされたもので、発振停止モ
ードを備えたデジタル回路において、発振再開をもたら
す外部信号入力のノイズ除去幅を容易に大きくすること
を可能にし、かつ、ノイズ除去幅を製造条件や使用条件
によらないものにすることができ、信頼性の高い半導体
集積回路を得ることを目的としている。
【０００７】
【課題を解決するための手段】この発明における半導体
集積回路は、ラッチ、前記ラッチの出力に接続されたク
ロック停止制御信号、前記クロック停止制御信号線に接
続されたクロック生成回路、前記クロック生成回路の出
力であるクロック信号、入力端子、前記入力端子に接続
された入力信号を持ち、前記クロック停止制御信号が第
１の準位にあるときには前記クロック生成回路によるク
ロック信号の生成が禁止され、前記入力信号は前記ラッ
チに入力され、前記入力信号により前記クロック停止制
御信号が第２の準位になり前記クロック生成回路による
前記クロック信号の生成が開始されるように構成され
た、クロック停止機能を有するデジタル回路であって、
前記入力端子と前記ラッチの間にサンプリング回路を有
し、前記サンプリング回路には前記入力信号と前記クロ
ック信号とが入力され、前記サンプリング回路において
前記入力信号が前記クロック信号によってサンプリング
され、前記サンプリング回路の出力が前記ラッチに接続
され、前記サンプリング回路の出力により前記ラッチが
リセットされ、前記入力信号と前記ラッチの出力が入力
として接続され、前記クロック停止制御信号が出力とし
て接続されるゲート回路を有し、前記ゲート回路は前記
入力信号が第１または第２の準位にあるときには前記ラ
ッチの出力の値に係わらず前記クロック停止制御信号を
第２の準位に設定される構成としたものである。
集積回路は、ラッチ、前記ラッチの出力に接続されたク
ロック停止制御信号、前記クロック停止制御信号線に接
続されたクロック生成回路、前記クロック生成回路の出
力であるクロック信号、入力端子、前記入力端子に接続
された入力信号を持ち、前記クロック停止制御信号が第
１の準位にあるときには前記クロック生成回路によるク
ロック信号の生成が禁止され、前記入力信号は前記ラッ
チに入力され、前記入力信号により前記クロック停止制
御信号が第２の準位になり前記クロック生成回路による
前記クロック信号の生成が開始されるように構成され
た、クロック停止機能を有するデジタル回路であって、
前記入力端子と前記ラッチの間にサンプリング回路を有
し、前記サンプリング回路には前記入力信号と前記クロ
ック信号とが入力され、前記サンプリング回路において
前記入力信号が前記クロック信号によってサンプリング
され、前記サンプリング回路の出力が前記ラッチに接続
され、前記サンプリング回路の出力により前記ラッチが
リセットされ、前記入力信号と前記ラッチの出力が入力
として接続され、前記クロック停止制御信号が出力とし
て接続されるゲート回路を有し、前記ゲート回路は前記
入力信号が第１または第２の準位にあるときには前記ラ
ッチの出力の値に係わらず前記クロック停止制御信号を
第２の準位に設定される構成としたものである。
【０００８】
【作用】この発明においては、割込み信号をクロック信
号によって複数回サンプリングし決められた回数アサー
トされている場合にのみ発振停止信号保持ラッチをリセ
ットするように構成したので、割込み信号のノイズ除去
幅はクロック周期の倍数で正確に設定することができ、
さらに大きな幅のノイズの除去も容易となる。割込み入
力のパルス幅を、クロックでサンプリングして計測する
ためには、クロックそのものが動作していることが必要
であるので、付加したゲートにより割込み入力信号がア
サートされているときには発振停止信号保持ラッチがリ
セットされていなくとも発振停止信号をネゲートする。
号によって複数回サンプリングし決められた回数アサー
トされている場合にのみ発振停止信号保持ラッチをリセ
ットするように構成したので、割込み信号のノイズ除去
幅はクロック周期の倍数で正確に設定することができ、
さらに大きな幅のノイズの除去も容易となる。割込み入
力のパルス幅を、クロックでサンプリングして計測する
ためには、クロックそのものが動作していることが必要
であるので、付加したゲートにより割込み入力信号がア
サートされているときには発振停止信号保持ラッチがリ
セットされていなくとも発振停止信号をネゲートする。
【０００９】
【実施例】図１はマイクロコントローラに内蔵された本
発明を利用した発振回路の回路図、図２はその動作を説
明する波形図を示す。図１において、（１）は割込み入
力端子、（２）は割込み入力信号、（10）はＤフリップ
フロップ（11）〜（13）とアンドゲート（14）により構
成されたサンプリング回路、（３）は発振停止信号保持
ラッチ、（４）は発振停止信号、（５）は発振停止モー
ド設定信号、（20）はノアゲート（21）、抵抗素子（2
2）および共振子（23）により構成された発振回路、
（７）はクロック信号、（30）はインバータ（31）とア
ンドゲート（32）とにより構成されたゲート回路であ
る。割込み入力端子（１）は、割込み入力信号（２）に
接続され、割込み入力信号（２）は、サンプリング回路
（10）に入力され、サンプリング回路の出力（18）は、
発振停止信号保持ラッチ（３）のリセット入力に接続さ
れる。発振停止モード設定信号（５）は、発振停止信号
保持ラッチ（３）のセット入力に接続され、発振停止信
号保持ラッチ（３）の出力は、割込み入力信号（２）と
ともにゲート回路（30）に入力され、ゲート回路の出力
は、発振回路（20）の制御入力に接続され、発振回路の
出力（24）は、クロック信号（７）に接続され、クロッ
ク信号（７）は、サンプリング回路（10）に入力されて
いる。
発明を利用した発振回路の回路図、図２はその動作を説
明する波形図を示す。図１において、（１）は割込み入
力端子、（２）は割込み入力信号、（10）はＤフリップ
フロップ（11）〜（13）とアンドゲート（14）により構
成されたサンプリング回路、（３）は発振停止信号保持
ラッチ、（４）は発振停止信号、（５）は発振停止モー
ド設定信号、（20）はノアゲート（21）、抵抗素子（2
2）および共振子（23）により構成された発振回路、
（７）はクロック信号、（30）はインバータ（31）とア
ンドゲート（32）とにより構成されたゲート回路であ
る。割込み入力端子（１）は、割込み入力信号（２）に
接続され、割込み入力信号（２）は、サンプリング回路
（10）に入力され、サンプリング回路の出力（18）は、
発振停止信号保持ラッチ（３）のリセット入力に接続さ
れる。発振停止モード設定信号（５）は、発振停止信号
保持ラッチ（３）のセット入力に接続され、発振停止信
号保持ラッチ（３）の出力は、割込み入力信号（２）と
ともにゲート回路（30）に入力され、ゲート回路の出力
は、発振回路（20）の制御入力に接続され、発振回路の
出力（24）は、クロック信号（７）に接続され、クロッ
ク信号（７）は、サンプリング回路（10）に入力されて
いる。
【００１０】次に、この発明の実施例の発振回路の動作
を図１および図２をもとに説明する。発振停止状態への
移行は、以下のように行なわれる。マイクロコントロー
ラが特定の命令を実行すると、図示しない手段によって
発振停止モード設定信号（５）がアサートされる。発振
停止モード設定信号（５）は、発振停止信号保持ラッチ
（３）のセット入力に接続されており、発振停止信号ラ
ッチ（３）がセットされ、発振停止信号（４）がアクテ
ィブになる。発振停止信号（４）はゲート回路（30）に
接続されている。割込み入力信号（２）がアサートされ
ていなければ、ゲート回路（30）の出力は、発振停止信
号（４）がアクティブになるのにしたがいアクティブに
なる。ゲート回路（30）の出力は、発振回路（20）の制
御入力に接続されており、発振回路（20）は発振を停止
する。
を図１および図２をもとに説明する。発振停止状態への
移行は、以下のように行なわれる。マイクロコントロー
ラが特定の命令を実行すると、図示しない手段によって
発振停止モード設定信号（５）がアサートされる。発振
停止モード設定信号（５）は、発振停止信号保持ラッチ
（３）のセット入力に接続されており、発振停止信号ラ
ッチ（３）がセットされ、発振停止信号（４）がアクテ
ィブになる。発振停止信号（４）はゲート回路（30）に
接続されている。割込み入力信号（２）がアサートされ
ていなければ、ゲート回路（30）の出力は、発振停止信
号（４）がアクティブになるのにしたがいアクティブに
なる。ゲート回路（30）の出力は、発振回路（20）の制
御入力に接続されており、発振回路（20）は発振を停止
する。
【００１１】発振停止状態からの離脱は、以下のように
行なわれる。割込み入力端子（１）に回路の外部から信
号が入力されると、割込み入力信号（２）がアクティブ
になる。割込み入力信号（２）は、ゲート回路（30）に
入力されており、ゲート回路（30）の出力は発振停止信
号保持ラッチ（３）の値に係わらずネゲートされる。ゲ
ート回路の出力（33）は、発振回路（20）の制御入力に
接続されており、発振回路（20）は発振を再開する。発
振回路（20）の動作にしたがい、クロック信号（７）が
出力されると、サンプリング回路（10）において、割込
み入力信号（２）がクロック信号（７）によってサンプ
リングされる。図１の例では、サンプリング回路（10）
にクロックにより、サンプリングを行なうＤフリップフ
ロップ（11）〜（13）が３個含まれている。このため、
サンプルされた割込み信号が３回以上アサート状態にあ
る時にのみサンプリング回路の出力（18）がアサートさ
れる。サンプリング回路の出力（18）は、発振停止信号
保持ラッチ（３）のリセット入力に接続されており、発
振停止信号保持ラッチ（３）がリセットされる。発振停
止信号保持ラッチ（３）の出力は、ゲート回路（30）に
入力されており、割込み入力信号（２）がネゲートされ
た後も、ゲート回路（30）の出力はネゲートされる。ゲ
ート回路の出力（30）は、発振回路（20）の制御入力に
接続されており、発振回路（20）は発振を継続する。
行なわれる。割込み入力端子（１）に回路の外部から信
号が入力されると、割込み入力信号（２）がアクティブ
になる。割込み入力信号（２）は、ゲート回路（30）に
入力されており、ゲート回路（30）の出力は発振停止信
号保持ラッチ（３）の値に係わらずネゲートされる。ゲ
ート回路の出力（33）は、発振回路（20）の制御入力に
接続されており、発振回路（20）は発振を再開する。発
振回路（20）の動作にしたがい、クロック信号（７）が
出力されると、サンプリング回路（10）において、割込
み入力信号（２）がクロック信号（７）によってサンプ
リングされる。図１の例では、サンプリング回路（10）
にクロックにより、サンプリングを行なうＤフリップフ
ロップ（11）〜（13）が３個含まれている。このため、
サンプルされた割込み信号が３回以上アサート状態にあ
る時にのみサンプリング回路の出力（18）がアサートさ
れる。サンプリング回路の出力（18）は、発振停止信号
保持ラッチ（３）のリセット入力に接続されており、発
振停止信号保持ラッチ（３）がリセットされる。発振停
止信号保持ラッチ（３）の出力は、ゲート回路（30）に
入力されており、割込み入力信号（２）がネゲートされ
た後も、ゲート回路（30）の出力はネゲートされる。ゲ
ート回路の出力（30）は、発振回路（20）の制御入力に
接続されており、発振回路（20）は発振を継続する。
【００１２】割込み入力端子（２）と発振停止信号保持
ラッチ（３）との間に、サンプリング回路（10）が接続
されているために、あらかじめ、定められたクロック回
数だけアサート状態が継続しない場合には、割込み入力
信号は、サンプリング回路の出力（18）に伝えられな
い。図１の例では連続する３回のクロックにより、サン
プリングされた割込み信号がアサートされていることが
必要である。このように、容易にかつ正確に除去するべ
きパルスの幅を設定することができる。また、除去すべ
きパルス幅よりも細い割込み入力があった場合には、図
２の破線により示された波形のように動作を行なう。割
込み入力信号（２）により、発振は一度再開されるが、
発振停止信号保持ラッチ（３）がリセットされないの
で、割込み入力信号（２）のネゲートとともに、発振は
再度停止する。なお、ここで例に上げた回路では、入力
信号は１本の割込み信号であるが、割込み信号が複数本
ある場合にも、また、割込み信号の代わりに他の信号、
例えば、リセット信号を用いて発振停止状態からの離脱
を行なう場合にも、この発明を応用できることは明らか
である。
ラッチ（３）との間に、サンプリング回路（10）が接続
されているために、あらかじめ、定められたクロック回
数だけアサート状態が継続しない場合には、割込み入力
信号は、サンプリング回路の出力（18）に伝えられな
い。図１の例では連続する３回のクロックにより、サン
プリングされた割込み信号がアサートされていることが
必要である。このように、容易にかつ正確に除去するべ
きパルスの幅を設定することができる。また、除去すべ
きパルス幅よりも細い割込み入力があった場合には、図
２の破線により示された波形のように動作を行なう。割
込み入力信号（２）により、発振は一度再開されるが、
発振停止信号保持ラッチ（３）がリセットされないの
で、割込み入力信号（２）のネゲートとともに、発振は
再度停止する。なお、ここで例に上げた回路では、入力
信号は１本の割込み信号であるが、割込み信号が複数本
ある場合にも、また、割込み信号の代わりに他の信号、
例えば、リセット信号を用いて発振停止状態からの離脱
を行なう場合にも、この発明を応用できることは明らか
である。
【００１３】
【発明の効果】以上のように、この発明によれば、マイ
クロコントローラを代表とするクロック停止状態を有す
るデジタル回路を含む半導体集積回路を、クロック停止
からの再開を促す外部入力信号について、そのノイズ除
去幅を容易に広げることができ、かつ正確に設定するこ
とができるようにしたので、信頼性の向上が図られる効
果を有する。
クロコントローラを代表とするクロック停止状態を有す
るデジタル回路を含む半導体集積回路を、クロック停止
からの再開を促す外部入力信号について、そのノイズ除
去幅を容易に広げることができ、かつ正確に設定するこ
とができるようにしたので、信頼性の向上が図られる効
果を有する。
【図１】この発明の一実施例のクロック生成回路を示す
図である。
図である。
【図２】図１の回路の動作を示す波形図である。
【図３】従来のクロック生成回路を示す図である。
（１） 割込み入力端子 （２） 割込み入力信号 （３） 発振停止信号保持ラッチ （４） 発振停止信号 （５） 発振停止モード設定信号 （７） クロック信号 （10） サンプリング回路 （11）〜（13） Ｄフリップフロップ （14） アンドゲート （20） 発振回路 （21） ノアゲート （22） 抵抗素子 （23） 共振子 （30） ゲート回路 （31） インバータ （32） アンドゲート （40） ノイズキャンセラ回路 （41） 抵抗素子 （42） 容量素子 （43） シュミットトリガ型バッファ
Claims (1)
- 【請求項１】 ラッチ、前記ラッチの出力に接続された
クロック停止制御信号、前記クロック停止制御信号線に
接続されたクロック生成回路、前記クロック生成回路の
出力であるクロック信号、入力端子、前記入力端子に接
続された入力信号を持ち、前記クロック停止制御信号が
第１の準位にあるときには前記クロック生成回路による
クロック信号の生成が禁止され、前記入力信号は前記ラ
ッチに入力され、前記入力信号により前記クロック停止
制御信号が第２の準位になり前記クロック生成回路によ
る前記クロック信号の生成が開始されるように構成され
た、クロック停止機能を有するデジタル回路であって、
前記入力端子と前記ラッチの間にサンプリング回路を有
し、前記サンプリング回路には前記入力信号と前記クロ
ック信号とが入力され、前記サンプリング回路において
前記入力信号が前記クロック信号によってサンプリング
され、前記サンプリング回路の出力が前記ラッチに接続
され、前記サンプリング回路の出力により前記ラッチが
リセットされ、前記入力信号と前記ラッチの出力が入力
として接続され、前記クロック停止制御信号が出力とし
て接続されるゲート回路を有し、前記ゲート回路は前記
入力信号が第１または第２の準位にあるときには前記ラ
ッチの出力の値に係わらず前記クロック停止制御信号を
第２の準位に設定し、クロック停止機能を有するデジタ
ル回路を含むことを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158828A JPH0713655A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路 |
| US08/612,205 US5719517A (en) | 1993-06-29 | 1996-03-07 | Clock generating circuit for digital circuit operating in synchronism with clock, semiconductor integrated circuit including them, and logical gate used for them |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5158828A JPH0713655A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713655A true JPH0713655A (ja) | 1995-01-17 |
Family
ID=15680277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158828A Pending JPH0713655A (ja) | 1993-06-29 | 1993-06-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001120737A (ja) * | 1999-10-28 | 2001-05-08 | Sankyo Kk | 遊技機 |
| KR100328822B1 (ko) * | 1999-06-08 | 2002-03-14 | 박종섭 | 마우스 제어기의 노이즈 제거장치 |
-
1993
- 1993-06-29 JP JP5158828A patent/JPH0713655A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328822B1 (ko) * | 1999-06-08 | 2002-03-14 | 박종섭 | 마우스 제어기의 노이즈 제거장치 |
| JP2001120737A (ja) * | 1999-10-28 | 2001-05-08 | Sankyo Kk | 遊技機 |
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