JP2544224Y2 - マイクロコンピュータの時定数設定回路 - Google Patents

Description

【考案の詳細な説明】 （イ）産業上の利用分野 本考案は、マイクロコンピュータの時定数設定回路に
関するものである。

（ロ）従来の技術 一般に、マイクロコンピュータは、時計の計時動作を
行なったり、或はシステムを動作させたりする機能を内
蔵している。特に最近では、集積化技術の向上に伴な
い、上記した計時動作機能及びシステム動作機能を１チ
ップ上に集積化したものも存在する。ところがこの場
合、システムにおいて動作時間もあれば停止時間もある
為、システムを動作させるためにマイクロコンピュータ
に印加されるシステム用クロックは、システムの動作／
停止に対応して発生したり停止したりしなければならな
い。反面、時計においては常時計時動作が必要な為、時
計を動作させるためにマイクロコンピュータに印加され
る計時用クロックは、常時発生しなければならない。つ
まり、計時動作機能及びシステム動作機能を１チップ上
に集積化したマイクロコンピュータを動作させるには、
２種類の動作クロックを発生させるための２種類の発振
回路をマイクロコンピュータに外部接続する必要があっ
た。具体的には、計時用クロックには高精度が要求され
ることから、計時用クロックを発生するための発振回路
には高精度の水晶振動子を使用し、またシステム用クロ
ックは計時用クロック程高精度が要求されないことか
ら、システム用クロックを発生するための発振回路には
比較的安価なセラミック振動子を使用したりしている。

ところで、水晶振動子を有する発振回路とセラミック
振動子を有する発振回路とを比較すると、両発振回路に
おいて、発振が開始されてから安定した発振クロックが
得られる迄に要する時間は異なっている。例えば、水晶
振動子を有する発振回路では約500msecの時間を要し、
またセラミック振動子を有する発振回路では約10msecの
時間を要することになる。そこで、電源投入時等におい
て、水晶振動子を有する発振回路が発振を開始した場
合、少なくとも500msecだけはマイクロコンピュータに
よる計時動作を禁止しておかなければならず、同様に電
源投入時やシステム起動時において、セラミック振動子
を有する発振回路が発振を開始した場合、少なくとも10
msecだけはマイクロコンピュータによるシステム動作機
能を停止しておかなければならない。即ち、両発振回路
から夫々出力される発振クロックが安定するまでの各期
間、マイクロコンピュータの動作を独立に禁止させる手
段が必要であった。

そこで従来、水晶振動子或はセラミック振動子を有す
る夫々の発振回路において、発振の開始から安定した発
振クロックが得られる迄の夫々の期間、マイクロコンピ
ュータが動作しない様に、該マイクロコンピュータの計
時開始信号及びシステム起動信号を夫々遅延させる独立
した時定数回路を設けたりしていた。具体的には、抵抗
及びコンデンサにより成る時定数回路を、夫々の発振回
路に対応して独立して設けたりしていた。また夫々の発
振回路において、発振の開始から安定した発振クロック
が得られる迄の夫々の期間、タイマー機能によってマイ
クロコンピュータを動作させない様にしたりしていた。

（ハ）考案が解決しようとする課題 しかしながら前記従来の技術において、両発振回路の
ために独立した時定数回路を設ける前者の場合、各時定
数回路を構成するコンデンサをマイクロコンピュータに
外部接続しなければならない為、該マイクロコンピュー
タには２個のポートが必要となり、これよりチップが大
型化してしまう問題点があった。更にタイマー機能によ
ってマイクロコンピュータの動作を禁止する後者の場
合、タイマー機能が高価となる問題点があった。

（ニ）課題を解決するための手段 本考案は前記問題点を解決するために為されたもので
あり、 何れかが択一的にセットされる複数のフリップフロッ
プと、 前記複数のフリップフロップの出力が入力端に夫々印
加され、且つ夫々が入力端に印加されることのない前記
フリップフロップの出力でオン／オフ制御されることに
よって、択一的にセットされた所定の前記フリップフロ
ップのセット出力が印加される回路のみがオンする複数
のスイッチ回路と、 前記複数のスイッチ回路の出力端に夫々設けた複数の
時定数設定抵抗、該複数の時定数設定抵抗とアースとの
間に設けた時定数設定コンデンサより成る時定数回路
と、 オンした所定の前記スイッチ回路の出力が、該スイッ
チ回路の出力端に設けた前記時定数設定抵抗及び前記時
定数設定コンデンサで定まる時定数によって積分されて
印加され、積分結果に基づいて、セットされた前記フリ
ップフロップをリセットするためのリセット制御信号を
発生する制御信号発生回路と、 前記複数のフリップフロップの出力が入力端に夫々印
加され、且つ前記リセット制御信号に基づいてリセット
された所定の前記フリップフロップのリセット出力を検
出することによって、マイクロコンピュータの所定動作
を開始させるリセット検出回路とを備え、 前記フリップフロップがセットされてからリセットさ
れるまでの時間を、択一的に選択された前記時定数設定
抵抗及び前記時定数設定コンデンサで定まる時定数によ
って、設定可能としたことを特徴とする。

（ホ）作用 本考案によれば、フリップフロップがセットされてか
らリセットされるまでの時間を、択一的に選択される時
定数設定抵抗及び１個の時定数設定コンデンサで定まる
時定数によって、設定可能とした為、例えば発振クロッ
クが発振を開始してから安定するまでの期間だけマイク
ロコンピュータの動作を禁止したりする場合、１個の時
定数設定コンデンサを有するのみで、種々の安定時間を
持つ発振回路に対応してマイクロコンピュータの動作禁
止期間を任意に設定できることになる。

（ヘ）実施例 本考案の詳細を図示の実施例により具体的に説明す
る。

本実施例を示す第１図において、（１）はマイクロコ
ンピュータを示しており、該マイクロコンピュータ
（１）のポート（２）及びアース間には時定数設定コン
デンサ（３）が外部接続されている。

以下、前記マイクロコンピュータ（１）内部について
説明する。まずTa,Tbはトリガ信号であり、ここで計時
用として使用する水晶振動子を有する発振回路Ａ（図示
せず）とシステム動作用として使用されるセラミック振
動子を有する発振回路Ｂ（図示せず）が同時に発振を開
始する時、又は前記発振回路Ａのみが発振を開始する
時、前記トリガ信号Taは「１」となり、更に前記発振回
路Ｂのみが発振を開始する時、前記トリガ信号Tbは
「１」となる。（４）（５）はRS型フリップフロップ
（以下RS-FFと称す）であり、該RS-FF（４）（５）のＳ
（セット）端子には夫々前記トリガ信号Ta,Tbが印加さ
れる。つまり、前記トリガ信号Ta,Tbが同時に「１」と
なることはあり得ない為、該RS-FF（４）（５）は二者
択一的にセットされる。

（６）（７）はバッファ（スイッチ回路）であり、該
バッファ（６）（７）には夫々前記RS-FF（４）（５）
のＱ（出力）端子出力が印加されるが、該バッファ
（４）（５）は夫々前記RS-FF（４）（５）のＱ端子出
力によってオン／オフ制御される。つまり、前記RS-FF
（４）がセットされると、該RS-FF（４）のＱ端子出力
（セット出力）によって前記バッファ（７）はオフし、
前記RS-FF（５）がセットされると、該RS-FF（５）のＱ
端子出力（セット出力）によって前記バッファ（６）は
オフする。即ち、前記RS-FF（４）（５）がセットされ
ると、前記RS-FF（４）（５）の夫々のＱ端子出力が印
加されるバッファ（６）（７）がオンするのである。

（８）（９）は時定数設定抵抗であり、前記時定数設
定抵抗（８）は前記バッファ（６）出力と前記ポート
（２）との間に接続され、且つ前記時定数設定抵抗
（９）は前記バッファ（７）出力と前記ポート（２）と
の間に接続されている。つまり、前記バッファ（６）が
オンすると、前記時定数設定抵抗（８）及び前記時定数
設定コンデンサ（３）より時定数回路が構成され、また
前記バッファ（７）がオンすると、前記時定数設定抵抗
（９）及び前記時定数設定コンデンサ（３）より時定数
回路が構成される。そして、前記バッファ（６）出力
は、前記時定数設定抵抗（８）の抵抗値Ra及び前記時定
数設定コンデンサ（３）の容量Ｃで定まる時定数によっ
て積分され、また前記バッファ（７）出力は、前記時定
数設定抵抗（９）の抵抗値Rb及び前記時定数設定コンデ
ンサ（３）の容量Ｃで定まる時定数によって積分され
る。ここで前記抵抗値Ra及び容量Ｃは、前記発振回路Ａ
による発振クロックが安定するまでの時間（約500mse
c）だけ、マイクロコンピュータ（１）の動作を禁止さ
せる値に設定されており、同様に前記抵抗値Rb及び前記
容量Ｃは、前記発振回路Ｂによる発振クロックが安定す
るまでの時間（約10msec）だけ、マイクロコンピュータ
（１）の動作を禁止させる値に設定されている。

（10）はシュミット回路（制御信号発生回路）であ
り、該シュミット回路（10）には前記バッファ（６）
（７）出力の何れか一方の積分結果が印加され、該シュ
ミット回路（10）は、該シュミット回路（10）の持つヒ
ステリシスによって、前記RS-FF（４）（５）のセット
された側をリセットするためのリセット制御信号を出力
する。

（11）（12）はANDゲートであり、該ANDゲート（11）
（12）の一方の入力端子は夫々前記RS-FF（４）（５）
のＱ端子と接続されており、つまり、前記RS-FF（４）
（５）がセットされると、前記ANDゲート（11）は前記R
S-FF（４）の「１」出力によって動作し、また前記RS-F
F（５）がセットされると、前記ANDゲート（12）は前記
RS-FF（５）の「１」出力によって動作する。従って、
前記バッファ（６）出力の積分結果に基づき前記シュミ
ット回路（10）からリセット制御信号が発生すると、該
リセット制御信号が前記ANDゲート（11）を介して前記R
S-FF（４）のＲ（リセット）端子に印加され、これより
前記RS-FF（４）はリセットされる。同様に前記バッフ
ァ（７）出力の積分結果に基づき前記シュミット回路
（10）からリセット制御信号が発生すると、該リセット
制御信号が前記ANDゲート（12）を介して前記RS-FF
（５）のＲ端子に印加され、これより前記RS-FF（５）
はリセットされる。

（13）（14）は立下り検出回路であり、該立下り検出
回路（13）（14）は夫々前記RS-FF（４）（５）がセッ
ト状態からリセットされたことを検出し、マイクロコン
ピュータ（１）の計時動作、システム起動動作を開始さ
せるための動作信号を出力する。具体例としては、前記
立下り検出回路（13）（14）は、第３図に示す構成、つ
まり２段のインバータ（15）（16）、３段のインバータ
（17）（18）（19）、前記インバータ（17）（18）の接
続点とアースとの間に接続されたコンデンサ（20）、及
び最終段のインバータ（16）（19）出力が印加されるNO
Rゲート（21）より成る。第３図において、入力ａが
「１」から「０」に立下がると、インバータ（16）出力
は「１」から「０」となるが、インバータ（19）出力
は、コンデンサ（20）及びインバータ（19）の遅延分に
よって、前記インバータ（16）出力が「１」から「０」
になるよりも遅れて「０」から「１」になる。言い換え
れば、入力ａが「１」から「０」に立下がると、NORゲ
ート（21）の２入力が共に「０」になる期間が存在す
る。この期間だけNORゲート（21）からは「１」の出力
ｅが得られるのである。

尚、初期状態において、前記RS-FF（４）（５）はリ
セットされているものとし、前記コンデンサ（３）はデ
ィスチャージされた状態であるとする。

以下、第１図の動作を第２図のタイミングチャートを
基に説明するが、トリガ信号Ta,Tbの何れが「１」にな
っても動作の説明は同様である為、トリガ信号Taが
「１」になる場合について説明する。

例えば、電源を投入し、発振回路A,B共に発振を開始
した場合、発振回路Ａの安定時間が発振回路Ｂの安定時
間よりも長いことから、この場合は発振回路Ａの発振ク
ロックが安定するまで、マイクロコンピュータ（１）に
よる計時動作及びシステム起動動作を禁止しておかなけ
ればならない。即ち、発振回路Ｂの発振クロックは発振
の開始から10msec程度で安定してしまうが、発振回路Ａ
の発振クロックが発振の開始から500msec程度まで安定
しない為、本来マイクロコンピュータ（１）がシステム
起動動作を実行できる状態であるにも拘らず、計時動作
が実行可能になるまでシステム起動動作を待たなければ
ならない。

そこで「１」のトリガ信号TaがRS-FF（４）のＳ端子
に印加されると、RS-FF（４）がセットされてＱ端子出
力ａは「１」となり、バッファ（７）がオフすると共に
ANDゲート（11）が入力をそのまま出力する状態とな
る。この時、バッファ（６）はRS-FF（５）の「０」の
Ｑ端子出力によってオンしている。従ってRS-FF（４）
の「１」のＱ端子出力はバッファ（６）から出力され、
該バッファ（６）出力は、時定数設定抵抗（８）及び時
定数設定コンデンサ（３）で定まる時定数で積分され、
積分波形ｂが得られる。つまり時定数設定コンデンサ
（３）のチャージによって積分波形ｂが徐々に立上が
り、積分波形ｂレベルが立上がり時のヒステリシスレベ
ルL₁まで達すると、シュミット回路（10）がオンし、該
シュミット回路（10）から出力されるリセット制御信号
ｄは「１」に立上がる。その後、時定数設定コンデンサ
（３）のディスチャージによって積分波形ｂが徐々に立
下がり、積分波形ｂレベルが立下がり時のヒステリシス
レベルL₂まで達すると、シュミット回路（10）がオフ
し、リセット制御信号ｄは「０」に立下がる。このリセ
ット制御信号ｄはANDゲート（11）を介してRS-FF（４）
のＲ端子に印加される為、該RS-FF（４）はリセットさ
れる。これよりRS-FF（４）がセット状態からリセット
されたこと（RS-FF（４）のＱ端子出力が「１」から
「０」に立下がったこと）が立下り検出回路（13）によ
って検出され、マイクロコンピュータ（１）による計時
動作及びシステム起動動作を開始させるための「１」の
動作信号ｅが立下り検出回路（13）から出力されること
になる。

これより、トリガ信号Taが立上がってから動作信号ｅ
が立上がるまでの期間ｔは、発振回路Ａの発振クロック
が発振開始から安定するまでの期間である為、この期間
ｔにおいて、マイクロコンピュータ（１）による計時動
作及びシステム起動動作を禁止させておくことができ、
マイクロコンピュータ（１）の誤動作を防止できること
になる。同様にトリガ信号Tbが立上がった場合も、マイ
クロコンピュータ（１）によるシステム起動動作を、発
振回路Ｂの発振クロックが発振開始から安定するまで禁
止させておくことができる。

以上より、２種類の時定数を設定できるにも拘らず、
時定数設定コンデンサ（３）は１個でよいことから、時
定数設定コンデンサの数及びマイクロコンピュータ
（１）のポート数が１個で済み、これよりコストダウン
及びチップの小型化が可能となる。

尚、抵抗値Ra,Rb、及び容量Ｃは、例えばRa＝10KΩ、
Rb＝0.5MΩ、Ｃ＝１μＦに設定すれば上記動作を実行で
きる。また、本実施例においては、２種類の時定数を設
定する場合について説明したが、本考案は、１個の時定
数設定コンデンサ（３）に基づき２種類より多くの時定
数を設定可能であることは言うまでもない。

（ト）考案の効果 本考案によれば、１個の時定数設定コンデンサを設け
るのみで、複数の時定数を設定可能とする為、コストダ
ウンが可能となり、また時定数設定コンデンサをマイク
ロコンピュータに外部接続する際にも、ポートが１個で
済み、これよりチップの小型化が可能となる等の利点が
得られる。更にマイクロコンピュータの誤動作も確実に
防止できることになる。

【図面の簡単な説明】

第１図は本考案の実施例を示す回路図、第２図は第１図
の各部波形を示すタイミングチャート、第３図は第１図
内に示す立下り検出回路の具体例を示す回路図である。 （１）……マイクロコンピュータ、（３）……時定数設
定コンデンサ、（４）（５）……RS-FF、（６）（７）
……バッファ、（８）（９）……時定数設定抵抗、（1
0）……シュミット回路、（13）（14）……立下り検出
回路。

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】何れかが択一的にセットされる複数のフリ
   ップフロップと、 前記複数のフリップフロップの出力が入力端に夫々印加
   され、且つ夫々が入力端に印加されることのない前記フ
   リップフロップの出力でオン／オフ制御されることによ
   って、択一的にセットされた所定の前記フリップフロッ
   プのセット出力が印加される回路のみがオンする複数の
   スイッチ回路と、 前記複数のスイッチ回路の出力端に夫々設けた複数の時
   定数設定抵抗、該複数の時定数設定抵抗とアースとの間
   に設けた時定数設定コンデンサより成る時定数回路と、 オンした所定の前記スイッチ回路の出力が、該スイッチ
   回路の出力端に設けた前記時定数設定抵抗及び前記時定
   数設定コンデンサで定まる時定数によって積分されて印
   加され、積分結果に基づいて、セットされた前記フリッ
   プフロップをリセットするためのリセット制御信号を発
   生する制御信号発生回路と、 前記複数のフリップフロップの出力が入力端に夫々印加
   され、且つ前記リセット制御信号に基づいてリセットさ
   れた所定の前記フリップフロップのリセット出力を検出
   することによって、マイクロコンピュータの所定動作を
   開始させるリセット検出回路とを備え、 前記フリップフロップがセットされてからリセットされ
   るまでの時間を、択一的に選択された前記時定数設定抵
   抗及び前記時定数設定コンデンサで定まる時定数によっ
   て、設定可能としたことを特徴とするマイクロコンピュ
   ータの時定数設定回路。