JP3774038B2 - パワーオンリセット信号発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電源の投入に同期してシステムをリセットするためのパワーオンリセット信号を発生するパワーオンリセット信号発生回路に係り、特に、パワーオンリセットの解除タイミングのずれによるシステムの誤動作を防止するように構成したパワーオンリセット信号発生回路に関する。
【０００２】
【従来の技術】
従来のパワーオンリセット信号発生回路は、図５に示すように、電源投入時（パワーオン時）に電源電圧Ｖｄｄにより抵抗Ｒ１を通してコンデンサＣ１を充電させる。コンデンサＣ１の充電電圧がインバーターＩＮＶ１のスレショルドレベル以上になるとパワーオンリセット信号ＰＯＲがハイからローにレベル変化するように構成したものである。
【０００３】
図６を参照してその動作を詳述すると、時間ｔ＝０で電源が投入( 即ち、パワーオン) されると、電源電圧レベルは上昇し一定の電源電圧Ｖｄｄとなる。これに伴いコンデンサＣ１の充電電圧も徐々に上昇し、インバーターＩＮＶ１の入力側に接続されたノードＡの電圧が時間ｔ＝ｔｒ（抵抗Ｒ１とコンデンサＣ１の時定数により決まる）経過した後にインバーターＩＮＶ１のスレショルドレベルに至る。時間ｔ＝ｔｒの間は、インバーターＩＮＶ１からハイレベルのパワーオンリセット信号ＰＯＲが発生し、例えばマイクロコンピュータのＣＰＵ（図示せず）に入力してマイクロコンピュータシステムをリセットする。ノードＡの電圧がインバーターＩＮＶ１のスレショルドレベル以上になる（時間ｔ＝ｔｒ経過後）と、インバーターＩＮＶ１の出力であるパワーオンリセット信号ＰＯＲは、ハイレベルからローレベルに変わり、前記ＣＰＵのリセット状態が解除される。
【０００４】
【発明が解決しようとする問題】
しかしながら、図６に示すように、従来のパワーオンリセット信号発生回路から生じるハイレベルのパワーオンリセット信号ＰＯＲは、パワーオン時点ｔ＝０から予め設定した一定の時間ｔ＝ｔｒ経過後ローレベルに変化するので、ハイレベルのパワーオンリセット信号ＰＯＲを受けてリセットされるいろいろな後続回路に動作の不安定が生じる場合がある。特に、外部発振クロックを利用して駆動するマイクロコンピューターシステムにおいて、外部発振クロックを発生する発振回路が安定する前にパワーオンリセット信号ＰＯＲがハイからローに変化する、即ち、リセットタイムが終了した場合、システムの誤動作の問題が生じる。
【０００５】
つまり、図７に示すように、インバーターＩＮＶ２の両端に水晶振動子ＸＬと抵抗Ｒ２を連結してなる一般的な発振器を使用する場合、図８に示すように、電源がｔ＝０で印加されてからｔ＝ｔｓの時間が経過した後に発振器の出力は安定する。従って、パワーオンリセット信号発生回路の前記リセットタイム（ｔ＝ｔｒ）が前記時間ｔ＝ｔｓより短い場合にはシステムが誤動作する虞れがある。尚、図７中、Ｃ２，Ｃ３はコンデンサである。
【０００６】
かかる問題を解決するため、前記リセットタイムを十分に長くすることが考えられるが、リセットタイムを必要以上に長く設定すると不要な時間が生じるのでシステム動作速度が遅くなる。
以上のように、従来のパワーオンリセット信号発生回路の場合、リセットタイムを短く設定するとシステムの誤動作の危険があり、逆に、リセットタイムを長く設定すると不要にシステム動作を遅延させる結果をもたらすという問題を有する。
【０００７】
本発明はかかる従来の問題点を解決するためのもので、パワーオンリセット信号によるリセットタイムが、発振回路の発振波形が安定してから終了するようにしたパワーオンリセット信号発生回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このため、請求項１に記載の本発明では、発振回路から発生する交番信号に基づいて動作するシステムを、電源の投入に同期してリセットするためのパワーオンリセット信号を発生するパワーオンリセット信号発生回路において、前記発振回路の交番信号が一定レベル以上になったことを検出しスイッチング動作により電源電圧の印加を制御して前記パワーオンリセット信号のレベルを変化させてリセット状態を解除するレベル感知型スイッチング回路を含み、前記レベル感知型スイッチング回路が、前記発振回路の交番信号が入力するシュミットトリガ回路と、該シュミットトリガ回路の出力端を電源ラインに接続する抵抗素子と、前記シュミットトリガ回路の出力が入力する第２インバーターとを備え、前記発振回路の交番信号が一定のレベル以上になると前記第２インバーターから前記パワーオンリセット信号のレベルを変化させるためのレベル感知信号を発生するレベル感知回路と、該レベル感知回路のレベル感知信号に基づいてスイッチングするスイッチング部及び該スイッチング部のスイッチング動作により電源電圧が印加されるコンデンサと当該コンデンサの充電電圧がスレショルドレベル以上になると出力をハイレベルからローレベルに反転する第１インバーターを有し前記第１インバーターのハイレベル出力を前記パワーオンリセット信号として出力する信号出力部を備えるスイッチング回路とを含んで構成した。
【０００９】
かかる構成では、電源の投入によりパワーオンリセット信号が発生してシステムをリセットする。レベル感知型スイッチング回路は、発振回路から発生する交番信号のレベルを感知し、このレベルが一定値以上になるとスイッチング動作により電源電圧の印加を制御してパワーオンリセット信号のレベルを変化させてシステムのリセット状態を解除する。即ち、発振回路の交番信号が一定レベル以上になるまではシュミットトリガ回路の出力はハイレベルの状態であり、第２インバーターの出力がローレベルの状態にある。発振回路の交番信号が一定レベル以上になるとシュミットトリガ回路の出力は、交番信号のレベル変化に応じてローレベルとハイレベルの出力が繰り返し発生し、第２インバーターからハイレベルとローレベルの出力が交互に発生し、レベル感知回路のレベル感知信号としてスイッチング回路のスイッチング部に入力されるようになる。スイッチング回路のスイッチング部は、レベル感知信号の入力によりスイッチング動作を開始する。スイッチング部のスイッチング動作が開始されると、信号出力部のコンデンサに電源電圧が印加されて充電が開始される。コンデンサの充電電圧が第１インバーターのスレショルドレベル以上になると、電源投入に同期して第１インバーターから発生したハイレベルのパワーオンリセット信号がローレベルに反転してパワーオンリセット信号が消滅し、システムのリセット状態を解除する。これにより、発振回路の出力状態が安定してからシステムのリセットが解除されるようになる。
【００１３】
請求項１に記載のように、前記スイッチング部は、ゲートに前記レベル感知回路の出力が入力するＮＭＯＳトランジスタと、ゲートに前記レベル感知回路の出力が第３インバーターを介して入力するＰＭＯＳトランジスタとを備え、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの一端が共通に電源ラインに接続し他端が共通に前記コンデンサに接続するＭＯＳトランジスタスイッチで構成した。
【００１４】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施形態を詳細に説明する。
図１は本発明に係るパワーオンリセット信号発生回路の一実施形態を示すブロック図であり、図２は図１の具体的な回路構成図であり、図３及び図４は、図２の回路の動作を説明するための主要ノードの波形図である。
【００１５】
図１において、本実施形態のパワーオンリセット信号発生回路は、発振回路１の例えば矩形波又は正弦波等の交番信号が一定のレベル以上になったことを検出してスイッチング動作を開始して電源電圧の印加を制御することによりパワーオンリセット信号のレベルを変化させて例えばマイクロコンピュータシステムのリセット状態を解除するレベル感知型スイッチング回路１０を備える。
【００１６】
前記レベル感知型スイッチング回路１０は、発振回路１の出力が一定のレベル以上になると出力信号であるパワーオンリセット信号を変化させるためのレベル感知信号を発生するレベル感知回路２０と、レベル感知回路２０からのレベル感知信号を受けてスイッチング動作して出力信号をハイレベルからローレベルに変化させるスイッチング回路３０とからなる。
【００１７】
発振回路１、レベル感知回路２０及びスイッチング回路３０の具体的な回路を図２に示す。
発振回路１は、図７に示す従来用いられるものと同じ構成である。
レベル感知回路２０は、発振回路１の発振出力が入力するシュミットトリガ回路２１と、シュミットトリガ回路２１の出力端を電源ラインに接続する抵抗素子２２と、シュミットトリガ回路２１の出力を反転させて出力する第２インバーター２３とからなる。ここで、本実施形態では、シュミットトリガ回路２１として３個のインバーターと２個のＮＯＲゲートで構成したものを示したが、公知のものならいずれのものでも用いることができる。
【００１８】
スイッチング回路３０は、ゲートがレベル感知回路２０の第２インバーター２３の出力側に直接接続されるＮＭＯＳトランジスタ及びゲートにレベル感知回路２０の第２インバーター２３の出力が第３インバーター３１Ｂを介して入力するＰＭＯＳトランジスタからなり、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの一端が共通に電源ライン（電源電圧Ｖｄｄ）に接続し他端が後述する信号出力部に接続するＭＯＳトランジスタスイッチ３１Ａを備えるスイッチング部３１と、前記ＭＯＳトランジスタスイッチ３１Ａに接続する抵抗素子３２Ａと、この抵抗素子３２Ａを介して電源電圧Ｖｄｄが充電されるコンデンサ３２Ｂと、コンデンサ３２Ｂの充電電圧に応じて出力が反転する第１インバーター３２Ｃとからなる前述の信号出力部３２とを備える。そして、信号出力部３２の第１インバーター３２Ｃの出力をマイクロコンピュータのＣＰＵ等に供給し、この出力がハイレベルの時にパワーオンリセット信号としてマイクロコンピュータシステムをリセットし、ローレベルの時にリセットが解除される。
【００１９】
尚、スイッチング回路３０の信号出力部３２において、抵抗素子３２Ａを省略して構成してもよい。
図２のように構成された本実施形態の具体的な回路の動作を、図３及び図４を参照して説明する。
図３及び図４は、図２中の各ノードＮ１〜Ｎ３の電圧波形を示し、横軸ｔは電源が印加された時点からの時間を示し、縦軸Ｖは電圧の大きさを示す。
【００２０】
電源が投入される（パワーオン）と、発振回路１は発振を始めるが、初めはその出力波形が遥かに小さく時間が経過すると出力波形は一定のレベルまで次第に多きくなり且つ飽和する。従って、ノードＮ１は図３（Ａ）に示すような電圧波形になる。
シュミットトリガ回路２１の出力、即ち、ノードＮ２の電圧波形は、電源投入時は抵抗素子２２を介して電源電圧Ｖｄｄが加わるのでハイレベル状態になっているが、入力される発振回路１の出力がシュミットトリガ回路２１のトリガレベル以上に上昇すると、発振回路１の発振波形によってその出力が図３（Ｂ）に示すようにローレベル及びハイレベルに変化し、第２インバーター２３によって反転されて出力される。このようにして、発振回路１の出力レベルが一定レベル以上になると、レベル感知回路２０の第２インバーター２３からハイレベル及びローレベルが交互に繰り返すレベル感知信号が発生するようになる。
【００２１】
このように、シュミットトリガ回路２１の出力端を抵抗２２を介して電源ラインに接続すれば、発振回路１の動作が不安定な電源投入時には、ノードＮ２に電源電圧Ｖｄｄが印加されてハイレベルに保持されるので、パワーオンリセット信号ＰＯＲの発生を安定させることができる。
スイッチング回路３０は、電源投入時はＭＯＳトランジスタスイッチ３１Ａがオフ状態なので、信号発生部３２のコンデンサ３２Ｂの充電電圧レベルが第１インバーター３２Ｃのスレショルドレベルより低い。このため、第１インバーター３２Ｃからハイレベルのパワーオンリセット信号ＰＯＲが発生し、マイクロコンピュータのＣＰＵ等をリセット状態にする。その後、発振回路１の出力レベルが安定し前述のようにしてレベル感知回路２０からハイレベル及びローレベルが交互に繰り返すレベル感知信号が発生してスイッチング回路３０のスイッチング部３１に入力すると、ＭＯＳトランジスタスイッチ３１Ａがスイッチング動作を開始する。これにより、電源電圧Ｖｄｄが抵抗素子３２Ａを介してコンデンサ３２Ｂに印加され、コンデンサ３２Ｂが充電し始め図４に示すようにノードＮ３の電圧レベルが徐々に増加する。ノードＮ３の電圧レベルが信号発生部３２の第１インバーター３２Ｃのスレショルドレベルに至るまでは第１インバーター３２Ｃの出力がハイレベルのまま保持されるが、時間ｔ＝ｔｐになってノードＮ３の電圧レベルが第１インバーター３２Ｃのスレショルドレベル以上になると、第１インバーター３２Ｃの出力信号ＰＯＲがローレベルに反転し、マイクロコンピュータシステムのＣＰＵのリセットが解除されるようになる。
【００２２】
このように本実施形態のパワーオンリセット回路によれば、必ず発振回路１の発振出力が安定してからリセット状態が解除されるようになるので、発振回路の出力を基準クロック信号として使用するようなシステムの誤動作を確実に防止できるようになる。また、発振回路１の出力が安定した時に自動的にリセット動作が開始されるので、発振回路１の出力安定までの時間を考慮してリセットタイムを設定する必要がなく回路設計が容易になる。また、リセットタイムが不要に長くなることがなく、システムの動作速度が遅くなることがない。
【００２３】
【発明の効果】
以上のように請求項１、２に記載の発明によるパワーオンリセット信号発生回路によれば、マイクロコンピュータシステム等の基準クロック発生源として用いられる発振回路が安定して動作するようになってからハイレベルのパワーオンリセット信号をローレベルに変化させてリセット状態を解除するので、リセットタイムが不要に長くならずシステムの動作速度を損なうことがなく、適切なリセットタイミングを得ることができ、システムの誤動作を確実に防止できるようになる。
【図面の簡単な説明】
【図１】本発明のパワーオンリセット信号発生回路の一実施形態を示すブロック図
【図２】図１の具体的な回路図
【図３】（Ａ）は図２のノードＮ１の電圧波形図、（Ｂ）は図２のノードＮ２の電圧波形図
【図４】図２のノードＮ３とパワーオンリセット信号の電圧レベルの関係を示す波形図
【図５】従来のパワーオンリセット信号発生回路図
【図６】図５の動作説明のための電圧波形図
【図７】従来の一般的な発振回路図
【図８】図７の発振回路の出力波形図
【符号の説明】
１ 発振回路
１０ レベル感知型スイッチング回路
２０ レベル感知回路
３０ スイッチング回路
３１ スイッチング部
３２ 信号出力部
【発明の属する技術分野】
本発明は、電源の投入に同期してシステムをリセットするためのパワーオンリセット信号を発生するパワーオンリセット信号発生回路に係り、特に、パワーオンリセットの解除タイミングのずれによるシステムの誤動作を防止するように構成したパワーオンリセット信号発生回路に関する。
【０００２】
【従来の技術】
従来のパワーオンリセット信号発生回路は、図５に示すように、電源投入時（パワーオン時）に電源電圧Ｖｄｄにより抵抗Ｒ１を通してコンデンサＣ１を充電させる。コンデンサＣ１の充電電圧がインバーターＩＮＶ１のスレショルドレベル以上になるとパワーオンリセット信号ＰＯＲがハイからローにレベル変化するように構成したものである。
【０００３】
図６を参照してその動作を詳述すると、時間ｔ＝０で電源が投入( 即ち、パワーオン) されると、電源電圧レベルは上昇し一定の電源電圧Ｖｄｄとなる。これに伴いコンデンサＣ１の充電電圧も徐々に上昇し、インバーターＩＮＶ１の入力側に接続されたノードＡの電圧が時間ｔ＝ｔｒ（抵抗Ｒ１とコンデンサＣ１の時定数により決まる）経過した後にインバーターＩＮＶ１のスレショルドレベルに至る。時間ｔ＝ｔｒの間は、インバーターＩＮＶ１からハイレベルのパワーオンリセット信号ＰＯＲが発生し、例えばマイクロコンピュータのＣＰＵ（図示せず）に入力してマイクロコンピュータシステムをリセットする。ノードＡの電圧がインバーターＩＮＶ１のスレショルドレベル以上になる（時間ｔ＝ｔｒ経過後）と、インバーターＩＮＶ１の出力であるパワーオンリセット信号ＰＯＲは、ハイレベルからローレベルに変わり、前記ＣＰＵのリセット状態が解除される。
【０００４】
【発明が解決しようとする問題】
しかしながら、図６に示すように、従来のパワーオンリセット信号発生回路から生じるハイレベルのパワーオンリセット信号ＰＯＲは、パワーオン時点ｔ＝０から予め設定した一定の時間ｔ＝ｔｒ経過後ローレベルに変化するので、ハイレベルのパワーオンリセット信号ＰＯＲを受けてリセットされるいろいろな後続回路に動作の不安定が生じる場合がある。特に、外部発振クロックを利用して駆動するマイクロコンピューターシステムにおいて、外部発振クロックを発生する発振回路が安定する前にパワーオンリセット信号ＰＯＲがハイからローに変化する、即ち、リセットタイムが終了した場合、システムの誤動作の問題が生じる。
【０００５】
つまり、図７に示すように、インバーターＩＮＶ２の両端に水晶振動子ＸＬと抵抗Ｒ２を連結してなる一般的な発振器を使用する場合、図８に示すように、電源がｔ＝０で印加されてからｔ＝ｔｓの時間が経過した後に発振器の出力は安定する。従って、パワーオンリセット信号発生回路の前記リセットタイム（ｔ＝ｔｒ）が前記時間ｔ＝ｔｓより短い場合にはシステムが誤動作する虞れがある。尚、図７中、Ｃ２，Ｃ３はコンデンサである。
【０００６】
かかる問題を解決するため、前記リセットタイムを十分に長くすることが考えられるが、リセットタイムを必要以上に長く設定すると不要な時間が生じるのでシステム動作速度が遅くなる。
以上のように、従来のパワーオンリセット信号発生回路の場合、リセットタイムを短く設定するとシステムの誤動作の危険があり、逆に、リセットタイムを長く設定すると不要にシステム動作を遅延させる結果をもたらすという問題を有する。
【０００７】
本発明はかかる従来の問題点を解決するためのもので、パワーオンリセット信号によるリセットタイムが、発振回路の発振波形が安定してから終了するようにしたパワーオンリセット信号発生回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このため、請求項１に記載の本発明では、発振回路から発生する交番信号に基づいて動作するシステムを、電源の投入に同期してリセットするためのパワーオンリセット信号を発生するパワーオンリセット信号発生回路において、前記発振回路の交番信号が一定レベル以上になったことを検出しスイッチング動作により電源電圧の印加を制御して前記パワーオンリセット信号のレベルを変化させてリセット状態を解除するレベル感知型スイッチング回路を含み、前記レベル感知型スイッチング回路が、前記発振回路の交番信号が入力するシュミットトリガ回路と、該シュミットトリガ回路の出力端を電源ラインに接続する抵抗素子と、前記シュミットトリガ回路の出力が入力する第２インバーターとを備え、前記発振回路の交番信号が一定のレベル以上になると前記第２インバーターから前記パワーオンリセット信号のレベルを変化させるためのレベル感知信号を発生するレベル感知回路と、該レベル感知回路のレベル感知信号に基づいてスイッチングするスイッチング部及び該スイッチング部のスイッチング動作により電源電圧が印加されるコンデンサと当該コンデンサの充電電圧がスレショルドレベル以上になると出力をハイレベルからローレベルに反転する第１インバーターを有し前記第１インバーターのハイレベル出力を前記パワーオンリセット信号として出力する信号出力部を備えるスイッチング回路とを含んで構成した。
【０００９】
かかる構成では、電源の投入によりパワーオンリセット信号が発生してシステムをリセットする。レベル感知型スイッチング回路は、発振回路から発生する交番信号のレベルを感知し、このレベルが一定値以上になるとスイッチング動作により電源電圧の印加を制御してパワーオンリセット信号のレベルを変化させてシステムのリセット状態を解除する。即ち、発振回路の交番信号が一定レベル以上になるまではシュミットトリガ回路の出力はハイレベルの状態であり、第２インバーターの出力がローレベルの状態にある。発振回路の交番信号が一定レベル以上になるとシュミットトリガ回路の出力は、交番信号のレベル変化に応じてローレベルとハイレベルの出力が繰り返し発生し、第２インバーターからハイレベルとローレベルの出力が交互に発生し、レベル感知回路のレベル感知信号としてスイッチング回路のスイッチング部に入力されるようになる。スイッチング回路のスイッチング部は、レベル感知信号の入力によりスイッチング動作を開始する。スイッチング部のスイッチング動作が開始されると、信号出力部のコンデンサに電源電圧が印加されて充電が開始される。コンデンサの充電電圧が第１インバーターのスレショルドレベル以上になると、電源投入に同期して第１インバーターから発生したハイレベルのパワーオンリセット信号がローレベルに反転してパワーオンリセット信号が消滅し、システムのリセット状態を解除する。これにより、発振回路の出力状態が安定してからシステムのリセットが解除されるようになる。
【００１３】
請求項１に記載のように、前記スイッチング部は、ゲートに前記レベル感知回路の出力が入力するＮＭＯＳトランジスタと、ゲートに前記レベル感知回路の出力が第３インバーターを介して入力するＰＭＯＳトランジスタとを備え、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの一端が共通に電源ラインに接続し他端が共通に前記コンデンサに接続するＭＯＳトランジスタスイッチで構成した。
【００１４】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施形態を詳細に説明する。
図１は本発明に係るパワーオンリセット信号発生回路の一実施形態を示すブロック図であり、図２は図１の具体的な回路構成図であり、図３及び図４は、図２の回路の動作を説明するための主要ノードの波形図である。
【００１５】
図１において、本実施形態のパワーオンリセット信号発生回路は、発振回路１の例えば矩形波又は正弦波等の交番信号が一定のレベル以上になったことを検出してスイッチング動作を開始して電源電圧の印加を制御することによりパワーオンリセット信号のレベルを変化させて例えばマイクロコンピュータシステムのリセット状態を解除するレベル感知型スイッチング回路１０を備える。
【００１６】
前記レベル感知型スイッチング回路１０は、発振回路１の出力が一定のレベル以上になると出力信号であるパワーオンリセット信号を変化させるためのレベル感知信号を発生するレベル感知回路２０と、レベル感知回路２０からのレベル感知信号を受けてスイッチング動作して出力信号をハイレベルからローレベルに変化させるスイッチング回路３０とからなる。
【００１７】
発振回路１、レベル感知回路２０及びスイッチング回路３０の具体的な回路を図２に示す。
発振回路１は、図７に示す従来用いられるものと同じ構成である。
レベル感知回路２０は、発振回路１の発振出力が入力するシュミットトリガ回路２１と、シュミットトリガ回路２１の出力端を電源ラインに接続する抵抗素子２２と、シュミットトリガ回路２１の出力を反転させて出力する第２インバーター２３とからなる。ここで、本実施形態では、シュミットトリガ回路２１として３個のインバーターと２個のＮＯＲゲートで構成したものを示したが、公知のものならいずれのものでも用いることができる。
【００１８】
スイッチング回路３０は、ゲートがレベル感知回路２０の第２インバーター２３の出力側に直接接続されるＮＭＯＳトランジスタ及びゲートにレベル感知回路２０の第２インバーター２３の出力が第３インバーター３１Ｂを介して入力するＰＭＯＳトランジスタからなり、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの一端が共通に電源ライン（電源電圧Ｖｄｄ）に接続し他端が後述する信号出力部に接続するＭＯＳトランジスタスイッチ３１Ａを備えるスイッチング部３１と、前記ＭＯＳトランジスタスイッチ３１Ａに接続する抵抗素子３２Ａと、この抵抗素子３２Ａを介して電源電圧Ｖｄｄが充電されるコンデンサ３２Ｂと、コンデンサ３２Ｂの充電電圧に応じて出力が反転する第１インバーター３２Ｃとからなる前述の信号出力部３２とを備える。そして、信号出力部３２の第１インバーター３２Ｃの出力をマイクロコンピュータのＣＰＵ等に供給し、この出力がハイレベルの時にパワーオンリセット信号としてマイクロコンピュータシステムをリセットし、ローレベルの時にリセットが解除される。
【００１９】
尚、スイッチング回路３０の信号出力部３２において、抵抗素子３２Ａを省略して構成してもよい。
図２のように構成された本実施形態の具体的な回路の動作を、図３及び図４を参照して説明する。
図３及び図４は、図２中の各ノードＮ１〜Ｎ３の電圧波形を示し、横軸ｔは電源が印加された時点からの時間を示し、縦軸Ｖは電圧の大きさを示す。
【００２０】
電源が投入される（パワーオン）と、発振回路１は発振を始めるが、初めはその出力波形が遥かに小さく時間が経過すると出力波形は一定のレベルまで次第に多きくなり且つ飽和する。従って、ノードＮ１は図３（Ａ）に示すような電圧波形になる。
シュミットトリガ回路２１の出力、即ち、ノードＮ２の電圧波形は、電源投入時は抵抗素子２２を介して電源電圧Ｖｄｄが加わるのでハイレベル状態になっているが、入力される発振回路１の出力がシュミットトリガ回路２１のトリガレベル以上に上昇すると、発振回路１の発振波形によってその出力が図３（Ｂ）に示すようにローレベル及びハイレベルに変化し、第２インバーター２３によって反転されて出力される。このようにして、発振回路１の出力レベルが一定レベル以上になると、レベル感知回路２０の第２インバーター２３からハイレベル及びローレベルが交互に繰り返すレベル感知信号が発生するようになる。
【００２１】
このように、シュミットトリガ回路２１の出力端を抵抗２２を介して電源ラインに接続すれば、発振回路１の動作が不安定な電源投入時には、ノードＮ２に電源電圧Ｖｄｄが印加されてハイレベルに保持されるので、パワーオンリセット信号ＰＯＲの発生を安定させることができる。
スイッチング回路３０は、電源投入時はＭＯＳトランジスタスイッチ３１Ａがオフ状態なので、信号発生部３２のコンデンサ３２Ｂの充電電圧レベルが第１インバーター３２Ｃのスレショルドレベルより低い。このため、第１インバーター３２Ｃからハイレベルのパワーオンリセット信号ＰＯＲが発生し、マイクロコンピュータのＣＰＵ等をリセット状態にする。その後、発振回路１の出力レベルが安定し前述のようにしてレベル感知回路２０からハイレベル及びローレベルが交互に繰り返すレベル感知信号が発生してスイッチング回路３０のスイッチング部３１に入力すると、ＭＯＳトランジスタスイッチ３１Ａがスイッチング動作を開始する。これにより、電源電圧Ｖｄｄが抵抗素子３２Ａを介してコンデンサ３２Ｂに印加され、コンデンサ３２Ｂが充電し始め図４に示すようにノードＮ３の電圧レベルが徐々に増加する。ノードＮ３の電圧レベルが信号発生部３２の第１インバーター３２Ｃのスレショルドレベルに至るまでは第１インバーター３２Ｃの出力がハイレベルのまま保持されるが、時間ｔ＝ｔｐになってノードＮ３の電圧レベルが第１インバーター３２Ｃのスレショルドレベル以上になると、第１インバーター３２Ｃの出力信号ＰＯＲがローレベルに反転し、マイクロコンピュータシステムのＣＰＵのリセットが解除されるようになる。
【００２２】
このように本実施形態のパワーオンリセット回路によれば、必ず発振回路１の発振出力が安定してからリセット状態が解除されるようになるので、発振回路の出力を基準クロック信号として使用するようなシステムの誤動作を確実に防止できるようになる。また、発振回路１の出力が安定した時に自動的にリセット動作が開始されるので、発振回路１の出力安定までの時間を考慮してリセットタイムを設定する必要がなく回路設計が容易になる。また、リセットタイムが不要に長くなることがなく、システムの動作速度が遅くなることがない。
【００２３】
【発明の効果】
以上のように請求項１、２に記載の発明によるパワーオンリセット信号発生回路によれば、マイクロコンピュータシステム等の基準クロック発生源として用いられる発振回路が安定して動作するようになってからハイレベルのパワーオンリセット信号をローレベルに変化させてリセット状態を解除するので、リセットタイムが不要に長くならずシステムの動作速度を損なうことがなく、適切なリセットタイミングを得ることができ、システムの誤動作を確実に防止できるようになる。
【図面の簡単な説明】
【図１】本発明のパワーオンリセット信号発生回路の一実施形態を示すブロック図
【図２】図１の具体的な回路図
【図３】（Ａ）は図２のノードＮ１の電圧波形図、（Ｂ）は図２のノードＮ２の電圧波形図
【図４】図２のノードＮ３とパワーオンリセット信号の電圧レベルの関係を示す波形図
【図５】従来のパワーオンリセット信号発生回路図
【図６】図５の動作説明のための電圧波形図
【図７】従来の一般的な発振回路図
【図８】図７の発振回路の出力波形図
【符号の説明】
１ 発振回路
１０ レベル感知型スイッチング回路
２０ レベル感知回路
３０ スイッチング回路
３１ スイッチング部
３２ 信号出力部
Claims (2)
- 発振回路から発生する交番信号に基づいて動作するシステムを、電源の投入に同期してリセットするためのパワーオンリセット信号を発生するパワーオンリセット信号発生回路において、
前記発振回路の交番信号が一定レベル以上になったことを検出しスイッチング動作により電源電圧の印加を制御して前記パワーオンリセット信号のレベルを変化させてリセット状態を解除するレベル感知型スイッチング回路を含み、
前記レベル感知型スイッチング回路が、
前記発振回路の交番信号が入力するシュミットトリガ回路と、該シュミットトリガ回路の出力端を電源ラインに接続する抵抗素子と、前記シュミットトリガ回路の出力が入力する第２インバーターとを備え、前記発振回路の交番信号が一定のレベル以上になると前記第２インバーターから前記パワーオンリセット信号のレベルを変化させるためのレベル感知信号を発生するレベル感知回路と、
該レベル感知回路のレベル感知信号に基づいてスイッチングするスイッチング部及び該スイッチング部のスイッチング動作により電源電圧が印加されるコンデンサと当該コンデンサの充電電圧がスレショルドレベル以上になると出力をハイレベルからローレベルに反転する第１インバーターを有し前記第１インバーターのハイレベル出力を前記パワーオンリセット信号として出力する信号出力部を備えるスイッチング回路と
を含んでなることを特徴とするパワーオンリセット信号発生回路。 - 前記スイッチング部は、ゲートに前記レベル感知回路の出力が入力するＮＭＯＳトランジスタと、ゲートに前記レベル感知回路の出力が第３インバーターを介して入力するＰＭＯＳトランジスタとを備え、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの一端が共通に電源ラインに接続し他端が共通に前記コンデンサに接続するＭＯＳトランジスタスイッチからなる請求項１記載のパワーオンリセット信号発生回路。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR35332/1996 | 1996-08-24 | ||
| KR1019960035332A KR100202174B1 (ko) | 1996-08-24 | 1996-08-24 | 파우어 온 리세트 신호 발생 회로 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH1098365A JPH1098365A (ja) | 1998-04-14 |
| JP3774038B2 true JP3774038B2 (ja) | 2006-05-10 |
| JP3774038B6 JP3774038B6 (ja) | 2006-08-02 |
Family
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19980015875A (ko) | 1998-05-25 |
| JPH1098365A (ja) | 1998-04-14 |
| KR100202174B1 (ko) | 1999-06-15 |
| US5933036A (en) | 1999-08-03 |
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