JP4353791B2 - パルス発生器 - Google Patents

Description

本発明は、周期的なパルスを発生するパルス発生器に関するものである。

パルスを周期的に発生することが可能なパルス発生器には、例えば特許文献１に記載されたパルス発生回路がある。
特開平５−２４３９２８号公報

特許文献１のパルス発生回路は、リセットセットフリップフロップ（以下、ＲＳ−ＦＦという）と遅延回路とを備えている。ＲＳ−ＦＦのセット端子に、例えばクロック信号が入力される。クロック信号の立上がりに同期してＲＳ−ＦＦの出力信号が高レベルに遷移する。クロック信号の立上がりから所定の遅延時間だけ遅れて立ち上がる信号を遅延回路で生成し、ＲＳ−ＦＦのリセット端子に入力すると、ＲＳ−ＦＦがリセットされ、ＲＳ−ＦＦの出力信号が低レベルになる。これにより、パルスが形成される。

しかしながら、特許文献１のパルス発生回路のように、遅延回路を用いたパルス発生器では、遅延回路で設定する遅延時間が固定されているので、クロック信号の周波数を変化させると、出力信号の高レベルの期間は定まるが、低レベルの期間は期間は変化する。周波数が高くなれば、出力信号における低レベルの期間が短くなる。したがって、例えばパルス発生回路の出力信号を入力し、その出力信号の低レベルの期間を検出して動作する回路があれば、その回路の動作が不安定になることが想定された。

本発明は、このような現状を鑑みてなされた発明であり、パルスとパルスの間に所定の期間が存在するパルス信号を生成できるパルス発生器を提供することを目的とする。

上記目的を達成するために、本発明の観点に係るパルス発生器は、周波数が可変のクロック信号を発生する発振回路と、前記クロック信号の各１周期内で該クロック信号の立上がりから所定の時間が経過したタイミングを検出するタイミング検出回路と、前記発振回路及び前記タイミング検出回路に接続され、前記クロック信号の立上がったとき第１の論理レベルとなり、該第１の論理レベルになった後に前記タイミング検出回路が検出したタイミングで第２の論理レベルとなるパルス信号を形成するパルス形成回路と、前記クロック信号の周波数の変化に連動して基準値を変化させる基準値変更回路とを備え、前記タイミング検出回路は、前記基準値に応じた前記タイミングを検出し、前記クロック信号の周波数に応じて前記基準値が変化することにより、前記クロック信号の各１周期内で前記パルス信号の第２の論理レベルになっている期間が一定になることを特徴とする。

このような構成を採用したことにより、タイミング検出回路により、クロック信号の各周期内で該クロック信号の立上がりから所定の時間が経過したタイミングが検出される。パルス形成回路は、クロック信号が立上がったときにパルス信号を第１の論理レベルに設定し、タイミング検出回路が検出したタイミングでパルス信号を第２の論理レベルにする。即ち、クロック信号のある周期で、クロック信号が立上がると、パルス信号が第１の論理レベルになり、次の周期で再びクロック信号が立ち上がる前に、パルス信号が第２の論理レベルになる。クロック信号の周波数が高くなっても、タイミング検出回路によって前記タイミングが検出するまでの時間が短くなり、パルス信号が第２の論理レベルとなる期間が短くなることが防止される。

なお、前記タイミング検出回路は、コンデンサと、前記周波数の変化に伴って電流値が増減する充電電流を前記コンデンサに与えて充電する充電回路と、前記コンデンサの充電電圧と前記基準値とを比較し、該充電電圧が前記基準値に到達したときを前記タイミングとして検出する比較回路と、前記パルス形成回路の出力するパルス信号が前記第２の論理レベルの期間に前記コンデンサを放電させる放電回路と、を備えてもよい。

また、前記基準値変更回路は、定電流源に接続された抵抗と、前記抵抗と並列に接続され、前記周波数に応じて変化する電流を流す素子とを備え、前記抵抗から前記基準値を発生するようにしてもよい。

また、前記発振回路は、流入電流の電流値に応じて前記クロック信号の周波数が変化する構成としてもよい。この場合、前記充電回路は、前記発振回路の流入電流に比例する電流を前記コンデンサに与えてもよい。

また、前記コンデンサの容量により、前記パルス信号が第２の論理レベルになっている期間が定まるようにしてもよい。

また、前記定電流源の出力電流の電流値をＩ１、前記抵抗の抵抗値をＲ１、
前記素子に流れる電流の電流値をＩ、前記コンデンサの容量をＣ１とすると、
前記周期Ｔは、Ｔ＝Ｒ１・Ｃ１・Ｉ１／Ｉ
であっても良い。
また、前記パルス信号が第２の論理レベルになっている期間Ｔａが
Ｔａ＝Ｒ１・Ｃ１
になっていてもよい。

本発明のパルス発生器によれば、周波数が変化してもパルスとパルスの間が短くならないパルス信号を発生することができる。

図１は、本発明の実施形態に係るパルス発生器を示す構成図である。
このパルス発生器は、クロック信号を発生する発振回路（ＯＳＣ）１０と、パルス形成回路として機能するリセットセットフリップフロップ（以下、ＲＳ−ＦＦという）２０と、制御回路３０とを備えている。

発振回路１０は、流入電流の電流値に応じた周波数のクロック信号Ｓ１０を出力する電流制御型であり、発振回路１０の発振周波数ｆは、流入電流をＩ、定数をＫとすると、
ｆ＝Ｋ＊Ｉ
となる。

ＲＳ−ＦＦ２０のセット端子（Ｓ）に、発振回路１０の出力端子が接続されている。ＲＳ−ＦＦ２０のリセット端子（Ｒ）に、制御回路３０から、後述するタイミング検出信号Ｓ４０が与えられる接続になっている。

制御回路３０は、ソースが電源Ｖｃｃに接続された４個のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３１、３２，３３，３４と、可変電流源３５と、定電流源３６と、タイミング検出回路４０とを備えている。

可変電流源３５は、ＰＭＯＳ３１のドレインとグランドＧＮＤとの間に接続されている。定電流源３６は、電源Ｖｃｃに接続されている。
ＰＭＯＳ３１〜３４のゲートは、ＰＭＯＳ３１のドレインに共通に接続され、ＰＭＯＳ３１〜３４がカレントミラーを構成している。ＰＭＯＳ３４のドレインが、発振回路１０の入力端子に接続されている。つまり、ＰＭＯＳ３４のドレイン電流が、発振回路１０の流入電流Ｉになる。

タイミング検出回路４０は、ＲＳ−ＦＦ２０をリセットするタイミングを検出してタイミング検出信号Ｓ４０で示す回路であり、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）４１，４２と、抵抗４３と、コンデンサ４４と、ＮＭＯＳ４５と、比較回路４６と、インバータ４７とを備えている。

ＮＭＯＳ４１のソースは、グランドＧＮＤに接続され、ＮＭＯＳ４１のドレインは、ＰＭＯＳ３２のドレインに接続されている。ＮＭＯＳ４２のソースは、グランドＧＮＤに接続され、ＮＭＯＳ４２のドレインが定電流源３６と、抵抗４３の一端とに、接続されている。

ＮＭＯＳ４１，４２のゲートは、ＮＭＯＳ４１のドレインに接続され、ＮＭＯＳ４１，４２がカレントミラーを構成している。抵抗４３の他端は、グランドＧＮＤに接続されている。

コンデンサ４４の一方の電極は、ＰＭＯＳ３３のドレインに接続され、コンデンサ４４の他方の電極は、グランドＧＮＤに接続されている。ＰＭＯＳ３３がコンデンサ４４の充電回路を構成する。

このコンデンサ４４の一方の電極は、さらに、比較回路４６の一方の入力端子（＋）に接続されると共に、ＮＭＯＳ４５のドレインに接続されている。ＮＭＯＳ４５のソースは、グランドＧＮＤに接続されている。ＮＭＯＳ４５は、コンデンサ４４の放電回路となる。

比較回路４６の他方の入力端子（−）は、抵抗４３の一端と接続されている。比較回路４６の出力端子が、ＲＳ−ＦＦ２０のリセット端子（Ｒ）に接続されている。ＲＳ−ＦＦ２０の出力端子（Ｑ）は、インバータ４７の入力端子に接続され、インバータ４７の出力端子が、ＮＭＯＳ４５のゲートに接続されている。

次に、このパルス発生器の動作を図２を参照しつつ、説明する。
図２は、図１のパルス発生器の動作を説明するための波形図である。

可変電流源３５の出力電流に等しい電流が、ＰＭＯＳ３４のドレインから出力されて発振回路１０に流入する。発振回路１０は、可変電流源３５の出力電流に比例した周波数のクロック信号Ｓ１０を発生する（図２（ａ）)。

クロック信号Ｓ１０の立上がりに同期して、ＲＳ−ＦＦ２０はセットされ、ＲＳ−ＦＦ２０の出力信号であるパルス信号Ｓ２０は、第２の論理レベルの低レベル（以下、“Ｌ”という）から第１の論理レベルである高レベル（以下、“Ｈ”という）に遷移する（図２（ｄ））。

パルス信号Ｓ２０が“Ｈ”になると、インバータ４７の出力信号Ｓ４７が、“Ｈ”から“Ｌ”に遷移する（図２（ｅ））。出力信号Ｓ４７が“Ｌ”になることにより、ＮＭＯＳ４５がオフし、コンデンサ４４の充電が開始される。コンデンサ４４の充電電流は、ＰＭＯＳ３３のドレイン電流である。充電により、コンデンサ４４の充電電圧は、上昇する（図２（ｃ））。

一方、抵抗４３は、定電流源３６の出力電流の一部を流し、その電流に対応する電圧を発生する。この抵抗４３で発生する電圧Ｖａは、比較回路４６の基準値となる。比較回路４６は、抵抗４３で発生する電圧Ｖａとコンデンサ４４の充電電圧とを比較し、その比較結果をタイミング検出信号Ｓ４０で示す。タイミング検出信号Ｓ４０は、コンデンサ４４の充電電圧が抵抗４３で発生する電圧Ｖａに到達したときに、“Ｌ”から“Ｈ”に変化する（図２（ｂ））。

タイミング検出信号Ｓ４０が、“Ｈ”になると、ＲＳ−ＦＦ２０がリセットされ、ＲＳ−ＦＦ２０の出力するパルス信号Ｓ２０が“Ｌ”に遷移する。コンデンサ４４の容量を適切に決定することにより、クロック信号Ｓ１０が次に立上がるよりも時間Ｔａだけ前に、タイミング検出信号Ｓ４０が“Ｈ”にすることができる。即ち、クロック信号Ｓ１０の１周期Ｔの期間内に１つのパルスが形成される。

パルス信号Ｓ２０が“Ｌ”になると、インバータ４７が“Ｈ”を出力し、ＮＭＯＳ４５がオンし、コンデンサ４４を放電させる。

以上の動作が、クロック信号Ｓ１０の各周期Ｔごとに繰り返され、クロック信号Ｓ１０の周期でパルスの形成されたパルス信号Ｓ２０を出力することができる。

ここで、本実施形態のパルス発生器と従来のパルス発生器とを比較するために、図３の回路を考える。
図３は、従来例を示す回路図である。図４は、従来例の動作を説明するための波形図である。

図３の従来例では、発振回路５１の発生するクロック信号Ｓ５１がＲＳ−ＦＦ５２のリセット端子（Ｒ）に直接入力されるとともに、そのクロック信号Ｓ５１が遅延回路５３を介してＲＳ−ＦＦ５２のセット端子（Ｓ）に入力される。

この場合、図４のように、クロック信号Ｓ５１が“Ｌ”から“Ｈ”に遷移したときに、ＲＳ−ＦＦ５２の出力するパルス信号Ｓ５２は“Ｌ”になる。遅延回路５３の出力信号Ｓ５３は、クロック信号Ｓ５１を遅延時間Ｔｄだけ遅延したものとなる。

信号Ｓ５３が“Ｌ”から“Ｈ”に遷移したときに、ＲＳ−ＦＦ５２がセットされるので、遅延回路５３の遅延時間Ｔｄだけ遅れてパルス信号Ｓ５２が“Ｈ”に戻る。即ち、クロック信号Ｓ５１の１つの周波Ｔ１の内で、パルス信号Ｓ５２は、遅延時間Ｔｄに相当する期間、“Ｌ”になっている。この遅延期間Ｔｄは、固定である。クロック信号Ｓ５１の周波数が高くなると、パルス信号Ｓ５２の周波数も高くなるが、パルス信号Ｓ５２の“Ｌ”期間は、変化せず、“Ｈ”の期間が減少する。

これに対し、本実施形態のパルス発生器では、可変電流源３５の出力電流を増加させると、クロック信号Ｓ１０はそれに比例して周波数が増加し、周期Ｔが短くなる。この場合には、ＰＭＯＳ３３のドレイン電流が増加することになるので、コンデンサ４４の充電速度が速くなる。そのため、タイミング検出信号が“Ｌ”から“Ｈ”に遷移するタイミングが速くなる。つまり、クロック信号Ｓ１０の１周期Ｔの期間内で、パルス信号Ｓ２０が“Ｈ”となっている期間が短くなる。

ここで、抵抗４３の抵抗値をＲ１、可変電流源３５の出力電流の電流値をＩ、定電流源３６の出力電流の電流値をＩ１、コンデンサ４４の容量値をＣ１とすると、ＰＭＯＳ３３，３４及びＮＭＯＳ４２に流れる電流の電流値のＩとなり、抵抗４３の一端の電位Ｖｔｈは、（１）式で表される。
Ｖｔｈ＝Ｒ１・（Ｉ１−Ｉ） （１）

また、コンデンサ４４の充電電圧Ｖａを電位Ｖｔｈを越えるときの、その充電電圧Ｖａは、次の（２）式で表される。

また、コンデンサ４４の充電電圧Ｖａが電位Ｖｔｈを越えるときには、該充電電圧Ｖａと電位Ｖｔｈとがほぼ等しくなるので、パルス信号Ｓ２０が“Ｌ”になっている期間をＴａとすると、
Ｒ１・（Ｉ１−Ｉ）＝（Ｔ−Ｔａ）・Ｉ／Ｃ１ （３）
の関係が成り立つ。

この（３）式により、パルス信号Ｓ２０が“Ｌ”になっている期間Ｔａは、
Ｔａ＝Ｒ１・Ｃ１＋Ｔ−Ｒ１・Ｃ１・Ｉ１／Ｉ （４）
で与えられる。
また、発振回路１０が出力するクロック信号の周波数ｆを、
ｆ＝Ｋ・Ｉ＝（１／Ｒ１／Ｃ１／Ｉ１）・Ｉ （５）
を満たすように設定すれば、つまり、定数Ｋが（１／Ｒ１／Ｃ１／Ｉ１）と等しくなるように設定すれば、周期Ｔは、
Ｔ＝Ｒ１・Ｃ１・Ｉ１／Ｉ （６）
で与えられる。（４）式に（６）式を代入すれば、期間Ｔａは、
Ｔａ＝Ｒ１・Ｃ１ （７）
で与えられる。

（７）式からも分かるように、発振回路１０の出力するクロック信号の周波数ｆを制御している電流値Ｉが変化した場合でも、期間Ｔａは、常に一定に保たれる。

したがって、この実施形態のパルス発生回路では、クロック信号Ｓ１０の１周期Ｔに、必ず１つパルスが形成され、パルス信号Ｓ２０の“Ｌ”の期間Ｔａが周波数にかかわらず一定になる。つまり、パルスとパルスの間が一定になる。

尚、本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。
例えば、発振回路１０を電圧制御型の発振回路とし、発振回路１０の印加電圧に応じて電流を生成してコンデンサ４４を充電するようにしてもよい。
また、ＰＭＯＳ３１〜３４及びＮＭＯＳ４１，４２，４５を、バイポーラトランジスタで構成してもよい。

本発明の実施形態に係るパルス発生器の構成図である。 図１のパルス発生器の動作を説明するための波形図である。 従来例を示す図である。 図３の従来例の動作を説明するための波形図である。

符号の説明

１０ 発振回路
２０ ＲＳ−ＦＦ
４０ タイミング検出回路
４４ コンデンサ
４６ 比較回路
Ｓ１０ クロック信号
Ｓ２０ パルス信号
Ｓ４０ タイミング検出信号

Claims (8)

1. 周波数が可変のクロック信号を発生する発振回路と、
   前記クロック信号の各１周期内で該クロック信号の立上がりから所定の時間が経過したタイミングを検出するタイミング検出回路と、
   前記発振回路及び前記タイミング検出回路に接続され、前記クロック信号の立上がったとき第１の論理レベルとなり、該第１の論理レベルになった後に前記タイミング検出回路が検出したタイミングで第２の論理レベルとなるパルス信号を形成するパルス形成回路と、
   前記クロック信号の周波数の変化に連動して基準値を変化させる基準値変更回路とを備え、
   前記タイミング検出回路は、前記基準値に応じた前記タイミングを検出し、前記クロック信号の周波数に応じて前記基準値が変化することにより、前記クロック信号の各１周期内で前記パルス信号の第２の論理レベルになっている期間が一定になることを特徴とするパルス発生器。
2. 前記タイミング検出回路は、
   コンデンサと、
   前記周波数の変化に伴って電流値が増減する充電電流を前記コンデンサに与えて充電する充電回路と、
   前記コンデンサの充電電圧と前記基準値とを比較し、該充電電圧が前記基準値に到達したときを前記タイミングとして検出する比較回路と、
   前記パルス形成回路の出力するパルス信号が前記第２の論理レベルの期間に前記コンデンサを放電させる放電回路と、
   を備えることを特徴とする請求項１に記載のパルス発生器。
3. 前記基準値変更回路は、
   定電流源に接続された抵抗と、
   前記抵抗と並列に接続され、前記周波数に応じて変化する電流を流す素子とを備え、
   前記抵抗から前記基準値を発生する、
   ことを特徴とする請求項１または２に記載のパルス発生器。
4. 前記発振回路は、流入電流の電流値に応じて前記クロック信号の周波数が変化する構成としたことを特徴とする請求項１乃至３のいずれか１項に記載のパルス発生器。
5. 前記充電回路は、前記発振回路の流入電流に比例する電流を前記コンデンサに与えることを特徴とする請求項４に記載のパルス発生器。
6. 前記コンデンサの容量により、前記パルス信号が第２の論理レベルになっている期間が定まることを特徴とする請求項２乃至５のいずれか１項に記載のパルス発生器。
7. 前記定電流源の出力電流の電流値をＩ１、
   前記抵抗の抵抗値をＲ１、
   前記素子に流れる電流の電流値をＩ、
   前記コンデンサの容量をＣ１とすると、
   前記周期Ｔは、
   Ｔ＝Ｒ１・Ｃ１・Ｉ１／Ｉ
   であることを特徴とする請求項３乃至６のいずれか１項に記載のパルス発生器。
8. 前記パルス信号が第２の論理レベルになっている期間Ｔａが
   Ｔａ＝Ｒ１・Ｃ１
   になっていることを特徴とする請求項７に記載のパルス発生器。

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