JP4349195B2 - スイッチング電源回路 - Google Patents

Description

本発明は、ＰＷＭ制御方式のスイッチング電源回路に関し、特に、スイッチング電源回路におけるノイズ等の微小幅パルスを除去する構成に関する。

従来から、スイッチング電源回路におけるスイッチング素子としてのトランジスタをＰＷＭ制御する、ＰＷＭ制御方式のスイッチング電源装置が知られている。ＰＷＭ制御方式のスイッチング電源装置は、例えば特許文献１に示すようなものがある。
また、ＰＷＭ制御方式のスイッチング電源回路としては、図８に示すようなものがある。図８のスイッチング電源回路における誤差増幅器１０１は、出力電圧Ｖｏｕｔを抵抗Ｒ１・Ｒ２により抵抗分圧して得られる電圧Ｖｓと、目標となる基準電圧Ｖｒとの差を一定の割合で増幅し、出力電圧Ｂを生成する。
この出力電圧ＶＢとＰＷＭ三角波発生器１０３から出力されるＰＷＭ三角波信号Ａは、ＰＷＭ比較器１０２にて大小関係が比較され、Ｂ＞ＡであるときはＨｉレベルのＰＷＭ信号Ｃが、Ｂ＜Ａ時はＬｏレベルのＰＷＭ信号Ｃを得る。
このＰＷＭ信号Ｃはレベルシフト回路１０４を経て、メインＭＯＳ駆動信号Ｄとなり、メインＭＯＳ素子１０５を駆動する。同様にＰＷＭ信号Ｃは反転器１０７を経て転流ＭＯＳ駆動信号Ｅとなり、転流ＭＯＳ素子１０６を駆動する。

すなわち、出力電圧Ｖｏｕｔの分圧Ｖｓが目標である基準電圧Ｖｒより低い場合は、Ｂ＞ＡとなってＨｉレベルのＰＷＭ信号Ｃが生成される。生成されたＰＷＭ信号ＣはＨｉレベルの信号Ｄ及びＬｏレベルの信号Ｅを生成し、転流ＭＯＳ素子１０６をオフするとともにメインＭＯＳ素子１０５をオンさせることによって、出力電圧Ｖｏｕｔを上昇させるよう動作する。
一方、出力電圧Ｖｏｕｔの分圧Ｖｓが目標である基準電圧Ｖｒより高い場合は、Ｂ＜Ａとなり、ＬｏレベルのＰＷＭ信号Ｃが生成される。生成されたＰＷＭ信号ＣはＬｏレベルの信号Ｄ及びＨｉレベルの信号Ｅを生成し、メインＭＯＳ素子１０５をオフするとともに転流ＭＯＳ素子１０６をオンさせることによって、出力電圧Ｖｏｕｔを下降させるよう動作する。

特開平９−１７２７７６号公報

前述の図８に示されるスイッチング電源回路においては、図９に示すように、ＰＷＭ比較器１０２からのＰＷＭ比較器出力信号Ｃが、幅の狭いパルス信号として出力された場合、メインＭＯＳ素子１０５および転流ＭＯＳ素子１０６といった出力トランジスタの駆動信号Ｄ・Ｅとして伝達される。
しかし、出力トランジスタのオン・オフ速度が、このパルス信号に追従できないため、メインＭＯＳ素子１０５および転流ＭＯＳ素子１０６の中点電圧は変化せず、出力電圧Ｖｏｕｔの制御には寄与しないゲート駆動損失が発生することとなる。
つまり、図８に示すスイッチング電源回路等の従来の回路には微小幅パルスの除去処理部がなく、この微小幅パルスにより出力トランジスタを駆動しようとする動作が行われるため、無駄な駆動電流を消費することとなってしまう。
そこで、本発明では、出力トランジスタ（メインＭＯＳ素子１０５および転流ＭＯＳ素子１０６）のオン・オフ速度が追従できないような幅の狭い微小幅パルスを除去して、出力電圧Ｖｏｕｔの制御に寄与できないような出力トランジスタのゲート駆動による電流損失を防止できる、スイッチング電源回路を提供するものである。

上記課題を解決するスイッチング電源回路は、以下の特徴を有する。
即ち、請求項１記載の如く、ＰＷＭ制御により制御されるスイッチング電源回路において、該スイッチング電源回路の出力電圧を制御する出力トランジスタと、出力電圧からフィードバックされた電圧と予め設定された基準電圧とを比較増幅する手段と、比較増幅結果と基準信号とから前記出力トランジスタを駆動するＰＷＭ信号を発生する手段と、ＰＷＭ信号の微小パルス幅の成分を除去する微小パルス除去手段とを有し、前記微小パルス除去手段は、前記ＰＷＭ信号が入力される積分回路と、前記ＰＷＭ信号および積分回路からの出力信号が入力されるＮＡＮＤゲートと、前記積分回路からの出力信号および前記ＮＡＮＤゲートからの出力信号がそれぞれ入力されるＩＮＶゲートと、前記ＩＮＶゲートにより反転された積分回路からの出力信号および前記ＮＡＮＤゲートからの出力信号が入力されるフリップフロップとを備え、前記積分回路からの出力信号が入力されるＮＡＮＤゲートおよびＩＮＶゲートの閾値が、前記ＮＡＮＤゲートおよびＩＮＶゲートの電源電圧の１／２に設定される。
これにより、所定のパルス幅以下のＰＷＭ信号が微小パルス除去手段により除去されて、微小パルス除去手段から出力されることがなく、微小幅パルスによる出力トランジスタを駆動しようとする動作が行われることがなく、スイッチング電源回路の出力電圧制御に寄与しない無駄な駆動電流の損失を防止することができる。
また、ＰＷＭ信号を発生する手段に乗るノイズにより出力トランジスタが誤作動することを防止することができる。

また、請求項２記載の如く、前記微小パルス除去手段にて除去されるＰＷＭ信号のパルス幅は、積分回路により立ち上がりを遅らせられた信号が、予め定められた電圧の閾値に達することなく立ち下がる信号となるパルス幅である。
これにより、出力トランジスタの仕様に合わせて積分回路の仕様を決定することで、除去する微小幅パルスのパルス幅を容易に設定することが可能となる。

また、請求項３記載の如く、前記積分回路は、抵抗とコンデンサとで構成されるＣＲ積分回路であり、前記微小パルス除去手段にて除去されるＰＷＭ信号のパルス幅は、ＣＲ積分回路のコンデンサ値と抵抗値により定まる。
これにより、出力トランジスタの仕様に合わせてＣＲ積分回路の仕様を決定することで、除去する微小幅パルスのパルス幅を容易に設定することが可能となる。

本発明によれば、微小幅パルスによる出力トランジスタを駆動しようとする動作が行われることがなく、スイッチング電源回路の出力電圧制御に寄与しない無駄な駆動電流の損失を防止することができる。
また、ＰＷＭ信号を発生する手段に乗るノイズにより出力トランジスタが誤作動することを防止することができる。
さらに、出力トランジスタの仕様に合わせて積分回路の仕様を決定することで、除去する微小幅パルスのパルス幅を容易に設定することが可能となる。

次に、本発明を実施するための形態を、添付の図面を用いて説明する。
まず、本発明のスイッチング電源回路について説明する。
図１に示すスイッチング電源回路は、ＰＷＭ制御方式のスイッチング電源装置に構成されており、出力電圧Ｖｏｕｔを制御する出力トランジスタであるメインＭＯＳ素子５および転流ＭＯＳ素子６と、出力電圧Ｖｏｕｔから抵抗Ｒ１・Ｒ２にて抵抗分圧された後にフィードバックされた電圧Ｖｓと予め設定された基準電圧Ｖｒとを比較増幅する手段である誤差増幅器１と、誤差増幅器１からの比較増幅結果である出力信号ＢとＰＷＭ三角波発生器３から出力される基準信号としてのＰＷＭ三角波信号Ａとから、前記メインＭＯＳ素子５および転流ＭＯＳ素子６を駆動するためのＰＷＭ信号Ｃを発生するＰＷＭ比較器２と、ＰＷＭ信号Ｃにおけるノイズ等の微小パルス幅の成分を除去する微小パルス除去手段である微小パルス除去回路８・８、などを備えている。

このスイッチング電源回路における誤差増幅器１は、出力電圧Ｖｏｕｔを抵抗Ｒ１・Ｒ２により抵抗分圧して得られる電圧Ｖｓと、目標となる基準電圧Ｖｒとの差を一定の割合で増幅し、出力信号Ｂを生成する。
なお、本例ではフィードバックされる電圧Ｖｓは、出力電圧Ｖｏｕｔを抵抗Ｒ１・Ｒ２により抵抗分圧して得られたものであるが、出力電圧Ｖｏｕｔをそのままフィードバック電圧として用いることも可能である。つまり、出力電圧Ｖｏｕｔをフィードバックした電圧Ｖｓとは、出力電圧Ｖｏｕｔを分圧した後にフィードバックした電圧だけでなく、出力電圧Ｖｏｕｔを直接フィードバックした電圧をも含むものである。
この出力信号ＢとＰＷＭ三角波発生器３から出力されるＰＷＭ三角波信号Ａは、ＰＷＭ比較器２にて大小関係が比較され、Ｂ＞ＡであるときはＨｉレベルのＰＷＭ信号Ｃを、Ｂ＜Ａ時はＬｏレベルのＰＷＭ信号Ｃを得る。
このＰＷＭ信号Ｃは、微小幅パルス除去回路８およびレベルシフト回路４を経て、メインＭＯＳ駆動信号Ｄとなり、メインＭＯＳ素子５を駆動する。また、ＰＷＭ信号Ｃは、反転器７および微小幅パルス除去回路８を経て、転流ＭＯＳ駆動信号Ｅとなり、転流ＭＯＳ素子６を駆動する。メインＭＯＳ素子５および転流ＭＯＳ素子６の駆動により中点電圧Ｆが得られる。

すなわち、出力電圧Ｖｏｕｔの分圧Ｖｓが目標である基準電圧Ｖｒより低い場合は、Ｂ＞ＡとなってＨｉレベルのＰＷＭ信号Ｃが生成される。生成されたＰＷＭ信号Ｃは、Ｈｉレベルの信号Ｄ及びＬｏレベルの信号Ｅを生成し、転流ＭＯＳ素子６をオフするとともにメインＭＯＳ素子５をオンさせることによって、出力電圧Ｖｏｕｔを上昇させるよう動作する。
一方、出力電圧Ｖｏｕｔの分圧Ｖｓが目標である基準電圧Ｖｒより高い場合は、Ｂ＜Ａとなり、ＬｏレベルのＰＷＭ信号Ｃが生成される。生成されたＰＷＭ信号Ｃは、Ｌｏレベルの信号Ｄ及びＨｉレベルの信号Ｅを生成し、メインＭＯＳ素子５をオフするとともに転流ＭＯＳ素子６をオンさせることによって、出力電圧Ｖｏｕｔを下降させるよう動作する。

また、ＰＷＭ信号Ｃは、微小幅パルス除去回路８を経る際に、信号中に含まれるノイズ等の微小幅パルスが除去されるが、以下に微小幅パルス除去回路８の微小幅パルス除去動作について説明する。
図２に示す微小幅パルス除去回路８は、ＣＲ積分回路１１、ＮＡＮＤゲート１２、ＩＮＶゲート１３・１３、およびフリップフロップ１４を備えており、入力されたＰＷＭ信号Ｃ等の入力信号ａに対して、出力信号ｅを出力するように構成されている。

そして、入力信号ａのパルス幅が大きい場合（メインＭＯＳ素子５および転流ＭＯＳ素子６のオン・オフ速度が追従可能なパルス幅の信号が入力された場合）は、具体的には以下のような動作を行う。

図２、図３に示すように、まず、入力信号ａに対して、ＣＲ積分回路１１により立ち上がりが遅らせられた信号ｂが生成される。ＮＡＮＤゲート１２には入力信号ａおよび信号ｂが入力され、ＮＡＮＤゲート１２から出力された信号はＩＮＶゲート１３により反転されて信号ｃとなる。
図３におけるＶｔｈは、信号ｂを受けるＮＡＮＤゲート１２およびＩＮＶゲート１３の閾値である。信号ｃは、入力信号ａがＨｉレベルで、かつ信号ｂ＞ＶｔｈのときのみにＨｉレベルとなり、それ以外の状態のときには（入力信号ａがＨｉレベルかつ信号ｂ＜Ｖｔｈ、入力信号ａがＬｏレベルかつ信号ｂ＞Ｖｔｈ、および入力信号ａがＬｏレベルかつ信号ｂ＜Ｖｔｈのときには）、Ｌｏレベルとなる。
また、信号ｂはＩＮＶゲート１３により反転されて信号ｄとなる。信号ｄは、信号ｂ＜ＶｔｈのときにＨｉレベルとなる。

次に、フリップフロップ１４に、前記信号ｃをセット信号として入力するとともに、信号ｄをリセット信号として入力することで、出力信号ｅが得られる。
フリップフロップ１４では、信号ｃがＨｉレベルかつ信号ｄがＬｏレベルのときにはセット状態となって出力信号ｅがＨｉレベルとなり、信号ｃがＬｏレベルかつ信号ｄがＨｉレベルのときにはリセット状態となって出力信号ｅがＬｏレベルとなり、信号ｃおよび信号ｄが共にＬｏレベルのときには保持状態となって出力信号ｅは前状態を保持する。なお、信号ｃおよび信号ｄが共にＨｉレベルとなる入力は禁止入力とされている。

このように、微小パルス除去回路８においては、入力信号ａがＣＲ積分回路１１に入力され、該入力信号ａ、およびＣＲ積分回路１１からの出力信号ｂが、ＮＡＮＤゲート１２に入力され、ＮＡＮＤゲート１２からの出力信号がＩＮＶゲート１３を通過して生成された信号ｃ、および信号ｂがＩＮＶゲート１３を通過して生成された信号ｄが、フリップフロップ１４に入力され、該フリップフロップ１４から微小パルス除去手段の出力信号ｅが出力される。
そして、信号ｃおよび信号ｄをフリップフロップ１４に入力して得た出力信号ｅは、入力信号ａを所定の時間ｔｄ１だけ遅延させた信号となる。
この遅延時間ｔｄ１は、ＣＲ積分回路１１における抵抗値Ｒ及びコンデンサ値Ｃによって決定される。

一方、入力信号ａのパルス幅が小さい場合（メインＭＯＳ素子５および転流ＭＯＳ素子６のオン・オフ速度が追従できないパルス幅以下の信号が入力された場合）は、具体的には以下のような動作を行う。
図２、図４に示すように、まず、入力信号ａに対して、ＣＲ積分回路１１により立ち上がりが遅らせられた信号ｂが生成される。ＮＡＮＤゲート１２には入力信号ａおよび信号ｂが入力されるが、入力信号ａのパルス幅ｔａが小さいため信号ｂは閾値Ｖｔｈに達することなく立ち下り、ｂ＞Ｖｔｈとなることがないので、ＮＡＮＤゲート１２から出力されＩＮＶゲート１３を経た信号ＶｃはＬｏレベルに固定される。また、信号ｂがＩＮＶゲート１３を経て得られた信号ｄはＨｉレベルに固定される。
従って、フリップフロップ１４から出力される出力信号ｅはＬｏレベルに固定されることとなる。

フリップフロップ１４からの出力信号ｅは、信号ＤとしてメインＭＯＳ素子５に入力されるとともに、信号Ｅとして転流ＭＯＳ素子６に入力されるが、出力信号ｅはＬｏレベルに固定されるため、メインＭＯＳ素子５および転流ＭＯＳ素子６を駆動することはない。
つまり、この場合、ｂ＞Ｖｔｈとなることがない入力信号ａのパルス幅ｔａの大きさは、ＣＲ積分回路１１の抵抗値Ｒ及びコンデンサ値Ｃにより定まり、このパルス幅ｔａよりも小さなパルス幅の入力信号ａが入力された場合には、その信号はノイズとして判断されて出力信号ｅから除去されることとなる。

ここで、微小幅パルス除去回路８のＣＲ積分回路１１における抵抗Ｒ及びコンデンサＣの定数決定方法について説明する。
図３、図４におけるＶｔｈ、すなわち信号ｂを受けるＮＡＮＤゲート１２及びＩＮＶゲート１３の閾値が、これら論理ゲートの電源電圧の１／２に設定されている場合、図３の出力信号ｅは入力信号Ｖａに対して略０．７×ＲＣで決定される時間だけ遅延することになる。また、図４に示すように０．７×ＲＣより短いパルス幅ｔａを有する入力信号ａは出力信号ｅには伝達されない。

一方、図５に示すように、最終出力であるメインＭＯＳ素子５または転流ＭＯＳ素子６の動作（出力される中点電圧Ｆ）は、入力される信号Ｄ・Ｅに対して、出力トランジスタのターンオン遅延時間等で規定される時間ｔｄ２だけ遅れるが、ＣＲ積分回路１１において０．７×ＲＣ＝ｔｄ２を満足するような抵抗値Ｃとコンデンサ値Ｒを選択することにより、ターンオン遅延に起因する、メインＭＯＳ素子５および転流ＭＯＳ素子６が追従動作不可能なパルス幅ｔｄ２以下のパルス信号を除去することが可能となる。
例えば、ｔｄ２＝０．１μｓｅｃであった場合に、０．７×ＲＣ＝ｔｄ２を満足する抵抗値Ｃおよびコンデンサ値Ｒは、例えばＣ＝２８ｋΩ、Ｒ＝５ｐＦとなる。

このように、微小幅パルス除去回路８により、メインＭＯＳ素子５および転流ＭＯＳ素子６が追従動作不可能な微小幅パルスを除去することにより、微小幅パルスによるメインＭＯＳ素子５および転流ＭＯＳ素子６を駆動しようとする動作が行われることがなく、スイッチング電源回路の出力電圧制御に寄与しない無駄な駆動電流の損失を防止することができる。また、ＰＷＭ比較器２に乗るノイズによりメインＭＯＳ素子５および転流ＭＯＳ素子６が誤作動することを防止することができる。

また、微小幅パルス除去回路８にて除去されるＰＷＭ信号のパルス幅は、ＣＲ積分回路により立ち上がりを遅らせられた信号が、予め定められた電圧の閾値に達することなく立ち下がる信号となるパルス幅であるように構成しているので、メインＭＯＳ素子５および転流ＭＯＳ素子６の仕様に合わせてＣＲ積分回路１１の仕様を決定することで、除去する微小幅パルスのパルス幅を容易に設定することが可能となる。
なお、図１には、本発明の適用例として、降圧型の同期整流方式スイッチング電源への適用例を示したが、昇圧型や反転型、またはダイオードによる整流方式のスイッチング電源にも適用することが可能である。

次に、微小幅パルス除去回路の第二実施例について説明する。
図６、図７に示すように、微小幅パルス除去回路２８は２度読みフィルタに構成されており、入力信号ｇがフリップフロップ３１を経ることで得られた信号ｈ、および信号ｈがフリップフロップ３２を経ることで得られた信号ｉが、エクスクルシブＯＲゲート３３に入力される。信号ｈは入力信号ｇを１クロック分遅延させた信号となり、信号ｉは信号ｈを１クロック分遅延させた信号となっている。
エクスクルシブＯＲゲート３３から出力される信号ｊは、入力信号ｇ、信号ｈ、および信号ｉの全てがＨｉレベルにあるか、または全てがＬｏレベルにある場合のみＬｏレベルとなり、それ以外のときはＨｉレベルとなる。

次に、信号ｊはＩＮＶゲート３４により反転されて信号ｋとなる。信号ｋおよび前記入力信号ｇをＡＮＤゲート３５に入力して信号ｍを得るとともに、ＡＮＤゲート３６に信号ｊおよび微小幅パルス除去回路２８の出力信号ｑを入力して信号ｎを得て、これらの信号ｍ・ｎをＯＲゲート３７に入力して信号ｐを得る。
最後に信号ｐをフリップフロップ３８に入力することで出力信号ｑが得られる。

以上のごとく得られた出力信号ｑは、入力信号ｇを所定時間ｔｂだけ遅延した信号となっており、入力信号ｇに含まれていたパルス幅が２クロック分の幅よりも小さな微小幅パルスが除去されている。
このように、微小幅パルス除去回路２８を、入力信号ｇをフリップフロップ３１・３２に２度通す２度読みフィルタに構成しても微小幅パルスを除去することができる。
なお、本第二実施例の場合に、前述のｔｄ２が０．１μｓｅｃであると想定すると、入力するクロック周波数は２０ＭＨｚとすればよい。

本発明の微小幅パルス除去回路を備えたスイッチング電源回路を示す回路図である。 微小幅パルス除去回路を示す回路図である。 入力信号のパルス幅が大きいときの微小幅パルス除去回路の各部の信号波形を示す図である。 入力信号のパルス幅が小さいときの微小幅パルス除去回路の各部の信号波形を示す図である。 出力トランジスタの動作の入力信号に対する遅れ時間を示す図である。 微小幅パルス除去回路の第二実施例を示す回路図である。 図６に示す微小幅パルス除去回路の各部の信号波形を示す図である。 従来のスイッチング電源回路を示す回路図である。 従来のスイッチング電源回路における、微小幅パルス出力されたときの各部の信号波形を示す図である。

１ 誤差増幅器
２ ＰＷＭ比較器
３ ＰＷＭ三角波発生器
５ メインＭＯＳ素子
６ 転流ＭＯＳ素子
８ 微小幅パルス除去回路

Claims (3)

1. ＰＷＭ制御により制御されるスイッチング電源回路において、
   該スイッチング電源回路の出力電圧を制御する出力トランジスタと、
   出力電圧からフィードバックされた電圧と予め設定された基準電圧とを比較増幅する手段と、
   比較増幅結果と基準信号とから前記出力トランジスタを駆動するＰＷＭ信号を発生する手段と、
   ＰＷＭ信号の微小パルス幅の成分を除去する微小パルス除去手段とを有し、
   前記微小パルス除去手段は、前記ＰＷＭ信号が入力される積分回路と、前記ＰＷＭ信号および積分回路からの出力信号が入力されるＮＡＮＤゲートと、前記積分回路からの出力信号および前記ＮＡＮＤゲートからの出力信号がそれぞれ入力されるＩＮＶゲートと、前記ＩＮＶゲートにより反転された積分回路からの出力信号および前記ＮＡＮＤゲートからの出力信号が入力されるフリップフロップとを備え、
   前記積分回路からの出力信号が入力されるＮＡＮＤゲートおよびＩＮＶゲートの閾値が、前記ＮＡＮＤゲートおよびＩＮＶゲートの電源電圧の１／２に設定される、
   スイッチング電源回路。
2. 前記微小パルス除去手段にて除去されるＰＷＭ信号のパルス幅は、積分回路により立ち上がりを遅らせられた信号が、予め定められた電圧の閾値に達することなく立ち下がる信号となるパルス幅であることを特徴とする請求項１に記載のスイッチング電源回路。
3. 前記積分回路は、抵抗とコンデンサとで構成されるＣＲ積分回路であり、
   前記微小パルス除去手段にて除去されるＰＷＭ信号のパルス幅は、ＣＲ積分回路のコンデンサ値と抵抗値により定まる、
   ことを特徴とする請求項１または請求項２に記載のスイッチング電源回路。