KR20170045768A

KR20170045768A - 듀티 싸이클 감지 회로

Info

Publication number: KR20170045768A
Application number: KR1020150145207A
Authority: KR
Inventors: 서영석; 임다인
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-10-19
Filing date: 2015-10-19
Publication date: 2017-04-28
Also published as: CN106603040A; US20170111036A1

Abstract

듀티 싸이클 감지 회로는, 클럭에 의해 충전되거나, 상기 클럭에 의해 방전되거나, 상기 클럭에 의해 충전 및 방전되는 하나 이상의 캐패시터 셋을 이용해 상기 클럭의 듀티를 감지하는 듀티 감지부; 및 상기 클럭의 주파수를 감지하는 주파수 감지부를 포함하고, 상기 하나 이상의 캐패시터 셋의 용량은 상기 주파수 감지부의 주파수 감지 결과에 따라 조절될 수 있다.

Description

듀티 싸이클 감지 회로 {DUTY CYCLE DETECTION CIRCUIT}

본 특허 문헌은 각종 집적 회로에서 클럭의 듀티를 감지하기 위해 사용되는 듀티 싸이클 감지(DCD: Duty Cycle Detector) 회로에 관한 것이다.

CPU와 메모리 등 클럭에 기반하여 동작하는 집적회로 칩들에 있어서, 클럭(clock)의 듀티(duty)가 정확히 제어되는 것은 매우 중요하다. 예를 들어, 클럭의 라이징 에지와 폴링 에지에서 데이터가 입/출력되는 메모리에서, 클럭의 듀티가 정확히 50%가 되지 못하면 라이징 에지와 폴링 에지간의 타이밍이 틀어져 데이터가 정확한 타이밍에 입/출력되지 못한다. 따라서, 클럭에 기반하여 동작하는 다양한 집적회로 칩들에서 클럭의 듀티를 보정해주는 회로들이 사용되고 있다.

클럭의 듀티를 보정하기 위해서는 클럭의 듀티를 정확히 감지하는 것이 선행되어야 한다. 그러므로, 높은 정확도를 가지는 듀티 싸이클 감지 회로가 필요하다.

본 발명의 실시예들은, 높은 정확도를 가지고 클럭의 듀티를 감지하는 듀티 싸이클 감지 회로를 제공할 수 있다. 특히, 클럭의 주파수가 높던지 낮던지 항상 정확하게 클럭의 듀티를 감지하는 듀티 싸이클 감지 회로를 제공할 수 있다.

본 발명의 일실시예에 따른 듀티 싸이클 감지 회로는, 클럭에 의해 충전되거나, 상기 클럭에 의해 방전되거나, 상기 클럭에 의해 충전 및 방전되는 하나 이상의 캐패시터 셋을 이용해 상기 클럭의 듀티를 감지하는 듀티 감지부; 및 상기 클럭의 주파수를 감지하는 주파수 감지부를 포함하고, 상기 하나 이상의 캐패시터 셋의 용량은 상기 주파수 감지부의 주파수 감지 결과에 따라 조절될 수 있다.

상기 하나 이상의 캐패시터 셋의 용량은 상기 클럭의 주파수가 높을수록 작아지고 상기 클럭의 주파수가 낮을수록 커질 수 있다.

상기 하나 이상의 캐패시터 셋 각각은, 병렬로 연결된 다수의 캐패시터들; 및 상기 주파수 감지 결과에 따라 상기 다수의 캐패시터들 각각을 온/오프하기 위한 다수의 스위치들을 포함할 수 있다.

상기 주파수 감지부는, 일정시간 동안 활성화되는 카운팅 구간 신호를 생성하는 구간 설정부; 및 상기 카운팅 구간 신호의 활성화 구간 동안에 상기 클럭의 활성화 회수를 카운팅해 상기 주파수 감지 결과를 생성하는 카운터부를 포함할 수 있다.

상기 구간 설정부는, 기준 캐패시터; 방전부 활성화 신호의 비활성화시에 상기 기준 캐패시터를 충전하고 상기 방전부 활성화 신호의 활성화시에 상기 기준 캐패시터를 방전하는 방전부; 상기 기준 캐패시터의 양단의 전압 레벨과 기준 전압의 레벨을 비교하는 비교기; 및 상기 방전부 활성화 신호와 상기 비교기의 출력 신호에 응답해 상기 카운팅 구간 신호를 생성하는 구간 신호 생성부를 포함할 수 있다.

상기 카운터부는, 상기 카운팅 구간 신호의 활성화시에 상기 클럭을 입력 받아 카운팅 클럭으로 출력하고, 상기 카운팅 구간 신호의 비활성화시에 상기 카운팅 클럭을 비활성화하는 카운팅 클럭 생성부; 및 상기 카운팅 클럭의 활성화 회수를 카운팅해 상기 주파수 감지 결과를 생성하는 카운터를 포함할 수 있다.

상기 주파수 감지부는, 상기 클럭의 N주기(N은 1이상의 정수) 만큼의 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성기; 상기 하나 이상의 캐패시터 셋과 동일한 구성을 가지고, 용량이 상기 주파수 감지 결과에 따라 조절되는 레플리카 캐패시터 셋; 상기 펄스 신호의 비활성화시에 상기 레플리카 캐패시터 셋을 충전하고, 상기 펄스 신호의 활성화시에 상기 레플리카 캐패시터 셋을 방전하는 방전부; 상기 레플리카 캐패시터 셋 양단의 전압 레벨과 기준 전압의 레벨을 비교하는 비교기; 및 상기 비교기의 출력 신호에 응답해 상기 주파수 감지 결과를 생성하는 연속 근사 레지스터(Successive Approximation Register)를 포함할 수 있다.

상기 주파수 감지부는, 상기 클럭의 N주기(N은 1이상의 정수) 만큼의 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성기; 기준 캐패시터; 상기 펄스 신호의 비활성화시에 상기 레플리카 캐패시터 셋을 충전하고, 상기 펄스 신호의 활성화시에 상기 레플리카 캐패시터 셋을 방전하되, 방전 전류의 양이 상기 주파수 감지 결과에 따라 조절되는 방전부; 상기 기준 캐패시터 양단의 전압 레벨과 기준 전압의 레벨을 비교하는 비교기; 및 상기 비교기의 출력 신호에 응답해 상기 주파수 감지 결과를 생성하는 연속 근사 레지스터(Successive Approximation Register)를 포함할 수 있다.

상기 하나 이상의 캐패시터 셋은 제1캐패시터 셋과 제2캐패시터 셋을 포함하고, 상기 듀티 감지부는 상기 클럭이 제1레벨인 경우에 상기 제1캐패시터 셋을 방전하고, 상기 클럭이 제2레벨인 경우에 상기 제2캐패시터 셋을 방전하고, 상기 제1캐패시터 셋과 상기 제2캐패시터 셋의 방전량을 비교해 상기 듀티 감지 결과를 생성할 수 있다.

상기 듀티 감지부는, 상기 제1캐패시터 셋; 상기 제2캐패시터 셋; 충전 신호에 응답해 상기 제1캐패시터 셋과 상기 제2캐패시터 셋을 충전하는 충전부; 상기 클럭이 제1레벨인 경우에 상기 제1캐패시터 셋을 방전하는 제1방전부; 상기 클럭이 제2레벨인 경우에 상기 제2캐패시터 셋을 방전하는 제2방전부; 및 상기 제1캐패시터 셋의 양단의 전압 레벨과 상기 제2캐패시터 셋의 양단의 전압 레벨을 비교해 듀티 감지 결과를 출력하는 비교기를 포함할 수 있다.

본 발명의 다른 실시예에 따른 듀티 싸이클 감지 회로는, 클럭에 의해 충전되거나, 상기 클럭에 의해 방전되거나, 상기 클럭에 의해 충전 및 방전되는 하나 이상의 캐패시터를 이용해 상기 클럭의 듀티를 감지하는 듀티 감지부; 및 상기 클럭의 주파수를 감지하는 주파수 감지부를 포함하고, 상기 하나 이상의 캐패시터의 충전 전류량 또는 방전 전류량 또는 충전 및 방전 전류량은 상기 주파수 감지부의 주파수 감지 결과에 따라 조절될 수 있다.

상기 충전 전류량 또는 상기 방전 전류량 또는 상기 충전 및 방전 전류량은 상기 클럭의 주파수가 높을수록 커지고 상기 클럭의 주파수가 낮을수록 작아질 수 있다.

상기 듀티 감지부는 상기 충전 전류량 또는 상기 방전 전류량 또는 상기 충전 및 방전 전류량을 조절하기 위한 전류원 셋을 포함하고, 상기 전류원 셋은 병렬로 연결된 다수의 전류원들; 및 상기 주파수 감지 결과에 따라 상기 전류원들 각각을 온/오프하기 위한 다수의 스위치들을 포함할 수 있다.

상기 하나 이상의 캐패시터는 제1캐패시터와 제2캐패시터를 포함하고, 상기 듀티 감지부는 상기 클럭이 제1레벨인 경우에 상기 제1캐패시터를 방전하고, 상기 클럭이 제2레벨인 경우에 상기 제2캐패시터를 방전하고, 상기 제1캐패시터와 상기 제2캐패시터의 방전량을 비교해 상기 듀티 감지 결과를 생성할 수 있다.

상기 듀티 감지부는, 상기 제1캐패시터; 상기 제2캐패시터; 충전 신호에 응답해 상기 제1캐패시터와 상기 제2캐패시터를 충전하는 충전부; 상기 클럭이 제1레벨인 경우에 상기 제1캐패시터를 방전하는 제1방전부; 상기 클럭이 제2레벨인 경우에 상기 제2캐패시터를 방전하는 제2방전부; 상기 주파수 감지 결과에 따라 상기 제1방전부와 상기 제2방전부의 방전 전류량을 조절하기 위한 전류원 셋; 및 상기 제1캐패시터 양단의 전압 레벨과 상기 제2캐패시터 양단의 전압 레벨을 비교해 듀티 감지 결과를 출력하는 비교기를 포함할 수 있다.

본 발명의 또 다른 실시예에 따른 듀티 싸이클 감지 회로는, 클럭에 의해 충전되거나, 상기 클럭에 의해 방전되거나, 상기 클럭에 의해 충전 및 방전되는 하나 이상의 캐패시터 셋을 이용해 상기 클럭의 듀티를 감지하는 듀티 감지부; 및 상기 클럭의 주파수를 감지하는 주파수 감지부를 포함하고, 상기 하나 이상의 캐패시터 셋의 용량은 상기 주파수 감지부의 주파수 감지 결과에 따라 조절되고, 상기 하나 이상의 캐패시터 셋의 충전 전류량 또는 방전 전류량 또는 충전 및 방전 전류량은 상기 주파수 감지부의 주파수 감지 결과에 따라 조절될 수 있다.

본 발명의 실시예들에 따르면, 듀티 싸이클 감지 회로의 정확성을 높일 수 있다. 특히, 클럭의 주파수가 변동되더라도 듀티 싸이클 감지 회로가 항상 높은 정확성을 가지고 동작할 수 있다.

도 1은 본 발명의 일실시예에 따른 듀티 싸이클 감지 회로의 구성도.
도 2는 도 1의 듀티 싸이클 감지 회로의 동작을 설명하기 위한 타이밍도.
도 3은 본 발명의 다른 실시예에 따른 듀티 싸이클 감지 회로의 구성도.
도 4은 본 발명의 또 다른 실시예에 따른 듀티 싸이클 감지 회로의 구성도.
도 5는 도 3와 도 4의 주파수 감지부(320, 420)의 제1실시예 구성도.
도 6은 도 3과 도 4의 주파수 감지부(320, 420)의 제2실시예 구성도.
도 7은 도 3과 도 4의 주파수 감지부(320, 420)의 제3실시예 구성도.
도 8은 본 발명의 또 다른 실시예에 따른 듀티 싸이클 감지 회로의 구성도.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라고 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

도 1은 본 발명의 일실시예에 따른 듀티 싸이클 감지 회로의 구성도이고, 도 2는 도 1의 듀티 싸이클 감지 회로의 동작을 설명하기 위한 타이밍도이다.

도 1을 참조하면, 듀티 싸이클 감지 회로는, 제1캐패시터(111), 제2캐패시터(112), 충전부(113), 제1방전부(114), 제2방전부(115), 활성화부(116), 전류원(117) 및 비교기(118)를 포함할 수 있다.

충전부(113)는 충전 신호(PREB)에 응답해 제1캐패시터(111)와 제2캐패시터(112)를 전원 전압(VDD)의 레벨로 충전할 수 있다. 충전부(113)는 도 1과 같이 2개의 PMOS 트랜지스터들을 포함할 수 있다.

제1방전부(114)는 클럭(CK)이 제1레벨(예, 하이 레벨)인 경우에 제1캐패시터(111)로부터 전하를 방전할 수 있다. 제2방전부(115)는 클럭(CK)이 제2레벨(예, 로우 레벨)인 경우에(즉, 반전 클럭(CKB)이 하이 레벨인 경우에), 제2캐패시터(112)로부터 전하를 방전할 수 있다. 도 1과 같이 제1방전부(114)와 제2방전부(115) 각각은 NMOS 트랜지스터를 포함할 수 있다.

활성화부(116)는 듀티 싸이클 감지 동작을 활성화하기 위한 신호인 활성화 신호(DCD_EN)에 응답해, 활성화 신호(DCD_EN)의 활성화시에 전류원(117)을 통해 공통 소스 노드(CS)로부터 전류가 싱킹되도록 할 수 있다. 도 1과 같이 활성화부(116)는 NMOS 트랜지스터를 포함할 수 있다.

비교기(118)는 비교 활성화 신호(COMP_EN)의 활성화시에 제1캐패시터(111)의 전압 레벨(OUTB)과 제2캐패시터(112)의 전압 레벨(OUT)을 비교해 듀티 감지 결과(DCD_OUT)를 생성할 수 있다.

이제, 도 1과 도 2를 참조해 듀티 싸이클 감지 회로의 동작에 대해 알아보기로 한다.

도 2의 '211' 시점에 충전 신호(PREB)가 로우로 활성화될 수 있다. 충전 신호(PREB)의 활성화에 응답해 충전부(113)가 활성화되고, 충전부(113)에 의해 제1캐패시터(111)와 제2캐패시터(112)가 전원 전압(VDD)의 레벨로 충전될 수 있다.

'212' 시점에 활성화 신호(DCD_EN)가 하이로 활성화되어 활성화부(116)가 턴온되고, 이에 의해 제1방전부(114)와 제2방전부(115)의 방전 동작이 시작될 수 있다. 제1방전부(114)는 클럭(CK)이 제1레벨(예, 하이)인 동안에 제1캐패시터(111)를 방전시키고, 제2방전부(115)는 클럭(CK)이 제2레벨(예, 로우)인 동안에 제2캐패시터(112)를 방전시키므로, 클럭(CK)의 하이 펄스 폭이 로우 펄스 폭보다 넓은 경우에는 제1캐패시터(111)가 제2캐패시터(112)보다 더 많이 방전되고, 클럭(CK)의 로우 펄스 폭이 하이 펄스 폭보다 넓은 경우에는 제2캐패시터(112)가 제1캐패시터(111)보다 더 많이 방전될 수 있다. 활성화 신호(DCD_EN)는 N*tCK, 즉 클럭(CK)의 N주기, 동안 활성화될 수 있다(N은 1이상의 정수).

활성화 신호(DCD_EN)가 로우로 비활성화된 이후인 '213' 시점에 비교 활성화 신호(COMP_EN)가 하이로 활성화되고, 이에 응답해 비교기(118)가 활성화되어 제1캐패시터(111) 양단의 전압 레벨(OUTB)과 제2캐패시터(112) 양단의 전압 레벨(OUT)을 비교하고, 비교 결과인 듀티 감지 결과(DCD_OUT)를 생성할 수 있다. 듀티 감지 결과(DCD_OUT)가 하이 레벨이라는 것은 클럭(CK)의 하이 펄스 폭이 로우 펄스 폭보다 넓다는 것을 의미하고, 듀티 감지 결과(DCD_OUT)가 로우 레벨이라는 것은 클럭(CK)의 로우 펄스 폭이 하이 펄스 폭보다 넓다는 것을 의미할 수 있다.

'211' 내지 '213'은 듀티 싸이클 감지 회로의 1싸이클 동작을 나타내고, '221' 내지 '223'은 듀티 싸이클 감지 회로의 다음 싸이클 동작을 나타낼 수 있다.

하기의 수학식 1은 클럭의 하이 펄스 폭과 로우 펄스 폭이 동일하다고 가정할 때 각각의 캐패시터들(111, 112)로부터 방전되는 전하량을 나타낸다.

여기서, I는 전류원(117)의 전류량, C는 캐패시터들(111, 112) 각각의 용량을 나타낼 수 있다.

비교기(118)가 최적의 조건에서 동작하기 위해서는 제1캐패시터(111) 양단의 전압과 제2캐패시터(112) 양단의 전압의 중간 값이 전원전압(VDD)/2이어야 한다. 즉, 제1캐패시터(111)와 제2캐패시터(112)의 전압이 충전 상태인 전원 전압(VDD)으로부터 전원 전압(VDD)/2 정도의 전압까지 방전되어야 한다. 이 조건을 수학식 1에 대입하면 하기의 수학식 2와 같이 나타낼 수 있다.

수학식 2를 C에 대해서 정리하면 다음의 수학식 3과 같이 나타낼 수 있다.

여기서, f는 클럭(CK)의 주파수(frequency)를 나타낼 수 있다.

수학식 3에서의 C 값이 듀티 싸이클 감지 회로가 최적의 동작을 하기 위한 캐패시터들(111, 112) 각각의 용량을 나타내는데, 수학식 3에서 확인할 수 있는 것과 같이 클럭(CK)의 주파수에 따라 캐패시터들(111, 112)의 최적의 용량은 달라진다는 것을 알 수 있다.

즉, 도 1과 같이 캐패시터들(111, 112)이 고정된 용량을 가지는 경우 듀티 싸이클 감지 회로는 클럭(CK)이 특정 주파수인 경우에만 최적의 조건으로 동작하고, 클럭(CK)의 주파수가 변동되면 정확한 동작을 수행하기가 어려울 수 있다.

도 3은 본 발명의 다른 실시예에 따른 듀티 싸이클 감지 회로의 구성도이다.

도 3을 참조하면, 듀티 싸이클 감지 회로는, 클럭(CK)에 의해 방전되는 제1캐패시터 셋(311)과 제2캐패시터 셋(312)을 이용해 클럭(CK)의 듀티를 감지하는 듀티 감지부(310), 및 클럭(CK)의 주파수를 감지하기 위한 주파수 감지부(320)를 포함할 수 있다. 그리고, 제1캐패시터 셋(311)과 제2캐패시터 셋(312)의 용량이 주파수 감지부(320)의 주파수 감지 결과(C<0:4>)에 따라 조절될 수 있다.

듀티 감지부(310)는 제1캐패시터 셋(311), 제2캐패시터 셋(312), 충전부(313), 제1방전부(314), 제2방전부(315), 활성화부(316), 전류원(317) 및 비교기(318)를 포함할 수 있다.

제1캐패시터 셋(311)은 병렬로 연결된 다수의 캐패시터들(C10, C11, C12, C13, C14) 및 캐패시터들(C10, C11, C12, C13, C14) 각각을 온/오프하기 위한 다수의 스위치들(S10, S11, S12, S13, S14)을 포함할 수 있다. 스위치들(S10, S11, S12, S13, S14)은 주파수 감지 결과(C<0:4>)에 응답해 온/오프될 수 있다. 주파수 감지 결과(C<0:4>)는 바이너리 코드(binary code)일 수 있으며, 캐패시터들(C10, C11, C12, C13, C14)의 용량도 바이너리 웨이트(binary weight)를 가질 수 있다. 즉, 캐패시터(C10)에서 캐패시터(C14)로 갈수록 용량은 2배씩 늘어날 수 있다. 제1캐패시터 셋(311)은 주파수 감지부(320)에서 감지된 클럭(CK)의 주파수가 높을수록 작은 용량을 가질 수 있다. 주파수 감지 결과(C<0:4>)는 클럭(CK)의 주파수가 높을수록 높은 값을 가지므로, 제1캐패시터 셋(311)은 주파수 감지 결과(C<0:4>)의 코드값이 클수록 작은 용량을 가질 수 있다. 즉, 스위치들(S10, S11, S12, S13, S14)은 자신에 대응하는 코드가 0의 값을 가지면 턴온되고 자신에 대응하는 코드가 1의 값을 가지면 오프될 수 있다. 예를 들어, 스위치(S11)는 코드(C<1>)가 0이면 턴온되고 코드(C<1>)가 1이면 오프되고, 스위치(S13)는 코드(C<3>)가 0이면 턴온되고 코드(C<3>)가 1이면 오프될 수 있다.

제2캐패시터 셋(312)은 병렬로 연결된 다수의 캐패시터들(C20, C21, C22, C23, C24) 및 캐패시터들(C20, C21, C22, C23, C24) 각각을 온/오프하기 위한 다수의 스위치들(S20, S21, S22, S23, S24)을 포함할 수 있다. 스위치들(S20, S21, S22, S23, S24)은 주파수 감지 결과(C<0:4>)에 응답해 온/오프될 수 있다. 캐패시터들의 용량(C20, C21, C22, C23, C24)은 바이너리 웨이트를 가질 수 있다. 제2캐패시터 셋(312)은 주파수 감지부(320)에서 감지된 클럭(CK)의 주파수가 높을수록 작은 용량을 가질 수 있다.

충전부(313), 제1방전부(314), 제2방전부(315), 활성화부(316), 전류원(317) 및 비교기(318)는 도 1의 충전부(113), 제1방전부(114), 제2방전부(115), 활성화부(116), 전류원(117) 및 비교기(118)와 동일한 방식으로 동작할 수 있다.

도 3에서는 듀티 감지부(310)가 클럭(CK)에 응답해 제1캐패시터 셋(311)과 제2캐패시터 셋(312)을 방전하는 방식으로 클럭(CK)의 듀티를 감지하는 것을 예시했지만, 클럭(CK)에 응답해 제1캐패시터 셋(311)과 제2캐패시터 셋(312)을 충전하는 방식으로 클럭(CK)의 듀티를 감지하는 것도 가능할 수 있다. 예를 들어, 제1캐패시터 셋(311)과 제2캐패시터 셋(312)을 전하를 방전한 상태에서 클럭(CK)이 제1레벨인 경우에는 제1캐패시터 셋(311)을 충전하고 클럭(CK)이 제2레벨인 경우에는 제2캐패시터 셋(312)을 충전한 후에 제1캐패시터 셋(311) 양단의 전압과 제2캐패시터 셋(312) 양단의 전압을 비교하는 방식으로 클럭(CK)의 듀티를 감지할 수 있다. 또는, 클럭(CK)에 응답해 제1캐패시터 셋(311)과 제2캐패시터 셋(312)을 충전 및 방전하는 방식으로 클럭(CK)의 듀티를 감지하는 것도 가능할 수 있다. 예를 들어, 클럭(CK)이 제1레벨인 경우에는 제1캐패시터 셋(311)을 충전하고 제2캐패시터 셋(312)을 방전하고, 클럭(CK)이 제2레벨인 경우에는 제1캐패시터 셋(311)을 방전하고 제2캐패시터 셋(312)을 방전한 후에, 제1캐패시터 셋(311) 양단의 전압과 제2캐패시터 셋(312) 양단의 전압을 비교하는 방식으로 클럭(CK)의 듀티를 감지할 수 있다. 또한, 도 3에서는 듀티 감지부(310)가 클럭(CK)의 듀티를 감지하기 위해 2개의 캐패시터 셋들(311, 312)을 사용하는 것을 예시했지만, 듀티 감지부(310)가 클럭(CK)의 듀티를 감지하기 위해 사용하는 캐패시터 셋의 개수는 이와 다를 수도 있음은 당연하다.

주파수 감지부(320)는 클럭(CK)의 주파수를 감지해 주파수 감지 결과(C<0:4>)를 생성할 수 있다. 주파수 감지 결과(C<0:4>)는 바이너리 코드이고 감지된 클럭(CK)의 주파수가 높을수록 큰 값을 가질 수 있다.

도 3의 실시예에서는 듀티 감지부(310)에서 클럭(CK)의 듀티를 감지하기 위해 사용하는 캐패시터 셋들(311, 312)의 용량이 주파수 감지부(320)에서 감지된 클럭(CK)의 주파수에 따라 조절되므로, 클럭(CK)의 주파수가 변하더라도 캐패시터 셋들(311, 312)이 항상 듀티 감지에 필요한 최적의 용량을 가질 수 있다. 즉, 클럭(CK)의 주파수가 변동되더라도 듀티 싸이클 감지 회로가 항상 높은 정확성을 가지고 동작할 수 있다.

도 4은 본 발명의 또 다른 실시예에 따른 듀티 싸이클 감지 회로의 구성도이다.

도 4를 참조하면, 듀티 싸이클 감지 회로는, 클럭에 의해 방전되는 제1캐패시터(411)와 제2캐패시터(412)를 이용해 클럭(CK)의 듀티를 감지하는 듀티 감지부(410), 및 클럭(CK)의 주파수를 감지하는 주파수 감지부(420)를 포함할 수 있다. 그리고, 제1캐패시터(411)와 제2캐패시터(412)을 방전하는 방전 전류량이 주파수 감지부(420)의 주파수 감지 결과(C<0:4>)에 따라 조절될 수 있다.

듀티 감지부(420)는 제1캐패시터(411), 제2캐패시터(412), 충전부(413), 제1방전부(414), 제2방전부(415), 활성화부(416), 전류원 셋(417) 및 비교기(418)를 포함할 수 있다. 여기서, 제1캐패시터(411), 제2캐패시터(412), 충전부(413), 제1방전부(414), 제2방전부(415), 활성화부(416) 및 비교기(418)는 도 1의 제1캐패시터(111), 제2캐패시터(112), 충전부(113), 제1방전부(114), 제2방전부(115), 활성화부(116) 및 비교기(118)와 동일한 방식으로 동작할 수 있다.

전류원 셋(417)은 병렬로 연결된 다수의 전류원들(I40~I44) 및 전류원들 각각을 온/오프하기 위한 다수의 스위치들(S40~S44)을 포함할 수 있다. 스위치들(S40~S44)은 주파수 감지 결과(C<0:4>)에 응답해 온/오프될 수 있다. 주파수 감지 결과(C<0:4>)는 바이너리 코드일 수 있으며, 전류원들(I40~I44)의 전류량도 바이너리 웨이트를 가질 수 있다. 즉, 전류원(I40)에서 전류원(I44)으로 갈수록 전류량은 2배씩 늘어날 수 있다. 전류원 셋(417)은 주파수 감지부(420)에서 감지된 클럭(CK)의 주파수가 높을수록 많은 전류량을 가질 수 있다. 주파수 감지 결과(C<0:4>)는 클럭(CK)의 주파수가 높을수록 큰 값을 가지므로, 전류원 셋(417)은 주파수 감지 결과(C<0:4>)의 코드 값이 클수록 많은 전류량을 가질 수 있다. 즉, 스위치들(S40, S41, S42, S43, S44)은 자신에 대응하는 코드가 1의 값을 가지면 턴온되고 자신에 대응하는 코드가 0의 값을 가지면 오프될 수 있다. 예를 들어, 스위치(S41)는 코드(C<1>)가 1이면 턴온되고 코드(C<1>)가 0이면 오프되고, 스위치(S43)는 코드(C<3>)가 1이면 턴온되고 코드(C<3>)가 0이면 오프될 수 있다.

도 4에서는 듀티 감지부(410)가 클럭(CK)에 응답해 제1캐패시터(411)과 제2캐패시터(412)를 방전하는 방식으로 클럭(CK)의 듀티를 감지하는 것을 예시했지만, 클럭(CK)에 응답해 제1캐패시터(411)과 제2캐패시터(412)를 충전하는 방식으로 클럭(CK)의 듀티를 감지하는 것도 가능할 수 있다. 예를 들어, 제1캐패시터(411)와 제2캐패시터(412)의 전하를 방전한 상태에서 클럭(CK)이 제1레벨인 경우에는 제1캐패시터(411)를 충전하고 클럭(CK)이 제2레벨인 경우에는 제2캐패시터(412)을 충전한 후에 제1캐패시터(411) 양단의 전압과 제2캐패시터(412) 양단의 전압을 비교하는 방식으로 클럭(CK)의 듀티를 감지할 수 있다. 또는, 클럭(CK)에 응답해 제1캐패시터(411)와 제2캐패시터(412)를 충전 및 방전하는 방식으로 클럭(CK)의 듀티를 감지하는 것도 가능할 수 있다. 예를 들어, 클럭(CK)이 제1레벨인 경우에는 제1캐패시터(411)를 충전하고 제2캐패시터(412)를 방전하고, 클럭(CK)이 제2레벨인 경우에는 제1캐패시터(411)를 방전하고 제2캐패시터(412)을 방전한 후에, 제1캐패시터(411) 양단의 전압과 제2캐패시터(412) 양단의 전압을 비교하는 방식으로 클럭(CK)의 듀티를 감지할 수 있다. 또한, 도 4에서는 듀티 감지부(410)가 클럭(CK)의 듀티를 감지하기 위해 2개의 캐패시터들(411, 412)을 사용하는 것을 예시했지만, 듀티 감지부(410)가 클럭(CK)의 듀티를 감지하기 위해 사용하는 캐패시터의 개수는 이와 다를 수도 있음은 당연하다.

또한, 도 4에서는 클럭(CK)의 주파수에 따라 전류량이 조절되는 전류원 셋(417)을 이용해 제1캐패시터(411)와 제2캐패시터(412)를 방전하는 방전 전류량을 조절하는 것을 예시하였으나, 전류원 셋(417)을 이용해 제1캐패시터(411)와 제2캐패시터(412)를 충전하는 충전 전류량을 조절하거나, 전류원 셋(417)을 이용해 제1캐패시터(411)와 제2캐패시터(412)의 충전 및 방전 전류량을 조절하는 실시예도 가능함은 당연하다.

주파수 감지부(420)는 클럭(CK)의 주파수를 감지해 주파수 감지 결과(C<0:4>)를 생성할 수 있다. 주파수 감지 결과(C<0:4>)는 바이너리 코드이고 감지된 클럭(CK)의 주파수가 높을수록 큰 값을 가질 수 있다.

도 4의 실시예에서는 듀티 감지부(410)에서 클럭(CK)의 듀티를 감지하기 위해 사용하는 캐패시터들(411, 412)의 방전 전류량이 주파수 감지부(420)에서 감지된 클럭(CK)의 주파수가 높을수록 커지도록 조절되는데, 이는 도 3에서 캐패시터 셋들(311, 314)의 용량을 감지된 클럭(CK)의 주파수가 높아질수록 작아지도록 조절하는 것과 동일한 효과를 가질 수 있다. 즉, 도 4의 실시예에서도 도 3의 실시예와 마찬가지로, 클럭(CK)의 주파수가 변동되더라도 듀티 싸이클 감지 회로가 항상 높은 정확성을 가지고 동작할 수 있다.

도 5는 도 3와 도 4의 주파수 감지부(320, 420)의 제1실시예 구성도이다.

도 5를 참조하면, 주파수 감지부(320, 420)는, 방전부 활성화 신호 생성부(510), 구간 설정부(520) 및 카운터부(530)를 포함할 수 있다.

방전부 활성화 신호 생성부(510)는 방전부 활성화 신호(EN)를 생성할 수 있다. 방전부 활성화 신호 생성부(510)는 D플립 플롭(512) 및 인버터들(511, 513, 514)을 포함할 수 있다. 방전부 활성화 신호(EN)는 로우 레벨을 유지하다가 클럭(CK)이 하이에서 로우로 천이하면 하이로 활성화될 수 있다.

구간 설정부(520)는 일정 시간 동안 활성화되는 카운팅 구간 신호(CNT_EN)를 생성할 수 있다. 구간 설정부(520)는 기준 캐패시터(521), 방전부(522), 비교기(527) 및 구간 신호 생성부(528)를 포함할 수 있다.

방전부(522)는 방전부 활성화 신호(EN)의 비활성화시에 기준 캐패시터(521)를 충전하고 방전부 활성화 신호(EN)의 활성화시에 기준 캐패시터(521)를 방전할 수 있다. 방전부(522)는 PMOS 트랜지스터(523), NMOS 트랜지스터들(524, 525), 및 전류원(526)을 포함할 수 있다. 방전부(522)의 PMOS 트랜지스터(523), NMOS 트랜지스터들(524, 525) 및 전류원(526)은 듀티 감지부(310)의 충전부(313), 제1방전부(314), 활성화부(316), 전류원(317)과 유사하게 구성되는 것이 바람직하다. 그리고, 기준 캐패시터(521)는 제1캐패시터 셋(311)의 최대값과 유사한 용량을 가지는 것이 바람직할 수 있다.

비교기(527)는 기준 캐패시터(521) 양단의 전압 레벨과 기준 전압(VREF)의 레벨을 비교할 수 있다. 여기서 기준 전압(VREF)은 전원 전압(VDD)/2의 레벨을 가질 수 있다. 구간 신호 생성부(528)는 방전부 활성화 신호(EN)와 비교기(527)의 출력 신호에 응답해 카운팅 구간 신호(CNT_EN)를 생성할 수 있다. 상세하게, 구간 신호 생성부(528)는 방전부 활성화 신호(EN)가 하이로 활성화되고 비교기(527)의 출력 신호가 하이인 동안에는 카운팅 구간 신호(CNT_EN)를 하이로 활성화하고, 그렇지 않은 경우에는 카운팅 구간 신호(CNT_EN)를 로우로 비활성화할 수 있다. 구간 신호 생성부(528)는 도 5와 같이 낸드게이트와 인버터를 포함할 수 있다.

카운터부(530)는 카운팅 구간 신호(CNT_EN)의 활성화 구간 동안에 클럭(CK)의 활성화 회수를 카운팅해 주파수 감지 결과(C<0:N>)를 생성할 수 있다. 카운터부(530)는 카운팅 클럭 생성부(531)와 카운터(532)를 포함할 수 있다. 카운팅 클럭 생성부(531)는 카운팅 구간 신호(CNT_EN)의 활성화시에 클럭(CK)을 그대로 카운팅 클럭(CNT_CK)으로 출력하고 카운팅 구간 신호(CNT_EN)의 비활성화시에는 카운팅 클럭(CNT_CK)을 비활성화할 수 있다. 카운팅 클럭(CNT_CK)의 비활성화시에 카운팅 클럭(CNT_CK)은 토글(toggle)하지 않고 로우 레벨을 유지할 수 있다. 카운팅 클럭 생성부(531)는 도 5와 같이 낸드게이트와 인버터를 포함할 수 있다. 카운터(532)는 카운팅 클럭(CNT_CK)의 활성화 회수를 카운팅해 바이너리 코드인 주파수 감지 결과(C<0:4>)를 생성할 수 있다. 클럭(CK)의 주파수가 높을수록 주파수 감지 결과(C<0:4>)는 높은 값을 가질 수 있다.

도 6은 도 3과 도 4의 주파수 감지부(320, 420)의 제2실시예 구성도이다.

도 6을 참조하면, 주파수 감지부(320, 420)는, 펄스 생성기(610), 레플리카 캐패시터 셋(620), 방전부(630), 비교기(640), 연속 근사 레지스터(650, SAR: Successive Approximation Register)를 포함할 수 있다.

펄스 생성기(610)는 클럭(CK)을 입력받아 클럭(CK)의 N주기(N*tCK) 만큼의 펄스폭을 가지는 펄스 신호(PULSE)를 생성할 수 있다. 펄스 신호(PULSE)는 듀티 싸이클 감지 동작을 활성화하기 위한 활성화 신호(DCD_EN)와 동일한 펄스 폭을 가질 수 있다. 펄스 신호(PULSE)는 주기적으로 활성화될 수 있다.

레플리카 캐패시터 셋(620)은 주파수 감지 결과(C<0:4>)에 응답해 용량이 조절될 수 있다. 레플리카 캐패시터 셋(620)은 병렬로 연결된 다수의 캐패시터들(C60~C64) 및 캐패시터들(C60~C64)을 온/오프하기 위한 스위치들(S60~S64)을 포함할 수 있다. 레플리카 캐패시터 셋(620)은 제1캐패시터 셋(311) 및 제2캐패시터 셋(312)과 동일하게 구성될 수 있다.

방전부(630)는 펄스 신호(PULSE)가 비활성화된 동안에 레플리카 캐패시터 셋(620)을 충전하고, 펄스 신호(PULSE)의 활성화시에 레플리카 캐패시터 셋(620)을 방전할 수 있다. 방전부(630)는 도 5의 방전부(522)와 동일하게 구성될 수 있다.

비교기(640)는 레플리카 캐패시터 셋(620) 양단의 전압 레벨과 기준 전압(VREF)의 레벨을 비교할 수 있다.

연속 근사 레지스터(650)는 비교기(640)의 출력 신호에 응답해 주파수 감지 결과(C<0:4>)를 생성할 수 있다. 상세하게, 연속 근사 레지스터(650)는 펄스 신호(PULSE)가 하이에서 로우로 천이하는 시점에서의 비교기(640)의 출력 신호를 이용해 주파수 감지 결과(C<0:4>)를 연속 근사 방식으로 생성할 수 있다. 예를 들어, 주파수 감기 결과(C<0:4>)가 (0,1,1,1,1)의 초기값을 가지는 상태에서 펄스 신호(PULSE)의 첫번째 비활성화 시점에서의 비교기(640)의 출력 신호에 응답해 주파수 감지 결과(C<0:4>)의 가장 높은 자리수(C<4>) 값을 결정하고, 펄스 신호(PULSE)의 두번째 비활성화 시점에서의 비교기(640)의 출력 신호에 응답해 주파수 감지 결과(C<0:4>)의 두번째 높은 자리수(C<3>) 값을 결정하는 방식으로 주파수 감지 결과(C<0:4>)를 생성할 수 있다. 결과적으로, 주파수 감지 결과(C<0:4>)는 펄스 신호(PULSE)의 활성화 구간 동안에 방전부(630)에 의해 레플리카 캐패시터 셋(620)이 기준 전압(VREF)의 레벨 정도로 방전될 수 있도록 레플리카 캐패시터 셋(620)의 용량이 결정되도록 생성될 수 있다. 펄스 신호(PULSE)의 활성화 구간의 길이는 클럭(CK)의 주파수에 의존적이므로 주파수 감지 결과(C<0:4>)는 클럭(CK)의 주파수를 나타낼 수 있다.

도 7은 도 3과 도 4의 주파수 감지부(320, 420)의 제3실시예 구성도이다.

도 7을 참조하면, 주파수 감지부(320, 420)는, 펄스 생성기(710), 기준 캐패시터(720), 방전부(730), 비교기(740) 및 연속 근사 레지스터(750, , SAR: Successive Approximation Register)를 포함할 수 있다.

펄스 생성기(710)는 클럭(CK)을 입력받아 클럭(CK)의 N주기(N*tCK) 만큼의 펄스폭을 가지는 펄스 신호(PULSE)를 생성할 수 있다. 펄스 신호(PULSE)는 듀티 싸이클 감지 동작을 활성화하기 위한 활성화 신호(DCD_EN)와 동일한 펄스 폭을 가질 수 있다. 펄스 신호(PULSE)는 주기적으로 활성화될 수 있다.

방전부(730)는 펄스 신호(PULSE)가 비활성화된 동안에 기준 캐패시터(720)를 충전하고, 펄스 신호(PULSE)의 활성화시에 기준 캐패시터(720)를 방전할 수 있다. 방전부(730)는 도 6의 방전부(630)에서 전류원(634)이 레플리카 전류원 셋(734)로 대체된 구성을 가질 수 있다. 레플리카 전류원 셋(734)은 전류원 셋(417)과 동일한 구성을 가지고, 주파수 감지 결과(C<0:4>)에 따라 레플리카 전류원 셋(734)의 전류량이 조절될 수 있다. 즉, 방전부(730)의 방전 전류량은 주파수 감지 결과(C<0:4>)에 따라 조절될 수 있다.

비교기(740)는 기준 캐패시터(720) 양단의 전압 레벨과 기준 전압(VREF)의 레벨을 비교할 수 있다.

연속 근사 레지스터(750)는 비교기(740)의 출력 신호에 응답해 주파수 감지 결과(C<0:4>)를 생성할 수 있다. 상세하게, 연속 근사 레지스터(750)는 펄스 신호(PULSE)가 하이에서 로우로 천이하는 시점에서의 비교기(740)의 출력 신호를 이용해 주파수 감지 결과(C<0:4>)를 연속 근사 방식으로 생성할 수 있다. 예를 들어, 주파수 감기 결과(C<0:4>)가 (0,1,1,1,1)의 초기값을 가지는 상태에서 펄스 신호(PULSE)의 첫번째 비활성화 시점에서의 비교기(740)의 출력 신호에 응답해 주파수 감지 결과(C<0:4>)의 가장 높은 자리수(C<4>) 값을 결정하고, 펄스 신호(PULSE)의 두번째 비활성화 시점에서의 비교기(740)의 출력 신호에 응답해 주파수 감지 결과(C<0:4>)의 두번째 높은 자리수(C<3>) 값을 결정하는 방식으로 주파수 감지 결과(C<0:4>)를 생성할 수 있다. 결과적으로, 주파수 감지 결과(C<0:4>)는 펄스 신호(PULSE)의 활성화 구간 동안에 방전부(730)에 의해 기준 캐패시터(720)가 기준 전압(VREF)의 레벨 정도로 방전될 수 있도록 방전부(730)의 레플리카 전류원 셋(734)의 전류량이 결정되도록 생성될 수 있다. 펄스 신호(PULSE)의 활성화 구간의 길이는 클럭(CK)의 주파수에 의존적이므로 주파수 감지 결과(C<0:4>)는 클럭(CK)의 주파수를 나타낼 수 있다.

도 8은 본 발명의 또 다른 실시예에 따른 듀티 싸이클 감지 회로의 구성도이다.

도 8을 참조하면, 듀티 싸이클 감지 회로는, 클럭(CK)에 의해 방전되는 제1캐패시터 셋(811)과 제2캐패시터 셋(812)을 이용해 클럭(CK)의 듀티를 감지하는 듀티 감지부(810), 및 클럭(CK)의 주파수를 감지하기 위한 주파수 감지부(820)를 포함할 수 있다. 그리고, 제1캐패시터 셋(811)과 제2캐패시터 셋(812)의 용량이 주파수 감지부(820)의 주파수 감지 결과(C<0:4>)에 따라 조절되고, 제1캐패시터 셋(811)과 제2캐패시터 셋(812)을 방전하는 방전 전류량이 주파수 감지 결과(C<0:4>)에 따라 조절될 수 있다.

도 8의 실시예는, 주파수 감지 결과(C<0:4>)에 따라 캐패시터 셋들(811, 812)의 용량이 조절되는 도 3의 실시예의 특징과 주파수 감지 결과(C<0:4>)에 따라 캐패시터 셋들(811, 812)을 방전하는 전류량이 조절되는 도 4의 실시예의 특징을 모두 가질 수 있다. 도 8의 실시예는 도 3의 실시예의 특징과 도 4의 실시예의 특징을 가지며, 그 동작 방법 및 구성은 도 3 및 도 4에서 설명한 것과 동일하므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

310: 듀티 감지부 311: 제1캐패시터 셋
312: 제2캐패시터 셋 320: 주파수 감지부

Claims

클럭에 의해 충전되거나, 상기 클럭에 의해 방전되거나, 상기 클럭에 의해 충전 및 방전되는 하나 이상의 캐패시터 셋을 이용해 상기 클럭의 듀티를 감지하는 듀티 감지부; 및
상기 클럭의 주파수를 감지하는 주파수 감지부를 포함하고,
상기 하나 이상의 캐패시터 셋의 용량은 상기 주파수 감지부의 주파수 감지 결과에 따라 조절되는
듀티 싸이클 감지 회로.
제 1항에 있어서,
상기 하나 이상의 캐패시터 셋의 용량은 상기 클럭의 주파수가 높을수록 작아지고 상기 클럭의 주파수가 낮을수록 커지는
듀티 싸이클 감지 회로.
제 1항에 있어서,
상기 하나 이상의 캐패시터 셋 각각은
병렬로 연결된 다수의 캐패시터들; 및
상기 주파수 감지 결과에 따라 상기 다수의 캐패시터들 각각을 온/오프하기 위한 다수의 스위치들을 포함하는
듀티 싸이클 감지 회로.
제 1항에 있어서,
상기 주파수 감지부는
일정시간 동안 활성화되는 카운팅 구간 신호를 생성하는 구간 설정부; 및
상기 카운팅 구간 신호의 활성화 구간 동안에 상기 클럭의 활성화 회수를 카운팅해 상기 주파수 감지 결과를 생성하는 카운터부를 포함하는
듀티 싸이클 감지 회로.
제 4항에 있어서,
상기 구간 설정부는
기준 캐패시터;
방전부 활성화 신호의 비활성화시에 상기 기준 캐패시터를 충전하고 상기 방전부 활성화 신호의 활성화시에 상기 기준 캐패시터를 방전하는 방전부;
상기 기준 캐패시터의 양단의 전압 레벨과 기준 전압의 레벨을 비교하는 비교기; 및
상기 방전부 활성화 신호와 상기 비교기의 출력 신호에 응답해 상기 카운팅 구간 신호를 생성하는 구간 신호 생성부를 포함하는
듀티 싸이클 감지 회로.
제 4항에 있어서,
상기 카운터부는
상기 카운팅 구간 신호의 활성화시에 상기 클럭을 입력 받아 카운팅 클럭으로 출력하고, 상기 카운팅 구간 신호의 비활성화시에 상기 카운팅 클럭을 비활성화하는 카운팅 클럭 생성부; 및
상기 카운팅 클럭의 활성화 회수를 카운팅해 상기 주파수 감지 결과를 생성하는 카운터를 포함하는
듀티 싸이클 감지 회로.
제 1항에 있어서,
상기 주파수 감지부는
상기 클럭의 N주기(N은 1이상의 정수) 만큼의 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성기;
상기 하나 이상의 캐패시터 셋과 동일한 구성을 가지고, 용량이 상기 주파수 감지 결과에 따라 조절되는 레플리카 캐패시터 셋;
상기 펄스 신호의 비활성화시에 상기 레플리카 캐패시터 셋을 충전하고, 상기 펄스 신호의 활성화시에 상기 레플리카 캐패시터 셋을 방전하는 방전부;
상기 레플리카 캐패시터 셋 양단의 전압 레벨과 기준 전압의 레벨을 비교하는 비교기; 및
상기 비교기의 출력 신호에 응답해 상기 주파수 감지 결과를 생성하는 연속 근사 레지스터(Successive Approximation Register)를 포함하는
듀티 싸이클 감지 회로.
제 1항에 있어서,
상기 주파수 감지부는
상기 클럭의 N주기(N은 1이상의 정수) 만큼의 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성기;
기준 캐패시터;
상기 펄스 신호의 비활성화시에 상기 레플리카 캐패시터 셋을 충전하고, 상기 펄스 신호의 활성화시에 상기 레플리카 캐패시터 셋을 방전하되, 방전 전류의 양이 상기 주파수 감지 결과에 따라 조절되는 방전부;
상기 기준 캐패시터 양단의 전압 레벨과 기준 전압의 레벨을 비교하는 비교기; 및
상기 비교기의 출력 신호에 응답해 상기 주파수 감지 결과를 생성하는 연속 근사 레지스터(Successive Approximation Register)를 포함하는
듀티 싸이클 감지 회로.
제 1항에 있어서,
상기 하나 이상의 캐패시터 셋은 제1캐패시터 셋과 제2캐패시터 셋을 포함하고,
상기 듀티 감지부는
상기 클럭이 제1레벨인 경우에 상기 제1캐패시터 셋을 방전하고, 상기 클럭이 제2레벨인 경우에 상기 제2캐패시터 셋을 방전하고, 상기 제1캐패시터 셋과 상기 제2캐패시터 셋의 방전량을 비교해 상기 듀티 감지 결과를 생성하는
듀티 싸이클 감지 회로.
제 9항에 있어서,
상기 듀티 감지부는
상기 제1캐패시터 셋;
상기 제2캐패시터 셋;
충전 신호에 응답해 상기 제1캐패시터 셋과 상기 제2캐패시터 셋을 충전하는 충전부;
상기 클럭이 제1레벨인 경우에 상기 제1캐패시터 셋을 방전하는 제1방전부;
상기 클럭이 제2레벨인 경우에 상기 제2캐패시터 셋을 방전하는 제2방전부; 및
상기 제1캐패시터 셋의 양단의 전압 레벨과 상기 제2캐패시터 셋의 양단의 전압 레벨을 비교해 듀티 감지 결과를 출력하는 비교기를 포함하는
듀티 싸이클 감지 회로.
클럭에 의해 충전되거나, 상기 클럭에 의해 방전되거나, 상기 클럭에 의해 충전 및 방전되는 하나 이상의 캐패시터를 이용해 상기 클럭의 듀티를 감지하는 듀티 감지부; 및
상기 클럭의 주파수를 감지하는 주파수 감지부를 포함하고,
상기 하나 이상의 캐패시터의 충전 전류량 또는 방전 전류량 또는 충전 및 방전 전류량은 상기 주파수 감지부의 주파수 감지 결과에 따라 조절되는
듀티 싸이클 감지 회로.
제 11항에 있어서,
상기 충전 전류량 또는 상기 방전 전류량 또는 상기 충전 및 방전 전류량은 상기 클럭의 주파수가 높을수록 커지고 상기 클럭의 주파수가 낮을수록 작아지는
듀티 싸이클 감지 회로.
제 11항에 있어서,
상기 듀티 감지부는 상기 충전 전류량 또는 상기 방전 전류량 또는 상기 충전 및 방전 전류량을 조절하기 위한 전류원 셋을 포함하고,
상기 전류원 셋은
병렬로 연결된 다수의 전류원들; 및
상기 주파수 감지 결과에 따라 상기 전류원들 각각을 온/오프하기 위한 다수의 스위치들을 포함하는
듀티 싸이클 감지 회로.
제 11항에 있어서,
상기 주파수 감지부는
일정시간 동안 활성화되는 카운팅 구간 신호를 생성하는 구간 설정부; 및
상기 카운팅 구간 신호의 활성화 구간 동안에 상기 클럭의 활성화 회수를 카운팅해 상기 주파수 감지 결과를 생성하는 카운터부를 포함하는
듀티 싸이클 감지 회로.
제 14항에 있어서,
상기 구간 설정부는
기준 캐패시터;
방전부 활성화 신호의 비활성화시에 상기 기준 캐패시터를 충전하고 상기 방전부 활성화 신호의 활성화시에 상기 기준 캐패시터를 방전하는 방전부;
상기 기준 캐패시터의 양단의 전압 레벨과 기준 전압의 레벨을 비교하는 비교기; 및
상기 방전부 활성화 신호와 상기 비교기의 출력 신호에 응답해 상기 카운팅 구간 신호를 생성하는 구간 신호 생성부를 포함하는
듀티 싸이클 감지 회로.
제 14항에 있어서,
상기 카운터부는
상기 카운팅 구간 신호의 활성화시에 상기 클럭을 입력 받아 카운팅 클럭으로 출력하고, 상기 카운팅 구간 신호의 비활성화시에 상기 카운팅 클럭을 비활성화하는 카운팅 클럭 생성부; 및
상기 카운팅 클럭의 활성화 회수를 카운팅해 상기 주파수 감지 결과를 생성하는 카운터를 포함하는
듀티 싸이클 감지 회로.
제 11항에 있어서,
상기 주파수 감지부는
상기 클럭의 N주기(N은 1이상의 정수) 만큼의 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성기;
용량이 상기 주파수 감지 결과에 따라 조절되는 레플리카 캐패시터 셋;
상기 펄스 신호의 비활성화시에 상기 레플리카 캐패시터 셋을 충전하고, 상기 펄스 신호의 활성화시에 상기 레플리카 캐패시터 셋을 방전하는 방전부;
상기 레플리카 캐패시터 셋 양단의 전압 레벨과 기준 전압의 레벨을 비교하는 비교기; 및
상기 비교기의 출력 신호에 응답해 상기 주파수 감지 결과를 생성하는 연속 근사 레지스터(Successive Approximation Register)를 포함하는
듀티 싸이클 감지 회로.
제 11항에 있어서,
상기 주파수 감지부는
상기 클럭의 N주기(N은 1이상의 정수) 만큼의 펄스폭을 가지는 펄스 신호를 생성하는 펄스 생성기;
기준 캐패시터;
상기 펄스 신호의 비활성화시에 상기 레플리카 캐패시터 셋을 충전하고, 상기 펄스 신호의 활성화시에 상기 레플리카 캐패시터 셋을 방전하되, 방전 전류의 양이 상기 주파수 감지 결과에 따라 조절되는 방전부;
상기 기준 캐패시터 양단의 전압 레벨과 기준 전압의 레벨을 비교하는 비교기; 및
상기 비교기의 출력 신호에 응답해 상기 주파수 감지 결과를 생성하는 연속 근사 레지스터(Successive Approximation Register)를 포함하는
듀티 싸이클 감지 회로.
제 11항에 있어서,
상기 하나 이상의 캐패시터는 제1캐패시터와 제2캐패시터를 포함하고,
상기 듀티 감지부는
상기 클럭이 제1레벨인 경우에 상기 제1캐패시터를 방전하고, 상기 클럭이 제2레벨인 경우에 상기 제2캐패시터를 방전하고, 상기 제1캐패시터와 상기 제2캐패시터의 방전량을 비교해 상기 듀티 감지 결과를 생성하는
듀티 싸이클 감지 회로.
제 19항에 있어서,
상기 듀티 감지부는
상기 제1캐패시터;
상기 제2캐패시터;
충전 신호에 응답해 상기 제1캐패시터와 상기 제2캐패시터를 충전하는 충전부;
상기 클럭이 제1레벨인 경우에 상기 제1캐패시터를 방전하는 제1방전부;
상기 클럭이 제2레벨인 경우에 상기 제2캐패시터를 방전하는 제2방전부;
상기 주파수 감지 결과에 따라 상기 제1방전부와 상기 제2방전부의 방전 전류량을 조절하기 위한 전류원 셋; 및
상기 제1캐패시터 양단의 전압 레벨과 상기 제2캐패시터 양단의 전압 레벨을 비교해 듀티 감지 결과를 출력하는 비교기를 포함하는
듀티 싸이클 감지 회로.
클럭에 의해 충전되거나, 상기 클럭에 의해 방전되거나, 상기 클럭에 의해 충전 및 방전되는 하나 이상의 캐패시터 셋을 이용해 상기 클럭의 듀티를 감지하는 듀티 감지부; 및
상기 클럭의 주파수를 감지하는 주파수 감지부를 포함하고,
상기 하나 이상의 캐패시터 셋의 용량은 상기 주파수 감지부의 주파수 감지 결과에 따라 조절되고,
상기 하나 이상의 캐패시터 셋의 충전 전류량 또는 방전 전류량 또는 충전 및 방전 전류량은 상기 주파수 감지부의 주파수 감지 결과에 따라 조절되는
듀티 싸이클 감지 회로.