JP5193167B2

JP5193167B2 - 発振器、発振装置

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Publication number: JP5193167B2
Application number: JP2009281613A
Authority: JP
Inventors: 徹也齋藤
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2009-12-11
Filing date: 2009-12-11
Publication date: 2013-05-08
Anticipated expiration: 2029-12-11
Also published as: JP2011124849A

Description

本発明は、発振出力開始時のノイズに起因する異常発振や、電源立上げ時の過渡応答に起因する不要なパルスの出力を防止することが可能な発振器および発信装置に関する。

一般的に、発振回路では、発振の成長が不十分なうちに発振出力がパワーの大きい後段に伝播することでノイズが発生し、その結果、発振の成長が阻害されて異常発振が起きたり、電源立上げ時の過渡応答により発生する不要なパルスが出力されるという問題が存在する。このような問題を解消するため、従来、発振振幅の成長を直流電圧信号で検出し、発振が十分成長した時に発振出力を後段の回路に送るという構成を備える発振回路が様々に提案されている。

従来の発振回路の第一の例として、例えば、特許文献１に開示されるものがある。図５は、特許文献１に開示の発振回路の構成を示す図である。発振回路８０は圧電振動子としての水晶振動子X1を接続した発振部８１と、発振部８１からの発振出力を入力して発振出力の振幅値が所定の値を超えたことを検出する発振振幅検出回路８２と、発振振幅検出回路８２の検出出力に応じて発振部８１の発振出力を発振部８１の後段の回路に送るトランスミッションゲート等により実現されるスイッチング回路８３と、スイッチング回路８３を介して入力される発振出力を増幅して発振回路８０の外部に出力する後段の回路としての出力部８４とからなる。

発振振幅検出回路８２の構成の詳細は次の通りである。発振振幅検出回路８２の入力端子には発振部８１の発振出力が印加されており、コンデンサC11は、この入力端子と、基準電位端子としての接続点Ａ’との間に接続されている。つまり、これによって、発振振幅検出回路８２の入力信号は基準電位に交流カップリングされている。
また、基準電位端子である接続点Ａ’に基準電位を発生させる基準電位源８５は、バイポーラトランジスタTR1、抵抗R1、R2及びR3から構成される。具体的には、電流を制限するための抵抗R1は、電源端子VDDと、基準電位を設定するためにダイオード接続されたバイポーラトランジスタTR1のベース及びコレクタとの間に接続されている。また、バイポーラトランジスタTR1のエミッタは電源端子VSSに接続されている。以上のような構成によって、バイポーラトランジスタTR1で得られた電位から抵抗R2、R3で分圧することによって接続点Ａ’で基準の電位が得られる。

また、接続点Ａ’は検出用のバイポーラトランジスタTR2のベースに接続されており、バイポーラトランジスタTR2のコレクタは接続点Ｂ’に、バイポーラトランジスタTR2のエミッタは電源端子VSSに、それぞれ接続されている。そして、電源端子VDDと接続点Ｂ’との間には、電荷を蓄えるためのコンデンサC12と、コンデンサC12に電荷を供給するために抵抗R4とが、並列に接続されている。また、接続点Ｂ’はＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータINV1の入力端子にも接続されている。

ここで、ＣＭＯＳインバータINV1は、以下のような役目を果たすものである。すなわち、発振部８１の発振出力の振幅値が所定の値を超えることによりバイポーラトランジスタTR2がオンとなる動作を繰り返すとコンデンサC12の電荷が放電されて接続点Ｂ’の電位が所定の電位より低くなるが、このとき、出力端子OUTの論理レベルが反転して検出出力を発生させる。

次に、従来の発振回路の第二の例として、例えば、特許文献２に開示されるものがある。図６は、特許文献２に開示のクロック信号発生器の構成を示す図である。図６に示すクロック信号発生器は、圧電発振回路９０と、パルス信号発生回路９９とから構成される。
圧電発振回路９０は、水晶振動子Xtal、インバータ９１、抵抗Rf、キャパシタCg、Cdを有する。また、パルス信号発生回路９９は、インバータ９２、９３、９４、９５と、ナンドゲート回路９６と、比較器９７と、Ｄフリップフロップ回路９８と、抵抗R10、R11、R12と、コンデンサC10とを有する。ここで、ナンドゲート回路９６、Ｄフリップフロップ回路９８は、論理回路７１を構成する。また、インバータ９４、抵抗R10、コンデンサC10は、積分回路７２を構成する。また、積分回路７２、抵抗R11、抵抗R12、比較器９７は、信号状態検出回路７０を構成する。

インバータ９１の出力パルス信号であるクロック信号は、パルス信号発生回路９９の初段のインバータ９２に供給されるようになっている。インバータ９２の出力はインバータ９３を介してナンドゲート回路９６の一方の入力となり、所定の論理処理がなされた後、インバータ９５を介して出力端子OUTから出力される。
すなわち、パルス信号発生回路９９は、圧電発振回路９０の出力パルス信号であるクロック信号を入力信号とする。また、信号状態検出回路７０は第１の状態信号S1を形成し、論理回路７１は、この第１の状態信号S1が立ち上がった後にブロックしていたクロック信号を出力する回路である。

積分回路７２は、インバータ９２の出力を分岐させてインバータ９４で増幅したクロック信号（インバータ９３の出力信号と同等の信号）を抵抗R10及びコンデンサC10で積分して、その平均値の直流電圧、すなわちクロック信号のデューティーに比例した平均直流電圧Vdutyを出力する。ここで、抵抗R10の抵抗値及びコンデンサC10の容量で決まる時定数は、パルス信号の周期に対して十分大きな値に設定する。これにより平均直流電圧Vdutyの電圧は、パルス信号の周期的変動が取り除かれて、ほぼ直流電圧になる。

比較器９７は、平均直流電圧Vdutyと所定の基準電圧VRとを比較して平均直流電圧Vdutyの電圧値が基準電圧VRの電圧値を超えたとき、この旨を表す第１の状態信号S1を出力する。ここで、基準電圧VRはクロック信号の論理電圧を供給している電源電圧VDDを直列に接続した２個の抵抗R11、R12で分割した分割比に基づいて設定する。
また、Ｄフリップフロップ回路９８は、第１の状態信号S1を入力端子Dinの入力とし、かつインバータ９３の出力信号であるクロック信号をクロック入力端子CLKの入力とする。そして、Ｄフリップフロップ回路９８は、第１の状態信号S1が立ち上がった後の最初のパルス信号の立ち上がりと同期して立ち上がる第２の状態信号S2を、その出力端子Doutから出力する。ナンドゲート回路９６は、第２の状態信号S2とＤフリップフロップ回路９８の入力信号であるクロック信号とのナンド論理をとり、インバータ９５を介して出力端子OUTから出力する。

ここで、図６に示すクロック信号発生器は、圧電発振回路９０からの出力信号は電源立上げ後、発振振幅が徐々に成長し、やがて定常状態となる。発振成長中においてはインバータ９４の出力クロック信号のデューティーは変化しているため、平均直流電圧Vdutyは発振が成長するにつれて上昇し、平均直流電圧Vduty＞基準電圧VR、となった時点で第１の状態信号S1が立ち上がる。この結果、Ｄフリップフロップ回路９８の出力信号である第２の状態信号S2は、S1立ち上がり直後のクロック信号の立ち上がりに同期して立ち上がる信号となり、これがナンドゲート回路９６の一方の入力に供給される。

ナンドゲート回路９６ではクロック信号と第２の状態信号S2とのナンド論理がとられる。この結果、出力端子OUTには、第２の状態信号S2の立ち上がり以降はインバータ９５を介してクロック信号が出力されるが、第２の状態信号S2の立ち上がり以前では、クロック信号はブロックされて出力されないことになる。

特開２００４−１８７００４号公報特開２００７−２９５４１０号公報

特許文献１、特許文献２に記載の発振回路は、ともに発振振幅の成長を直流電圧信号で検出するため、発振周波数より十分低いカットオフ周波数を持つ、抵抗とコンデンサからなるローパスフィルタを必要とする。カットオフ周波数の低いローパスフィルタは大きな抵抗値および大きな容量値を持つために、集積回路上での面積が大きくなってしまう。また、発振回路の電源立上げ時などには、発振回路が周期の長い不要パルスを発生することがあり、この場合に発振が成長したと誤認識しないようにするために、ローパスフィルタの容量値を大きく（すなわち面積を大きく）する必要がある。

上記課題を解決するために、本発明は、発振手段からの発振信号の発振開始からの波数が所定の閾値に達したことを検出するカウント手段と、前記カウント手段による検出に応じて、前記発振信号を選択して出力するスイッチング手段と、を備え、前記発振手段からの発振信号は、プリバッファ手段を介して、前記カウント手段に入力され、前記カウント手段は、前記プリバッファ手段から所定周期毎に出力されるパルスの数をカウントすることで前記検出を行い、前記カウント手段は、前記パルスをパルス電流に変換するパルス電流発生回路と、前記パルス電流をチャージするコンデンサと、前記コンデンサの電位と前記所定の閾値に対応する閾値電圧とを比較し、前記コンデンサの電位が前記閾値電圧に達したことを検出する比較回路と、を備えることを特徴とする発振器を提案する。
すなわち、本発明の発振器では、発振手段からの発振信号の発振開始からの波数が所定の閾値に達したことのみを検出することによって発振の成長を検出しているので、従来の発振回路のように抵抗を備える必要がない。つまり、大幅に面積を増加させることなく発振の成長を検出することが可能である。

また、発振器は、前記スイッチング回路の出力信号を増幅する出力バッファ手段を備えていてもよい。
また、本発明は、上記の発振器と、前記発振手段に接続される振動子とを有することを特徴とする発振装置を提案する。
すなわち、本発明の発振装置では、発振手段からの発振信号の波数が所定の閾値に達したことのみを検出することによって発振の成長を検出しているので、従来の発振回路のように抵抗を備える必要がない。つまり、大幅に面積を増加させることなく発振の成長を検出することが可能である。

本発明によれば、従来の発振回路のように抵抗を備える必要がないため、大幅に面積を増加させることなく発振の成長を検出することが可能である。

本実施形態に係る発振回路の構成例を示す図である。パルス電流発生回路６の構成例を示す図である。スイッチング回路４の構成例を示す図である。発振回路１０の各接続点における信号状態を示す波形図である。従来の発振回路の構成を示す図である。従来の発振回路の構成を示す図である。

以下、本発明の実施形態について、図面を参照して説明する。
（発振回路の構成）
図１は、本実施形態に係る発振回路の構成例を示す図である。図１に示す発振回路１０は、圧電振動子としての水晶振動子X1を接続した発振部１と、発振部１からの発振出力を入力して後段に伝えるプリバッファ部２と、プリバッファ部２から出力されるパルス数が所定の数に達したことを検出する発振パルスカウント回路３と、発振パルスカウント回路３の検出出力に応じてプリバッファ部２の出力を後段の回路に送るトランスミッションゲート等のスイッチング回路４と、スイッチング回路４を介して入力されるプリバッファ部２の出力を増幅して発振回路１０の外部に出力する後段の回路である出力部５とを含む。

また、発振パルスカウント回路３は、パルス電流発生回路６と、トランジスタM1と、コンデンサC1と、インバータINV1とを含む。
なお、以下の説明においては、発振部１の出力点をＡ点、プリバッファ部２の出力点をＢ点、パルス電流発生回路６の出力点をＣ点、インバータINV1の出力点をＤ点、スイッチング回路４の出力点をＥ点という。
発振パルスカウント回路３の入力端子は、すなわちパルス電流発生回路６の入力端子であり、プリバッファ部２と接続されている。つまり、発振パルスカウント回路３の入力端子には、プリバッファ部２の出力が印加される。

また、パルス電流発生回路６の出力点であるＣ点と電源端子VSSとの間には、コンデンサC1が接続されている。また、Ｃ点は放電用のトランジスタM1のドレインと接続され、トランジスタM1のソースは電源端子VSSと接続されている。トランジスタM1のゲートは制御信号入力端子となっており、発振回路１０の電源立上げ時などに、短時間だけトランジスタM1のゲートにHighレベルの制御電圧を与えることでコンデンサC1の電荷を放電することができる。なお、トランジスタM1のゲート電位は、通常Lowレベルとなっており、トランジスタM1はオフ状態となっている。
さらに、Ｃ点はインバータINV1に接続されており、パルス電流発生回路６の出力がインバータINV1の入力となる。また、インバータINV1の出力は、すなわち発振パルスカウント回路３の出力であり、インバータINV1はスイッチング回路４と接続されている。

（パルス電流発生回路の構成）
図２は、パルス電流発生回路６の構成例を示す図である。図２に示すＢ点、Ｃ点は、それぞれ図１のＢ点、Ｃ点と同一点である。パルス電流発生回路６は、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタであるトランジスタM2、M3、M4と、インバータINV2、INV3、INV4とを含む。トランジスタM2、M3、M4は直列に接続されている。また、電源端子VDDがトランジスタM2のソースに接続され、トランジスタM4のドレインは出力ノードであるＣ点に接続されている。

また、Ｂ点は、トランジスタM3のゲート、およびトランジスタM4のゲートであるＦ点に接続されている。また、Ｂ点と、トランジスタM4のゲートであるＦ点との間において、インバータINV2、INV3、INV4は直列に接続されている。なお、本例においては３つのインバータINV2、INV3、INV4が直列接続されているが、インバータの数はこれに限定されない。インバータは奇数段に接続されていればよく、他の数であってもよい。

トランジスタM2のソースには電源端子VDD、ゲートには適当なバイアス電圧Vbiasが印加され、トランジスタM2は電流源としての役割を果たす。また、トランジスタM2のドレインはトランジスタM3のソースに接続され、トランジスタM3のドレインはトランジスタM4のソースに接続されている。そして、トランジスタM4のゲートには、Ｂ点からの信号がインバータINV2、INV3、INV4を通ることによって遅延した信号が入力される。

（パルス電流発生回路の動作）
次に、パルス電流発生回路６の動作について説明する。Ｂ点にはプリバッファ部２からの出力であるクロック信号が入力されるが、Ｂ点とトランジスタM4のゲートであるF点とは信号レベルが反転の関係にある。ここで、今、Ｂ点がHighレベルになったとすると、F点はLowレベルとなる。この状態においては、トランジスタM3がオフであるため、Ｃ点から電流は出力されない。

そして、HighレベルであったＢ点は時間経過に応じてLowレベルに変化するが、Ｂ点がHighレベルからLowレベルに変化した瞬間は、インバータINV2、INV3、INV4の存在により遅延が発生するため、F点はLowレベルの状態を保っている。そして、この時、トランジスタM3、M4ともにオンの状態となるため、Ｃ点からは電流源であるトランジスタM2のドレイン電流が出力される。さらに時間が経過し、F点がLowレベルからHighレベルに変化するとトランジスタM4がオフとなるため、Ｃ点から電流は出力されなくなる。

また、Ｂ点がLowレベルからHighレベルに変化する時は、Ｂ点が変化したことによりトランジスタM3がオフとなり、その後、F点がHighレベルからLowレベルに変化しトランジスタM4がオンする。トランジスタM4がオンした時にはトランジスタM3がオフしているためＣ点から電流は出力されない。
以上より、パルス電流発生回路６はＢ点がHighレベルからLowレベルに変化した時にインバータINV2、INV3、INV4により発生する遅延時間分の極めて短い時間だけ電流を出力することになる。これにより、コンデンサC1の容量も小さくて済む。

（スイッチング回路の構成）
図３は、スイッチング回路４の構成例を示す図である。図３に示すＢ点、Ｄ点、Ｅ点は、それぞれ図１のＢ点、Ｄ点、Ｅ点と同一点である。スイッチング回路４は、ナンドゲートNAND1と、インバータINV5とを含む。Ｂ点は、ナンドゲートNAND1の一方の入力となるように接続されている。また、ナンドゲートNAND1の他方の入力は、インバータINV5を介してＤ点と接続されており、Ｄ点の信号をインバータINV5で反転した信号が入力される。また、ナンドゲートNAND1の出力はＥ点と接続される。

（スイッチング回路の動作）
次に、スイッチング回路４の動作について説明する。Ｄ点の電圧がHighレベルの時、インバータINV5の出力はLowレベルとなる。そして、このインバータINV5の出力は、すなわちナンドゲートNAND1の入力であるため、ナンド論理により、Ｂ点からの信号に依らず、ナンドゲートNAND1の出力であるＥ点はHighレベルとなる。また、Ｄ点の電圧がLowレベルの時、インバータINV5の出力はHighレベルとなり、この出力がナンドゲートNAND1の入力となる。よって、ナンド論理により、Ｂ点からの信号の反転信号が、ナンドゲートNAND1の出力であるＥ点に出力される。以上より、Ｄ点の電圧がLowレベルの時にだけ、Ｂ点からの入力クロック信号がＥ点に出力されることになる。

（本実施形態の発振回路の動作）
次に、図４を用いて、本実施形態に係る発振回路の動作について説明する。図４は、発振回路１０の各点における信号状態を示す波形図である。また、図４は、発振部１が発振初期の状態から次第に発振出力を大きくしていく場合を示している。また、図４において、（１）はＡ点における電圧を示す波形図、（２）はＢ点における電圧を示す波形図、（３）はパルス電流発生回路６の出力であるパルス電流の波形図、（４）はＣ点における電圧を示す波形図、（５）はＤ点における電圧を示す波形図、（６）は出力部５の出力信号の波形図である。

まず、図４（１）に示すように発振部１の発振出力の振幅が大きくなると、図４（２）に示すようにプリバッファ部２からパルス波形が出力される。そして、プリバッファ部２の出力を入力とするパルス電流発生回路６は、図４（３）に示すようにパルス電流を出力し、この電流によりコンデンサC1に電荷が蓄えられる。これより、図４（４）に示すようにＣ点の電位は発振の１周期ごとに上昇していく。

そして、比較器として、例えばインバータINV1の閾値を超えると、図４（５）に示すようにインバータINV1の出力が反転し、これを発振開始後から所定の周期を数えたことを示す検出出力とする。スイッチング回路４はインバータINV1からの検出出力によってオンとなり、プリバッファ部２の出力は出力部５に送られ、図４（６）に示すように発振回路１０の外部に出力される。

以上説明したように、本実施形態に係る発振回路によれば、発振部１からの発振信号の発振開始からの波数が所定の閾値に達したことのみを検出することによって発振の成長を検出しているので抵抗が不要であり、よって、大幅な面積の増加なく発振の成長を検出することが可能となる。
また、従来の発振回路では、使用している抵抗に電流を流すため消費電流が多くなるという問題があったが、本実施形態に係る発振回路は抵抗を使用しないため、消費電流が多くなるという問題はない。

なお、スイッチング回路４を何周期の間オフさせておくかは、パルス電流値、パルス電流のデューティー、コンデンサC1の大きさで決まる。スイッチング回路４をオフさせておく周期数が同じならば、パルス電流値を小さく、パルス電流のデューティーを小さくすることにより、コンデンサC1の値も小さくできる。
この結果、一般的に集積回路上で大きな面積を必要とするコンデンサを小さくできるため、面積をより減少させつつ、発振の成長を検出することが可能となる。この結果、大幅な面積の増加がなく、発振初期状態に出力部５が動作して発生するノイズが発振部１に与える影響を排除し、発振回路１０の電源立ち上げ時に不要なパルスが出力されること等を防ぐことができる。

１発振部
２プリバッファ部
３発振パルスカウント回路
４スイッチング回路
５出力部
６パルス電流発生回路
１０発振回路
７０信号状態検出回路
７１論理回路
７２積分回路
８０発振回路
８１発振部
８２発振振幅検出回路
８３スイッチング回路
８４出力部
８５基準電位源
９０圧電発振回路
９１、９１、９２、９３、９４、９５インバータ
９６ナンドゲート回路
９７比較器
９８フリップフロップ回路
９９パルス信号発生回路
C1、C10、C11、C12、Cd、Cg コンデンサ
INV1、INV2、INV5 インバータ
NAND1 ナンドゲート
M1、M2、M3、M4 トランジスタ
R1、R2、R3、R4、R10、R11、R12、Rf 抵抗
TR1、TR2 バイポーラトランジスタ

Claims

発振手段からの発振信号の発振開始からの波数が所定の閾値に達したことを検出するカウント手段と、
前記カウント手段による検出に応じて、前記発振信号を選択して出力するスイッチング手段と、
を備え、
前記発振手段からの発振信号は、プリバッファ手段を介して、前記カウント手段に入力され、
前記カウント手段は、前記プリバッファ手段から所定周期毎に出力されるパルスの数をカウントすることで前記検出を行い、
前記カウント手段は、
前記パルスをパルス電流に変換するパルス電流発生回路と、
前記パルス電流をチャージするコンデンサと、
前記コンデンサの電位と前記所定の閾値に対応する閾値電圧とを比較し、前記コンデンサの電位が前記閾値電圧に達したことを検出する比較回路と、
を備えることを特徴とする発振器。
前記スイッチング回路の出力信号を増幅する出力バッファ手段を備えることを特徴とする請求項１に記載の発振器。
請求項１または２に記載の発振器と、前記発振手段に接続される振動子とを有することを特徴とする発振装置。