JPH0548443A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH0548443A JPH0548443A JP20073591A JP20073591A JPH0548443A JP H0548443 A JPH0548443 A JP H0548443A JP 20073591 A JP20073591 A JP 20073591A JP 20073591 A JP20073591 A JP 20073591A JP H0548443 A JPH0548443 A JP H0548443A
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- JP
- Japan
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- oscillation
- output
- circuit
- signal
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 電源投入時から十分な数の発振パルスが発生
して発振が安定するまでの間、発振出力部の動作を停止
させることで、出力動作を停止しなかった場合に発生す
る各種ノイズにより、発振部が影響を受けるのを防ぎ、
本来の目的とする発振信号とは別の異常な発振が発生す
るのを防ぐ。 【構成】 発振部と出力部より構成された発振回路にお
いて、発振開始時にリセット信号を発生するリセット回
路と、前記発振部の出力パルスをカウントする計数回路
と、前記計数回路の出力によりラッチするラッチ回路
と、前記ラッチ回路の出力により出力動作を停止する出
力部とを具備する。
して発振が安定するまでの間、発振出力部の動作を停止
させることで、出力動作を停止しなかった場合に発生す
る各種ノイズにより、発振部が影響を受けるのを防ぎ、
本来の目的とする発振信号とは別の異常な発振が発生す
るのを防ぐ。 【構成】 発振部と出力部より構成された発振回路にお
いて、発振開始時にリセット信号を発生するリセット回
路と、前記発振部の出力パルスをカウントする計数回路
と、前記計数回路の出力によりラッチするラッチ回路
と、前記ラッチ回路の出力により出力動作を停止する出
力部とを具備する。
Description
【０００１】
【産業上の利用分野】本発明は発振回路に関する。
【０００２】
【従来の技術】従来の発振回路は、図２に示すように発
振部に水晶振動子等を用いることにより安定した発振を
行い、前記発振の信号を出力部にて増幅し、出力してい
る。電源投入の初期の状態においては、発振部の信号は
中間電位にあって発振しておらず、小さな振幅の不安定
な信号が徐々に大きくなり、やがて完全な発振状態の信
号に成長、安定化する。
振部に水晶振動子等を用いることにより安定した発振を
行い、前記発振の信号を出力部にて増幅し、出力してい
る。電源投入の初期の状態においては、発振部の信号は
中間電位にあって発振しておらず、小さな振幅の不安定
な信号が徐々に大きくなり、やがて完全な発振状態の信
号に成長、安定化する。
【０００３】
【発明が解決しようとする課題】しかし従来の発振回路
では、発振動作を行なう発振部と、発振信号を増幅出力
する出力部との電源系が共通であったり、出力部と発振
部が近くに配置されていたりするという理由により、出
力部の動作により発生する電源ノイズやその他の派生ノ
イズにより、発振部の信号が影響を受けることとなる。
特に発振開始の初期における発振部では、本来の必要と
する発振信号が発生途中で十分な振幅を持たないため、
出力部の動作に伴い発生する前記ノイズが発振部に及ぼ
す影響により、本来の発振信号の発生や成長が阻害され
る、また電源ラインを信号経路とした帰還発振の発生
等、回路構成や回路配置に依存する他の異常な発振信号
が本来の目的とする発振に替わって発生してしまい、そ
のまま異常な発振状態が継続してしまって本来の目的と
する発振に移行できなくなる場合があるという問題点を
有する。そこで本発明は上記の問題点を解決するため、
発振開始時に発振部における発振信号が十分に成長する
まで、出力動作に伴うノイズの発生を防ぐことを目的と
する。
では、発振動作を行なう発振部と、発振信号を増幅出力
する出力部との電源系が共通であったり、出力部と発振
部が近くに配置されていたりするという理由により、出
力部の動作により発生する電源ノイズやその他の派生ノ
イズにより、発振部の信号が影響を受けることとなる。
特に発振開始の初期における発振部では、本来の必要と
する発振信号が発生途中で十分な振幅を持たないため、
出力部の動作に伴い発生する前記ノイズが発振部に及ぼ
す影響により、本来の発振信号の発生や成長が阻害され
る、また電源ラインを信号経路とした帰還発振の発生
等、回路構成や回路配置に依存する他の異常な発振信号
が本来の目的とする発振に替わって発生してしまい、そ
のまま異常な発振状態が継続してしまって本来の目的と
する発振に移行できなくなる場合があるという問題点を
有する。そこで本発明は上記の問題点を解決するため、
発振開始時に発振部における発振信号が十分に成長する
まで、出力動作に伴うノイズの発生を防ぐことを目的と
する。
【０００４】
【課題を解決するための手段】本発明は上記の問題点を
解決するために、所望の周波数の発振を行なう発振部と
発振信号を出力する出力部より構成された発振回路にお
いて、発振開始時にリセット信号を出力するリセット回
路と、発振部の出力パルスを計数する計数回路と、前記
計数回路により発振信号の出力動作の停止開始制御を行
なう出力部とを具備することを特徴とする。
解決するために、所望の周波数の発振を行なう発振部と
発振信号を出力する出力部より構成された発振回路にお
いて、発振開始時にリセット信号を出力するリセット回
路と、発振部の出力パルスを計数する計数回路と、前記
計数回路により発振信号の出力動作の停止開始制御を行
なう出力部とを具備することを特徴とする。
【０００５】
【実施例】以下に本発明による実施例を図面に基づいて
説明する。
説明する。
【０００６】図１は本発明によるＣＭＯＳプロセスを用
いた水晶発振回路の構成例を示したものである。図１に
おいて１０１は発振部であり、これは１０２の発振用帰
還抵抗、１０３の発振用インバーター、１０５の発振用
負荷容量、そして発振周波数を決定する１０４の水晶振
動子により構成されている。１０６は出力部であり、こ
のうち１０７はＰ−ｃｈ出力バッファ、１０８はＮ−ｃ
ｈ出力バッファであり、それぞれ複数の出力プリバッフ
ァ１０９により独立して駆動される。１１０は電源投入
時にリセット信号を出力するパワーオンリセット回路で
あり、高抵抗１１１と計時容量１１２による充電時間に
よって電源投入から所定の時間までの間、リセット信
号”Ｌ”を出力する。また１２０は６ビットのカウンタ
ーによる計数回路であり、リセット信号が解除されると
動作を開始し発振部１０１の出力信号パルス数をカウン
トする。１２１はＤ型ラッチ回路であり、電源投入時に
はパワーオンリセット回路の出力信号によりリセットさ
れ、計数回路１２０の出力信号をクロック信号として入
力することにより”Ｈ”レベル信号をラッチする。この
ラッチ回路１２１の出力信号をＮＡＮＤゲート１１４
に、またこれをインバーターにより反転した信号をＮＯ
Ｒゲート１１５のそれぞれ２本の入力ゲートの一方に与
える。他の一方のゲートにはそれぞれ発振部１０１の出
力信号である発振信号を与える。
いた水晶発振回路の構成例を示したものである。図１に
おいて１０１は発振部であり、これは１０２の発振用帰
還抵抗、１０３の発振用インバーター、１０５の発振用
負荷容量、そして発振周波数を決定する１０４の水晶振
動子により構成されている。１０６は出力部であり、こ
のうち１０７はＰ−ｃｈ出力バッファ、１０８はＮ−ｃ
ｈ出力バッファであり、それぞれ複数の出力プリバッフ
ァ１０９により独立して駆動される。１１０は電源投入
時にリセット信号を出力するパワーオンリセット回路で
あり、高抵抗１１１と計時容量１１２による充電時間に
よって電源投入から所定の時間までの間、リセット信
号”Ｌ”を出力する。また１２０は６ビットのカウンタ
ーによる計数回路であり、リセット信号が解除されると
動作を開始し発振部１０１の出力信号パルス数をカウン
トする。１２１はＤ型ラッチ回路であり、電源投入時に
はパワーオンリセット回路の出力信号によりリセットさ
れ、計数回路１２０の出力信号をクロック信号として入
力することにより”Ｈ”レベル信号をラッチする。この
ラッチ回路１２１の出力信号をＮＡＮＤゲート１１４
に、またこれをインバーターにより反転した信号をＮＯ
Ｒゲート１１５のそれぞれ２本の入力ゲートの一方に与
える。他の一方のゲートにはそれぞれ発振部１０１の出
力信号である発振信号を与える。
【０００７】以上の構成により、電源投入直後の状態に
おいてはパワーオンリセット回路１１０の出力は”Ｌ”
レベルのリセット状態であるため、計数回路１２０及び
ラッチ回路１２１はともにリセットされ出力は”Ｌ”の
状態にある。このため発振部１０１の出力信号の状態に
よらず、ＮＡＮＤゲート１１４の出力は”Ｈ”レベル、
ＮＯＲゲート１１５の出力は”Ｌ”レベルとなって、出
力部１０６のプリバッファ１０９は定状状態となり、Ｐ
−ｃｈ出力バッファ１０７、Ｎ−ｃｈ出力バッファ１０
８ともオフ状態となる。このため出力部１０６の動作は
停止し、出力端子１１６はハイインピーダンス状態とな
る。停止状態における出力部１０６の電流消費はほとん
どなく、このため出力部１０６からのノイズの発生はな
い。また電源投入から所定の時間が経過すると、パワー
オンリセット回路１１０における計時容量１１２が充電
されて端子電圧が上昇し、出力信号が”Ｌ”から”Ｈ”
レベルとなることにより、計数回路１２０及びラッチ回
路１２１がリセット状態から解除され動作可能となる。
これ以後発振部１０１から出力される発振のパルス信号
は計数回路１２０によってカウントされ、６４発のパル
スをカウントすると発生する計数回路１２０の出力パル
スにより、ラッチ回路１２１において”Ｈ”レベルの信
号をラッチし、ラッチ回路１２１の出力が”Ｌ”レベル
から”Ｈ”レベルに変化する。このためＮＡＮＤゲート
１１４、ＮＯＲゲート１１５の出力は、発振部１０１の
出力の発振信号によって変化するようになり、出力部１
０６は動作状態となって、出力端子１１６には発振部１
０１の発振動作による発振信号が増幅出力されることに
なる。計数回路１２０の出力パルスによりラッチ回路１
２１が一旦ラッチされたならば、再び電源が遮断される
ことにより発振が停止するまでパワーオンリセット回路
１１０は動作せず、したがって出力部１０６は停止する
ことはない。
おいてはパワーオンリセット回路１１０の出力は”Ｌ”
レベルのリセット状態であるため、計数回路１２０及び
ラッチ回路１２１はともにリセットされ出力は”Ｌ”の
状態にある。このため発振部１０１の出力信号の状態に
よらず、ＮＡＮＤゲート１１４の出力は”Ｈ”レベル、
ＮＯＲゲート１１５の出力は”Ｌ”レベルとなって、出
力部１０６のプリバッファ１０９は定状状態となり、Ｐ
−ｃｈ出力バッファ１０７、Ｎ−ｃｈ出力バッファ１０
８ともオフ状態となる。このため出力部１０６の動作は
停止し、出力端子１１６はハイインピーダンス状態とな
る。停止状態における出力部１０６の電流消費はほとん
どなく、このため出力部１０６からのノイズの発生はな
い。また電源投入から所定の時間が経過すると、パワー
オンリセット回路１１０における計時容量１１２が充電
されて端子電圧が上昇し、出力信号が”Ｌ”から”Ｈ”
レベルとなることにより、計数回路１２０及びラッチ回
路１２１がリセット状態から解除され動作可能となる。
これ以後発振部１０１から出力される発振のパルス信号
は計数回路１２０によってカウントされ、６４発のパル
スをカウントすると発生する計数回路１２０の出力パル
スにより、ラッチ回路１２１において”Ｈ”レベルの信
号をラッチし、ラッチ回路１２１の出力が”Ｌ”レベル
から”Ｈ”レベルに変化する。このためＮＡＮＤゲート
１１４、ＮＯＲゲート１１５の出力は、発振部１０１の
出力の発振信号によって変化するようになり、出力部１
０６は動作状態となって、出力端子１１６には発振部１
０１の発振動作による発振信号が増幅出力されることに
なる。計数回路１２０の出力パルスによりラッチ回路１
２１が一旦ラッチされたならば、再び電源が遮断される
ことにより発振が停止するまでパワーオンリセット回路
１１０は動作せず、したがって出力部１０６は停止する
ことはない。
【０００８】出力部１０６が動作状態に移行し、出力端
子１１６から発振信号が出力されるようになると、出力
部１０６における各部のトランジスタの動作による電流
が流れ様々なノイズが発生するようになる。しかしすで
に十分な数の発振信号のパルスの発生した後であり、発
振部１０１における発振信号が成長し、十分安定した状
態に移行しているため、出力部１０６からのノイズの影
響により異常な発振が引き起こされることはない。
子１１６から発振信号が出力されるようになると、出力
部１０６における各部のトランジスタの動作による電流
が流れ様々なノイズが発生するようになる。しかしすで
に十分な数の発振信号のパルスの発生した後であり、発
振部１０１における発振信号が成長し、十分安定した状
態に移行しているため、出力部１０６からのノイズの影
響により異常な発振が引き起こされることはない。
【０００９】図３は、本発明による図１の実施例におけ
る各部の動作電圧波形を示したものである。２０１はパ
ワーオンリセット回路１１０における計時容量１１２の
端子電圧を示したもので、電源投入から指数関数カーブ
を描いて上昇する。２０２はパワーオンリセット回路１
１０の出力波形を示したもので、２０１の電圧が次段の
インバーターの反転レベルを越えると”Ｌ”レベルか
ら”Ｈ”レベルに変化する。２０３は発振部１０１の出
力波形を示したもので、発振の波形が電源の投入時から
次第に成長し振幅が大きくなる様子を示している。２０
４は出力部１０６の出力端子１１６における波形を示し
たもので、パワーオンリセット解除後６４発の発振信号
が発振部１０１から出力されることにより、ハイインピ
ーダンス状態である中間レベルの電圧から、発振波形の
出力状態に移行する様子を示した。またここで２０５は
電源の投入時刻を示し、２０６は２０２の波形の変化時
刻を示す。
る各部の動作電圧波形を示したものである。２０１はパ
ワーオンリセット回路１１０における計時容量１１２の
端子電圧を示したもので、電源投入から指数関数カーブ
を描いて上昇する。２０２はパワーオンリセット回路１
１０の出力波形を示したもので、２０１の電圧が次段の
インバーターの反転レベルを越えると”Ｌ”レベルか
ら”Ｈ”レベルに変化する。２０３は発振部１０１の出
力波形を示したもので、発振の波形が電源の投入時から
次第に成長し振幅が大きくなる様子を示している。２０
４は出力部１０６の出力端子１１６における波形を示し
たもので、パワーオンリセット解除後６４発の発振信号
が発振部１０１から出力されることにより、ハイインピ
ーダンス状態である中間レベルの電圧から、発振波形の
出力状態に移行する様子を示した。またここで２０５は
電源の投入時刻を示し、２０６は２０２の波形の変化時
刻を示す。
【００１０】図４は本発明による他の実施例を示したも
ので、４０１は発振用ＮＡＮＤバッファ、４０２は外部
信号入力端子、４０３は出力バッファ、４０４は計時容
量１１２を短絡するためのトランジスタスイッチ、４０
５はリセット回路である。この図４において外部信号入
力端子４０２に”Ｈ”レベルの信号が入力している状態
では、発振用ＮＡＮＤバッファ４０１はインバーターと
同等に働き、トランジスタスイッチ４０４はオフ状態と
なって、図１の本発明による発振回路と同様の構成とな
り、電源投入の初期における出力部１０６は停止状態で
あり、所定の時間が経過しリセット回路４０５の出力
が”Ｈ”となることにより、出力部１０６は動作状態に
なる。一方電源が投入され、すでに安定して発振してい
る状態において外部信号入力端子４０２に”Ｌ”レベル
の信号が入力すると、発振用ＮＡＮＤバッファ４０１の
出力は”Ｈ”レベルとなり、発振は停止する。またこの
ときトランジスタスイッチ４０４はオン状態となり、計
時容量１１２に充電されていた電荷を放電する。これに
よりリセット回路４０５の出力は”Ｌ”レベルとなっ
て、出力部１０６は停止状態となる。それからさらに外
部信号入力端子４０２の入力信号が”Ｌ”から”Ｈ”に
変わると発振部１０１は再び発振可能な状態となり、発
振信号が徐々に成長しやがて完全な発振状態が復活す
る。このときトランジスタスイッチ４０４もオンからオ
フに変わり、計時容量１１２が充電可能な状態となっ
て、リセット回路４０５が計時を開始する。そして電源
投入時における場合と同様、所定の時間が経過するとリ
セット回路４０５の出力のリセット信号が解除され、出
力部１０６が停止状態から動作状態に移行し、出力端子
１１６から再び発振信号が出力されるようになる。
ので、４０１は発振用ＮＡＮＤバッファ、４０２は外部
信号入力端子、４０３は出力バッファ、４０４は計時容
量１１２を短絡するためのトランジスタスイッチ、４０
５はリセット回路である。この図４において外部信号入
力端子４０２に”Ｈ”レベルの信号が入力している状態
では、発振用ＮＡＮＤバッファ４０１はインバーターと
同等に働き、トランジスタスイッチ４０４はオフ状態と
なって、図１の本発明による発振回路と同様の構成とな
り、電源投入の初期における出力部１０６は停止状態で
あり、所定の時間が経過しリセット回路４０５の出力
が”Ｈ”となることにより、出力部１０６は動作状態に
なる。一方電源が投入され、すでに安定して発振してい
る状態において外部信号入力端子４０２に”Ｌ”レベル
の信号が入力すると、発振用ＮＡＮＤバッファ４０１の
出力は”Ｈ”レベルとなり、発振は停止する。またこの
ときトランジスタスイッチ４０４はオン状態となり、計
時容量１１２に充電されていた電荷を放電する。これに
よりリセット回路４０５の出力は”Ｌ”レベルとなっ
て、出力部１０６は停止状態となる。それからさらに外
部信号入力端子４０２の入力信号が”Ｌ”から”Ｈ”に
変わると発振部１０１は再び発振可能な状態となり、発
振信号が徐々に成長しやがて完全な発振状態が復活す
る。このときトランジスタスイッチ４０４もオンからオ
フに変わり、計時容量１１２が充電可能な状態となっ
て、リセット回路４０５が計時を開始する。そして電源
投入時における場合と同様、所定の時間が経過するとリ
セット回路４０５の出力のリセット信号が解除され、出
力部１０６が停止状態から動作状態に移行し、出力端子
１１６から再び発振信号が出力されるようになる。
【００１１】
【発明の効果】以上述べたように、発振回路において発
振の開始から十分な数の発振信号が発生し、発振が安定
するまでの時間、発振信号の出力を停止するという簡単
な回路構成により、出力部の動作の影響によって発振信
号の発生が阻害され異常な発振が発生するという問題を
解決し、安定した発振回路を供給することが出来る。
振の開始から十分な数の発振信号が発生し、発振が安定
するまでの時間、発振信号の出力を停止するという簡単
な回路構成により、出力部の動作の影響によって発振信
号の発生が阻害され異常な発振が発生するという問題を
解決し、安定した発振回路を供給することが出来る。
【図１】 本発明による発振回路図。
【図２】 従来の発振回路図。
【図３】 本発明による発振回路における各部の波形
図。
図。
【図４】 本発明による他の発振回路図。
１０１ 発振部 １０２ 発振用帰還抵抗 １０３ 発振用インバーター １０４ 水晶振動子 １０５ 発振用負荷容量 １０６ 出力部 １０７ Ｐ−ｃｈ出力バッファ １０８ Ｎ−ｃｈ出力バッファ １０９ 出力プリバッファ １１０ パワーオンリセット回路 １１１ 高抵抗 １１２ 計時容量 １１４ ＮＡＮＤゲート １１５ ＮＯＲゲート １１６ 出力端子 １２０ 計数回路 １２１ ラッチ回路 ２０１ パワーオンリセット回路における計時容量の端
子電圧 ２０２ パワーオンリセット回路の出力波形 ２０３ 発振部の出力波形 ２０４ 出力端子の波形 ４０１ 発振用ＮＡＮＤバッファ ４０２ 外部信号入力端子 ４０３ 出力バッファ ４０４ トランジスタスイッチ ４０５ リセット回路
子電圧 ２０２ パワーオンリセット回路の出力波形 ２０３ 発振部の出力波形 ２０４ 出力端子の波形 ４０１ 発振用ＮＡＮＤバッファ ４０２ 外部信号入力端子 ４０３ 出力バッファ ４０４ トランジスタスイッチ ４０５ リセット回路
Claims (1)
- 【請求項１】所望の周波数の発振を行なう発振部と発振
信号を出力する出力部より構成された発振回路におい
て、発振開始時にリセット信号を出力するリセット回路
と、前記発振部の出力パルスを計数する計数回路と、前
記計数回路により発振信号の出力動作の停止開始制御を
行なう出力部とを具備することを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20073591A JPH0548443A (ja) | 1991-08-09 | 1991-08-09 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20073591A JPH0548443A (ja) | 1991-08-09 | 1991-08-09 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548443A true JPH0548443A (ja) | 1993-02-26 |
Family
ID=16429308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20073591A Pending JPH0548443A (ja) | 1991-08-09 | 1991-08-09 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548443A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124849A (ja) * | 2009-12-11 | 2011-06-23 | Asahi Kasei Electronics Co Ltd | 発振器、発振装置 |
-
1991
- 1991-08-09 JP JP20073591A patent/JPH0548443A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124849A (ja) * | 2009-12-11 | 2011-06-23 | Asahi Kasei Electronics Co Ltd | 発振器、発振装置 |
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