JPH02113606A - 発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は発振回路、更に詳しくは高い周波数安定度と、
少ない消費電流と、早い立上がり時間が要求されるシス
テムに用いられる発振回路に関する。

［従来の技術］ 一般に、圧電素子を用いた発振回路は、周囲温度や電源
電圧が変動した際の発振周波数の安定度や消費電流特性
がＣＲ発振回路に比して優れている。しかし、立上がり
時間は略１桁遅いのが通例である。このような圧電素子
を用いた発振回路においては、その発振回路内に電流制
限素子を介挿することにより更に消費電流を節減できる
ことが知られている。例えば、ＣＭＯＳインバータ回路
を用いた発振回路では、ＣＭＯＳインバータを構成する
Ｐ　−ＭＯＳのソースと電源端子との間やＮＭＯ８のソ
ースと接地との間にそれぞれ電流制限素子としての抵抗
を入れることが行なわれている。また電源電圧を下げる
ことによっても、発振回路の消費電流を抑制することが
できる。

［発明が解決しようとする課題］ ところで、発振回路の消費電流を少なくするために、発
振回路内に電流制限素子を用いる場合、電源を投入して
から発振勢力が立上がるまでの時間は電流制限素子を入
れない場合より、かなり遅くなるという問題がある。ま
た、発振回路の電源電圧を下げることにより消費電流を
少なくする場合には、発振回路部分だけ別電源を設置す
る必要があり、大変複雑になる。

そこで本発明の目的は、上述の問題点を解消し、消費電
流を下げ、■」、っ立上がり時間の早い発振回路を提供
するにある。

［課題を解決するための手段および作用］本発明の発振
回路は、その概念を第１図に示すように、ＣＭＯＳイン
バータ回路の入出力端間を帰還回路２で結線してなる増
幅回路１の出力端子から入力端子へ圧電素子５を介して
帰還をかけ、発振動作を行わせるようにした発振回路に
おいて、上記発振回路の電源への接続路中に介挿された
電流制限素子３と、 」１記発振回路の発振動作が安定したと判断されるとき
に出力を発する制御回路４と、 上記制御回路４の出力を受けて上記電流制限素子３の値
を切換えることにより、ＣＭＯＳインバータ回路の出力
インピーダンスを電源投入時は低インピーダンスに、上
記安定動作後は高インピーダンスに切換えるようにした
ことを特徴とするものである。

［実　施　例］ 以下、図面を参照して本発明を具体的に説明する。第２
図は本発明の第１実施例を示す発振回路の回路図である
。図において、それぞれのソースが互いに結線されたＰ
−ＭＯＳ２１とＮ−ＭＯＳ２２とはＣＭＯＳインバータ
回路２０を形成し、各ゲートが接続されて入力端子とな
り、ソースが出力端子となっている。そして、Ｐ−ＭＯ
８２］のバックゲートは電圧ＶＤＤが印加されている電
源端子に接続され、Ｎ−ＭＯＳ２２のパックゲ−１・は
接地レベルを与えるグランド端子に接続されている。

」１記ＣＭＯＳインバータ回路２０の入出力端子間に接
続された帰還抵抗１５と、ＣＭＯＳインバータ回路２０
の出力端にその一端が接続された保護抵抗１６と、同保
護抵抗１６の他端とグランド端子間に接続された周波数
補償用コンデンサ４２と、ＣＭＯＳインバータ回路２０
の入力端とグランド端子間に接続された周波数補償用コ
ンデンサ４１とは上記第１図に示す概念図における帰還
回路２を構成している。

上記Ｐ−ＭＯ８２１のソースと電源端子間に直列に接続
された抵抗１１，１．２と、Ｎ−ＭＯＳ２２のソースと
グランド端子間に直列に接続された抵抗１３．１４とは
上記第１図に示す概念図における電流制限素子３を構成
している。そして、上記抵抗１１，１２．１３．１４の
各抵抗値Ｒ１□。

Ｒ１□’　Ｒ１３’　Ｒ１４の間には下記の関係式が成
立するようになっている。

上記ＣＭＯＳインバータ回路２０の出力端に、入力端が
接続され、同インバータ回路２０の出力信号を波形整形
してクロックパルスを形成するバッファ２５と、同バッ
ファ２５の出力端にクロック入力端ＣＫが接続され、登
出力端をＤ入力端に接続することによりバイナリカウン
タとして動作するＤ型フリップフロップ（以下、ＤＦＦ
と略記する）３１と、前段のＤＦＦのｑ出力端にクロッ
ク入力端ＣＫが接続され、上記のＤ　Ｆ　Ｆ　３１と同
じようにバイナリカウンタとして動作するＤＦＦ３２．
３Ｌ３５と、同ＤＦＦ３５のｑ出力と後述するＤＦＦ３
６の夏出力とのナンドをとって同ＤＦＦ３６のＤ入力と
する２人力ナンドゲート２６と、上記ＤＦＦ３１のＱ出
力端にクロック入力端ＣＫが接続され上記ナンドゲ−１
・２６と協働して上記ＤＦＦ３５の信号をラッチするＤ
ＦＦ３６と、同ＤＦＦ３６のＱ出力端に制御入力端が接
続されたアナログスイッチ２３．２４とは上記第１図に
示す概念図における制御回路４を構成している。そして
、上記アナログスイッチ２３．２４は、上記ＤＦＦ３６
のＱ出力端が“Ｌ”レベルのときアクティブとなり、ア
ナログスイッチ２３で抵抗１２の、アナログスイッチ２
４て抵抗１３の、それぞれ両端がショートされるように
接続されている。

上記ＣＭＯＳインバータ回路２０の入力端に接続された
オツシレータ端子０ＳＣ１と、保護抵抗］−６と周波数
補償用コンデンサ４２との接続点に接続されたオツシレ
ータ端子０８Ｃ２との間に、前記第１図の概念図に示す
圧電素子５としての水晶振動子１０が接続されている。

また、上記ＤＦＦ３１，３２，３３，３５．３６の各リ
セット端πに接続されているパワー・オン・リセット端
子ＦＯＲは、電源端子とグランド端子間に接続された抵
抗１８とコンデンサ４４の直列回路で形成されたパワー
・オン・リセット回路の中点に接続されている。

このように構成された本第１実施例の動作を、第３図に
示すタイミングチャートを参照して説明する。第３図（
ａ）に示すように電源電圧ｖＤＤが供給されると、上述
のパワー・オン・リセット回路のコンデンサ４４端の電
位、即ちパワー・オン・リセット端子ＦＯＲの電位は、
第３図（ｂ）に示すように瞬間的に接地電位となり、つ
いて抵抗１８の抵抗値とコンデンサ４４の容量値の積で
定まる時定数に応じて、曲線ρ　のように電源電圧ｖＤ
Ｄまで指数函数的に上昇する。このパワー・オン・リセ
ット端子ＦＯＲの電位が上述のように瞬間的にＬ”レベ
ルになることにより、各ＤＦＦ３１゜３２．３３，３５
．３６はすべてそのリセット端πが“Ｌ”アクティブと
なるので、リセット状態となり、そのＱ出力端は全て“
Ｌ”レベルとなる。

ＤＦＦ３６のＱ出力端が“Ｌ”レベルとなると、アナロ
グスイッチ２３．２４がオンし、これによって上記（１
）式に示す高抵抗値の抵抗１２．１３の両端を短絡する
から、電流制限索子３（第１図参照）が低い抵抗値の抵
抗１１．．１４のみとなり、ＣＭＯＳインバータ回路２
０（第２図参照）の出力インピーダンスが低インピーダ
ンスとなる。従って、同インバータ回路２０は、電源投
入時には通電電流が増大し、その電流増幅率が大きい状
態で発振がスタートすることになり、従って発振出力が
定常値に達するまでの立上がり時間が少なくなる。

ＣＭＯＳインバータ回路２０で発振された信号は、バッ
ファ２５を介してクロックパルスとしてＤＦＦ３］−に
印加されて、その周波数が］／２に分周され、以下同様
にＤＦＦ３２，３３．３５で更に分周される。ところで
、ＤＦＦ３６は、そのＤ入力端がナントゲート２６の出
力信号によりＬ”レベルに保持されたままなので、その
クロツタ入力端ＣＫにＤＦＦ３１のＱ出力端から、第３
図（ｄ）に示すようにクロックパルスの１／２に相当す
る信号が印加されても応動せず、そのＱ出力端は第３図
（Ｃ）に示すように“Ｌ″レベルままである。従って、
上記アナログスイッチ２３゜２４はオン状態を保持して
いるから、ＣＭＯＳインバータ回路２０の出力インピー
ダンスは低インピーダンスのままである。

今、ＤＦＦ３５が初段のＤＦＦ３１から数えて（ロー１
） ｎ段目とすると、２　　　個目のクロックパルスが印加
される時刻ｔ１になると、第３図（ｅ）に示すようにＤ
ＦＦＢ５はリセット状態からセット状態に変る。従って
、ＤＦＦ３５のＱ出力端が“Ｈ”レベルとなり、夏出力
端が“Ｌ”レベルとなる。

すると、ナントゲート２６の出力端、つまりＤＦＦ３６
のＤ入力端が“Ｈ”レベルとなるから、次（ｎ−１） のクロックパルス、つまり　（２＋１１個目のタロツク
パルスが印加される時刻ｔ２になると、その立上がりに
同期してＤＦＦ３６がリセット状態からセット状態に移
行し、そのＱ出力端が、第３図（Ｃ）に示すように“Ｌ
”レベルから“Ｈ”レベルになる。すると、アナログス
イッチ２３．２４の制御入力端がノンアクティブの“Ｈ
”レベルとなることにより、アナログスイッチ２３．２
４がオフし、抵抗１２．１３の短絡が解除される。従っ
て、Ｐ−ＭＯ３２１のソースと電源端子間に抵抗１１．
１２が、またＮ−ＭＯ８２２のソースとグランド端子間
に抵抗１３．１４がそれぞれ直列に接続されることにな
る。これによって、電流制限素子３（第１図参照）の値
が前記（１）式に示す高抵抗に戻ることになる。そこで
、ＣＭＯＳインバータ回路２０（第２図参照）は、その
出力インピーダンスが高インピーダンスになって通電電
流が減少し、定常動作時に移行して発振を継続すること
になる。なお、上記ＤＦＦ３６は、第３図（Ｃ）に示す
ようなセット状態に移行した後は、その回出内端の“Ｌ
″レベルナントゲート２６の他方の入力端に加えられる
ことにより、そのＤ入力端が“Ｈ“レベルとなり、−度
電源をオフして再度電源を投入しない限りセット状態を
保持、つまりラッチされる。これによって、この発振回
路は、電源投入時には、通常通りの発振回路電流を通電
することにより発振出力の立上がり時間を短縮しながら
、安定動作時には微小電流で動作させて消費電流の節減
を図ることができる。そして、電源投入時から安定動作
時に移行する時間が制御回路４で規定されることになる
。

第１表は、区分１．２に示すような制御回路４（第１図
参照）を有しない従来例の発振回路と、区分３に示すよ
うな電流制限索子３．制御回路４を有する本実施例の発
振回路とにおけるその消費電流と立上がり時間を電源電
圧Ｖ、、−６Ｖ　　発振周波数−３２ＫＨｚで実測した
結果を示したものである。

第１表 上記第１表から明らかなように、電流制限素子３や制御
回路４を有さない区分１の発振回路における消費電流百
数十μＡを節減しようとして、電流制限素子３を介挿す
ると、区分２に示すように消費電流は略２桁改碧して数
μＡになるが、発振出力の立上り時間が数百ミリセカン
ドから数秒に増大してしまう。そこで、区分３に示すよ
うに、電流制限素子３や制御回路４を使用する本実施例
によれば、立上り時間を区分１と同じ数百ミリセカンド
に収めながら、消費電流は区分２と同じ数μＡに節減す
ることができる。

第４図は、本発明の第２実施例を示す発振回路である。

この第２実施例において、上記第１実施例と大きく異な
る点は、電流制限素子３（第１図参照）として抵抗１１
〜］４に代えて、ＭＯＳトランジスタの飽和領域の定電
流特性が異なるＰ−ＭＯＳおよびＮ−ＭＯＳを各２個使
用した点と、制御回路４（第１図参照）による電源投入
時から安定動作時への切換を、クロックパルスのカウン
ト動作に代えてＣＲ時定数回路の積分時間によった点と
である。なお、以下の第２実施例においては、上記第１
実施例における構成部材と全く同一の構成部材について
は、同一の符号を付すに止め、その説明を省略する。

電源電圧■ＤＤが与えられている電源端子とＰ−ＭＯ８
２１のソースとの間に並列に接続された２ＭＯ８５３，
５４と、Ｎ−ＭＯ３２２のソースと接地レベルを与える
グランド端子間に並列に接続されたＮ−ＭＯ３５５，５
６とは、第１図に示す概念図における電流制限素子３を
構成している。

これらのＰ−ＭＯ８５３，５４およびＮ−ＭＯ３５５，
５６は、その飽和領域における電流能力をＩ５３”５４
”５５”５Ｇとしたときに、各ＭＯ８ＦＥＴの電流特性
の間に下式が成立するように設定されているものとする
。

バッファ２５と、ＤＦＦ３１，５７．３６と、２人力ナ
ンドゲー１−５８．２６と、ヒステリシス幅を有するバ
ッファ５９と、抵抗１８．コンデンサ４４からなるパワ
ー・オン・リセット回路と、可変抵抗５１．コンデンサ
５２からなる立上り時間調整用時定数回路とは前記第１
図に示す概念図における制御回路４を構成している。

上記の立上り時間調整用時定数回路を形成する可変抵抗
５１とコンデンサ５２の接続点は、立上り時間モニタ端
子ＣＭおよびシュミットトリガ回路等で形成されたヒス
テリシス幅を有するバッファ５９を介して、同バッファ
５９の出力信号を一度ラッチするＤＦＦ５７のＤ入力端
と第１の２人力ナンドゲート５８の一方の入力端に接続
されている。この第１のナントゲート５８は、１段のチ
ャツタキラーとなり上記ＤＦＦ５７のノイズチエツクを
行なうもので、その他方の入力端には上記ＤＦＦ５７の
Ｑ出力端が接続され、同ゲート５８の出力端は第２のナ
ントゲート２６の一方の入力端に接続されている。この
第２のナントゲート２６の出力端はＤＦＦ３６のＤ入力
端に接続され、同ＤＦＦ３６のＱ出力端はＰ−ＭＯＳ５
４とＮＭＯＳ５５の、また同出力端はＰ−ＭＯＳ５３と
Ｎ−ＭＯＳ５６の、それぞれのゲートに接続されている
。

このように構成された第２実施例の動作を第５図のタイ
ミングチャートを用いて説明する。電源電圧ＶＤＤが印
加されると、第５図（ｂ）に示すように、パワー・オン
・リセット回路により各ＤＦＦ３１．５７．３６はリセ
ット状態となるから、そのＱ出力端は全て“Ｌ”レベル
となる。従って、ＤＦＦ３６のＱ出力端の“Ｌ”　レベ
ルにより、Ｐ−ＭＯＳ５４かオンし、Ｎ−ＭＯＳ５５が
オフとなり、同出力端の“Ｈ”レベルにより、Ｐ−ＭＯ
３５３がオフし、Ｎ−ＭＯＳ５６がオンとなる。

この電源投入時にオンするＰ−ＭＯＳ５４とＮ−ＭＯＳ
５６は、上記（２）式のようにその飽和領域における電
流能力がＰ−ＭＯＳ５３やＮ−ＭＯＳ５５よりはるかに
大きく設定されているので、ＣＭＯＳインバータ回路２
０への通電電流が大きくなり、発振回路の立上りも早く
なる。

ところで、可変抵抗５１とコンデンサ５２から形成され
ている立上り時間調整用時定数回路の時定数は、同可変
抵抗５１を調整することにより上記の発振回路の立上り
時間に略等しく設定されているので、上述の発振回路の
発振出力の立上りに応動して立上り時間モニタ端子ＣＭ
の電位が、第５図（ｃ）に示すように、指数函数的に上
昇する。

そして、時刻ｔ３になるとヒステリシス幅を有するバッ
ファ５９のスレッショルドレベルに達するかう、同バッ
ファ５９の出力レベルは、第５図（ｄ）に示すように、
時刻ｔ３で“Ｖレベルから“Ｈ”レベルに変る。すると
、ＤＦＦ５７のＤ入力端とナントゲート５８の一方の入
力端も”Ｈ”レベルとなるが、同ＤＦＦ５７はそのクロ
ック入力端ＣＫにアクティブ入力がないのでリセット状
態を保持している。時刻ｔ４になると、ＤＦＦ３１のＱ
出力端が、第５図（ｅ）に示すように、“Ｈ”レベルか
ら“Ｌ”レベルとなり、従って同出力端が、“Ｌ”レベ
ルから“Ｈ２レベルに変るアクティブ人力となって上記
ＤＦＦ５７のクロック入力端ＣＫに印加される。すると
、同ＤＦＦ５７はそのＤ入力端の“Ｈ“レベルを読込ん
でそのＱ出力端が、第５図（ｆ）に示すように、“Ｈ”
　レベルとなる。つまり、立上り時間調整用時定数回路
の出力信号をラッチしたことになる。そこで、第２のナ
ントゲート５８は、その両入力端とも“Ｈ”レベルとな
るから、出力端が“Ｌ”レベルとなり、これによって第
１のナントゲート２６の出力端、つまりＤＦＦ３６のＤ
入力端がＨ”レベルとなる。次いて、時刻ｔ５になって
、ＤＦＦ３１のＱ出力端が“Ｌ”　レベルから“Ｈルベ
ルに変ると、ＤＦＦ３６は、そのＤ入力端の“Ｈ”　レ
ベルを読込むので、そのＱ出力端は、第５図（ｇ）に示
すように、“Ｌ２レベルから”Ｈ”　レベルにラッチさ
れることになる。つまり、この発振回路は電源投入時か
ら安定動作時にその動作モードが切換えられることにな
る。

この安定動作時には、上述のようにＤＦＦ３６のＱ出力
端が“Ｈ”レベル、同出力端が“Ｌ“レベルにつき、電
流制限素子３（第１図参照）を構成する４個のＭＯＳ）
ランジスタのうちのＰ−ＭＯＳ５３とＮ−ＭＯＳ　５５
とがオンとなり、Ｐ−ＭＯＳ５４とＮ−ＭＯＳ５６がオ
フとなる。安定動作時にオンとなるＰ−ＭＯＳ５３とＮ
−ＭＯＳ５５は、上記（２）式に示すようにその飽和領
域における電流能力が、電源投入時にオンとなるＰ−Ｍ
ＯＳ５４とＮ−ＭＯＳ５６に比し少ないので、安定動作
時における発振回路の消費電流は、電源投入時における
消費電流に比して少なくなり、これによって少ないエネ
ルギーで発振が継続されることになる。

以上説明したように、第２実施例においても、前記第１
実施例と同様に、電源投入時には通常通りの発振回路電
流を通電することにより発振出力の立上り時間を短縮し
ながら、安定動作時には微小電流で動作させることがで
きるので、消費電流の節減を図ることができる。

なお、上記各実施例においては、発振動作が安定したと
の判断動作を、制御回路４の計時出力により行なってい
るが、これは周波数等の発振波形そのものを計測しても
良いことは言うまでもない。

［発明の効果］ 以」二述べたように本発明によれば、帰還回路に圧電素
子を有する発振回路にごく僅かなディジタル回路を付加
するのみで、低消費電流化と早い立上り時間を併せ有す
る発振回路を提供することができるという顕著な効果が
発揮される。

【図面の簡単な説明】

第１図は、本発明に係る発振回路の概念図、第２図、第
３図は、本発明の第１実施例を示す発振回路の回路図と
、その各部のタイミングチャト、 第４図、第５図は、本発明の第２実施例を示す発振回路
の回路図と、その各部のタイミンクチャートである。 ３・・・・・・・・・電流制限素子 ４・・・・・・・・・制御回路

Claims (2)

【特許請求の範囲】
1. （１）ＣＭＯＳインバータ回路の出力端子から入力端子
   へ圧電素子を介して帰還をかけ、発振動作を行わせるよ
   うにした発振回路において、 上記発振回路の電源への接続路中に介挿された電流制限
   素子と、 上記発振回路の発振動作が安定したと判断されるときに
   出力を発する制御回路と、 を有し、上記制御回路出力を受けて上記電流制限素子の
   値を切換えることにより、ＣＭＯＳインバータ回路の出
   力インピーダンスを電源投入時は低インピーダンスに、
   上記安定動作後は高インピーダンスに切換えるようにし
   たことを特徴とする発振回路。
2. （２）上記制御回路は、電源投入時から発振回路の発振
   動作が安定するまでの時間の経過後、出力を発する計時
   回路からなる請求項１記載の発振回路。