KR19990007168A - 노이즈 방지회로를 포함하는 오실레이터 회로 - Google Patents

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Abstract

출력클럭신호에서 노이즈가 발생하는 것을 방지하기 위한 오실레이터 회로가 제공된다. 오실레이터 회로는 증폭부와 제어신호 발생기를 포함한다. 증폭부는 제 1 이득을 구비한 제 1 증폭회로와 평행하게 연결된 제 2 이득을 구비한 제 2 증폭회로를 포함한다. 증폭부는 발진 입력신호를 입력하고 그것을 발진하는 출력신호를 발생하기 위하여 증폭부의 전체적인 이득에 기초하여 증폭한다. 제 1 제어신호발생기는 입력제어신호를 입력하고 출력제어 신호를 발생시킨다. 그리고 제 1 증폭회로의 동작상태는 출력제어신호의 값이 바꾸어질 때 바꾸어진다. 제 1 증폭회로의 제 1 동작상태가 인에이블 상태일 때 전체 이득은 제 1이득에 기초하고, 제 1 증폭회로의 동작상태가 디스에이블상태일 때 제 1 이득에 기초하지 않는다. 또한 제어신호발생기는 입력제어신호의 값이 바꾸어 질 때 발생된 노이즈가 발진하는 출력신호에 영향을 미치지 않도록 입력제어신호의 값의 스위칭에 대한 응답으로 출력제어신호의 값의 스위칭을 지연시킨다.

Description

노이즈 방지회로를 포함하는 오실레이터 회로
본 발명은 반도치 장치의 오실레이터 회로에 관한 것으로, 특히, 노이즈 방지 회로를 포함하는 오실레이터 회로에 관한 것이다.
일반적으로, 전원이 회로에 전력을 공급하기 위해 초기에 턴온된 때, 전원으로 부터의 전력의 전압레벨은 불안정하다. 예를 들어, 전원이 5V 신호를 공급하도록 설계되었다면, 전원이 초기에 활성화되었을 때, 실제 전압은 매우 낮고 회로를 정확하게 구동할 수 없을 정도로 매우 파동적일 수도 있다. 또한 전원이 턴온된 후에 초기 기간동안 안정한 전압을 공급하기 위해, 5V 신호가 안정화될 때까지 안정한 12V 신호가 외부의 소스로부터 회로에 인가될 수도 있다. 전원(그리고/또는 외부 소스)의 전력신호가 반도체 장치용 클럭신호를 발생하기 위해 사용되는 오실레이터 회로를 구동하기 위해 인가될 때, 오실레이터 회로의 이득은 전력신호의 전압에 의존한다. 따라서, 오실레이터 회로는 회로의 이득이 전력신호의 전압에 기초하여 변하도록 회로의 이득을 변화시키는 증폭회로와 결합한다. 그 결과, 적절한 클럭 신호가 가능한 빨리 오실레이터 회로로부터 출력될 수 있다.
도 12 는 반도체 장치에 사용된 종래의 오실레이터 회로의 회로도이다.
도면에서 도시한 바와 같이, 오실레이터 회로는 피드백 레지스터 (1), 수정오실레이터 (3), 커패시터 (4, 5), 제 1 및 2 증폭회로 (21, 22)를 포함하는 증폭부, 슈미트 트리거 회로 (23) 및 인버터 (24)를 포함한다.
제 1 증폭회로 (21) 는 제 1 및 2 P-채널 MOS 전계효과 트랜지스터 (P형 트랜지스터) P1 및 P2와 제 1 및 2 N-채널 MOS 전계효과 트랜지스터 (N형 트랜지스터) N1 및 N2를 포함한다. 트랜지스터 P1, P2, N1 및 N2 는 전원 전압 Vcc 와 접지사이에서 직렬로 순차적으로 연결되어 있다. 제 2 증폭회로 (22) 는 전원 전압 Vcc와 접지사이에서 직렬로 또한 연결되어 있는 제 3 P형 트랜지스터 P3 및 제 3 N형 트랜지스터 N3를 포함한다.
피드백 레지스터 (1) 및 수정 오실레이터 (3) 는 제 1 증폭회로 (21)의 트랜지스터 P2 및 N1의 게이트 (즉, 입력단자) 와 트랜지스터 P2 및 N1의 드레인 (즉, 출력단자) 사이에 연결된다. 또한 레지스터 (1) 및 오실레이터 (3)는 제 2 증폭회로 (22)의 트랜지스터 P3 및 N3의 게이트 (즉, 입력단자) 와 트랜지스터 P3 및 N3 의 드레인 (즉, 출력단자) 사이에 연결된다.
인버터 (24) 는 이득제어 신호 (이득1)를 입력하고 반전된 이득제어 신호 (이득1*)를 생성하기 위해 이득1과 같은 신호를 반전시킨다. 이득제어신호 (이득1)는 제 1 P형 트랜지스터 (P1) 의 게이트에 공급되고, 반전된 이득 제어 신호 (이득1*)은 제 2 N형 트랜지스터 (N2) 의 게이트에 공급된다. 또한 슈미트 트리거 회로 (23) 는 제 1 증폭회로 (21) 의 트랜지스터 P2 및 N1의 드레인 및 제 2 증폭회로 (22) 의 트랜지스터 P3 및 N3의 드레인에 연결되어 있다.
상기의 구성에 도시한 바에 의하면, 오실레이터 (3) 는 발진신호 X1 을 발생시키고, 신호 X1 은 제 1 증폭회로 (21) 의 트랜지스터 P2 및 N1의 게이트 및 제 2 증폭회로 (22) 의 트랜지스터 (P3 및 N3) 의 게이트에 공급된다.
제 1 증폭회로 (21) 은 게이트 제어신호(이득1)에 기초하여 신호(X1) 을 증폭한다. 구체적으로, 이득1 신호가 L 과 같을 때, 인버터 (24) 는 H 와 같은 반전된 이득제어신호 (이득1*)을 발생시키기 위해 이득 1 신호를 반전시킨다. 따라서, 이득제어신호 (이득1) 이 제 1 P형 트랜지스터 P1을 턴온시키고, 반전이득제어신호 (이득1*) 이 N형 트랜지스터 N2를 턴온시키고, 제 1 증폭회로 (21) 가 인에이블된다.
제 2 증폭회로의 트랜지스터 (P3 및 N3) 가 전원 전압 Vcc와 접지사이에 직접 연결되어 있으므로, 그들은 언제나 인에이블된다. 따라서, 발진 신호 X1 은 출력신호 X2를 생성하기 위해 제 1 및 제 2 증폭회로 (21, 22)의 이득에 기초하여 증폭된다.
한편, 이득제어신호 (이득1) 이 H와 같을 때, 반전된 이득제어신호 (이득1*) 는 L과 같다. 따라서, P형 트랜지스터 P1과 N형 트랜지스터 N2 는 모두 턴오프되고, 발진신호 (X1) 은 출력신호 (X2) 를 생성하기 위해 제 2 증폭회로 (22) 의 이득에만 기초하여 증폭된다.
출력신호 X2 는 피드백 레지스터 (1) 에 통하여 피드백되고 증폭회로 (21, 22)에 다시 입력된다. 그 결과, 신호 (X2) 는 새로운 증폭된 신호 X2를 생성하기 위해 다시 증폭된다. 출력신호 X2는 또한 슈미트 트리거 회로 (23) 에 출력되고, 그 회로 (23) 는 클럭신호 X0를 생성하기 위해 출력신호 X2 의 파형을 정형한다. 클럭신호 X0 는 그런 후 마이크로 컴퓨터의 동작을 동기화시키기 위해 마이크로 컴퓨터(도시되지 않음)에 공급된다.
발진회로용 전원 Vcc가 초기에 턴온된 때, 이득 신호 (이득1)은 L 과 같다. 따라서, 제 1 증폭회로 (21)은 인에이블되고, 양 회로 (21, 22) 는 출력신호 X2를 생성하기 위해 발진신호 X1 을 증폭한다. 또한 출력신호 X2 는 발진이 계속되도록 증폭될 증폭회로 (21)로 피드백된다. 슈미트 트리거 회로 (23)는 신호 X2를 입력하고 대응하는 클럭신호 X0를 출력한다. 오실레이터회로의 발진동작이 안정화된 후에, 이득제어신호 (이득1) 가 H와 같게 끔 세트되고, 제 1 증폭회로 (21) 는 디스에이블된다. 그 결과, 발진 회로의 증폭부의 이득은 감소된다. 달리 말하면, 제 2 증폭 회로 (22) 만이 수정발진기 (3)와 관련하여 발진동작을 계속하기 위해 신호 X1을 계속해서 증폭한다. 상기 도시된 바와 같이, 발진회로의 증폭부의 이득은 제어신호의 값 (이득1)에 따라 변화할 수 있다.
도 13 은 일본 특개소 (No. 3-76404)에 개시된 다른 종래 발진회로의 회로도이다. 발진회로는 전원으로부터의 5V 신호가 안정화될 때까지 외부 소스로부터 초기에 12V 신호가 공급된다. 그 후에 회로에는 5V 의 신호가 공급된다. 따라서, 증폭회로는 5V 신호가 더욱더 안정됨에 따라 점진적으로 감소하는 높은 이득을 가지도록 초기에 제어된다.
도면에서 도시한 바와 같이, 발진회로는 피드백 레지스터 (1), 수정 오실레이터 (3), 커패시터 (4, 5) 전원전압 검출회로 (12), 멀티플렉서 (13), 시간 검출회로 (14), 증폭부 (15) 및 인버터 (24)로 구성되어 있다.
증폭부 (15) 은 제 1 내지 제 4 증폭 회로를 포함한다. 제 1 증폭회로는 P형 트랜지스터 (8a, 9a)와 N형 트랜지스터 (10a, 11a)를 포함하고, 트랜지스터 (8a, 9a, 10a, 11a)는 전원 전압 Vcc 와 접지사이에 직렬로 순차적으로 연결된다. 제 2 증폭회로는 P형 트랜지스터 (8b, 9b)와 N형 트랜지스터 (10b, 11b)를 포함하고, 트랜지스터 (8b, 9b, 10b, 11b)는 전원 전압 Vcc와 접지사이에 직렬로 순차적으로 연결되어 있다. 제 3 증폭회로는 P형 트랜지스터 (8c, 9c)와 N형 트랜지스터 (10c, 11c)를 포함하고, 트랜지스터 (8c, 9c, 10c, 11c)는 전원 전압 Vcc와 접지사이에 직렬로 순차적으로 연결되어 있다. 최종적으로, 제 4 증폭회로는 P형 트랜지스터 (8d, 9d)와 N형 트랜지스터 (10d, 11d)를 포함하고, 트랜지스터 (8d, 9d, 10d, 11d)는 전원 전압 Vcc와 접지사이에 직렬로 순차적으로 연결되어 있다.
전원전압검출회로 (12) 는 전원으로부터 출력된 전원전압 Vcc의 레벨을 검출하고 그와 같은 레벨에 기초한 4개의 검출신호 Q1내지 Q4를 발생한다. 전원이 초기에 턴온되고 발진회로가 출력신호 X2를 발생하기 시작할 때, 전원의 전압 Vcc 는 초기에 하이(high)이고 점차로 일정한 전압 Vcc으로 감소한다. 그 결과, 전원전압검출회로 (12) 는 초기에 검출신호 Q1 을 출력하고, 전압 Vcc가 감소함에 따라 순차적으로 신호 Q1 및 Q2 그리고 신호 Q1, Q2 및 Q3 를 출력하고, 최종적으로 전압 Vcc가 일정하게 될 때 신호 Q1, Q2, Q3, Q4 를 출력한다.
시간검출회로 (14) 는 전력이 발진회로에 처음에 공급된 이후로 경과된 시간량을 검출하고 경과한 시간에 기초한 검출신호 Y1 내지 Y4 를 출력한다. 특히 전력이 처음에 공급되어졌을 때, 시간 검출회로 (14) 는 신호 Y1 을 출력한다. 그런 후, 시간이 경과함에 따라, 검출회로 (14) 는 신호 Y1과 Y2 를 출력하고 이어서 Y1, Y2, Y3 를 출력한다. 마침내, 특정 시간이 경과한 후에 시간 검출회로 (14) 는 신호 Y1, Y2,Y3, Y4 를 출력한다.
멀티플렉서 (13) 는 검출신호 Q1 내지 Q4 및 검출신호 Y1 내지 Y4 를 입력하고 대응하는 제어신호 Z1 내지 Z4 를 출력한다. 구체적으로, 전원 전압 Vcc 가 감소하고/또는 시간이 경과함에 따라, 멀티플렉서 (13) 는 순차적으로 신호 Z1, 신호Z1 과 Z2, 신호 Z1, Z2, Z3 그리고 신호 Y1, Y2, Y3 및 Y4 를 출력한다. 제 1 증폭회로는 제어신호 Z1 에 의해 인에이블 되고, 제 2 증폭회로는 제어신호 Z2 에 의해 인에이블 되고, 제 3 증폭회로는 제어신호 Z3 에 의해 인에이블 되고, 제 4 증폭회로는 제어신호 Z4 에 의해 인에이블 된다.
제 1 증폭회로가 인에이블 될 때, 회로의 이득은 P형 트랜지스터 8a 및 9a(즉, βp1) 의 이득의 합과 N형 트랜지스터 10a 및 11a(즉, βn1) 의 이득의 합에 의해 표시되어 질 수 있다. 제 2 증폭회로가 인에이블 될 때, 회로의 이득은 P형 트랜지스터 8b 및 9b(즉, βp2) 의 이득의 합과 N형 트랜지스터 10b 및 11b(즉, βn2) 의 이득의 합에 의해 표시되어 질 수 있다. 제 3 증폭회로가 인에이블 될 때, 회로의 이득은 P형 트랜지스터 8c 및 9c(즉, βp3) 의 이득의 합과 N형 트랜지스터 10c 및 11c(즉, βn3) 의 이득의 합에 의해 표시되어 질 수 있다. 마침내, 제 4 증폭회로가 인에이블 될 때, 회로의 이득은 P형 트랜지스터 8d 및 9d(즉, βp4) 의 이득의 합과 N형 트랜지스터 10d 및 11d(즉, βn4) 의 이득의 합에 의해 표시되어 질 수 있다.
따라서, 전력이 초기에 발진회로에 공급되어지고 발진되기 시작할 때, 멀티플렉서 (13) 는 오직 신호 Z1 만을 출력한다. 따라서, 제 1 증폭회로만이 인에이블되고, 그리하여 전체 증폭부 (15) 의 이득은 P 채널쪽에서는 βp1 및 N 채널쪽에서는 βn1 과 같게 된다, 그런 후, 멀티플렉서 (13)는 신호 Z1과 Z2 만을 출력하고, 제 1 및 제 2 증폭회로는 인에이블된다. 그 결과 전체 증폭부 (15) 의 이득은 P 채널쪽에서는 βp1 + βp2 그리고 N 채널쪽에서는 βn1 + βn2 로 증가한다. 그런 후, 멀티플렉서 (13)는 신호 Z1, Z2 및 Z3 을 출력하고, 제 1, 제 2 및 제 3 증폭회로는 인에이블된다. 그 결과 전체 증폭부 (15)의 이득은 P 채널쪽에서는 βp1 + βp2 + βp3 그리고 N 채널쪽에서는 βn1 + βn2 + βn3 로 더욱 더 증가한다. 마침내, 멀티플렉서 (13) 는 모든 제어 신호 Z1, Z2, Z3 및 Z4을 출력하고 제1, 2, 3 및 4 증폭회로는 인에이블된다. 따라서, 전체 증폭회로 (15) 의 이득은 최대화되고 P 채널쪽에서는 βp1 + βp2 + βp3 + βp4 그리고 N 채널쪽에서는 βn1 + βn2 + βn3 + βn4 가 된다.
상기의 동작에 기초하여, 발진신호 X1 은 증폭부 (15) 에 입력되고 출력신호 X2를 생성하기 위해 제어신호 Z1에서 Z4 에 따라서 증폭된다. 그런 후, 출력신호 X2의 파형은 디지털 장치(즉, 마이크로 컴퓨터)의 동작을 동기화시키기 위해 사용되는 클럭신호를 발생하기 위해 슈미트 트리서 회로(도시되지 않음)에 의해 정형된다.
상기 도시된 바와 같이, 종래의 오실레이터 회로의 증폭부의 이득은 하나 또는 그 이상의 제어신호에 따라 선택적으로 바뀌어 질 수 있다. 그러나, 종래의 오실레이터 회로가 반도체 장치(즉, 마이크로 컴퓨터)에 사용되어 졌을 때, 여러 가지의 문제점이 발생한다.
예를 들어, 증폭부의 이득이 매우 높을 때, 과도한 양의 전류가 소비된다. 예를 들어, 도 12 에 도시된, 증폭회로 (21, 22)에서, 전원 (즉, IVDD) 으로부터 공급된 전류의 일부가 출력신호의 전류 (즉, IX2)로서 회로 (21, 22) 로부터 출력되고, 전류 (즉, IVDD) 의 일부가 접지전류 (즉, IGND) 로서 증폭회로을 통하여 접지로 흐른다. 달리 말하면, IVDD= IX2+ IGND이다, 이득이 증가할 때, 더 많은 양의 전류 IX2가 증폭회로 (21, 22) 로부터 출력되고, 따라서, 더 많은 양의 전류 IVDD가 전원으로부터 유출된다. 그 결과, 더 많은 양의 전류 IGND가 접지에 공급되고, 회로 (21, 22) 에 의해 소비된 전력양은 불필요하게 높다.
또한, 증폭회로 (21, 22) 의 이득이 부적절하게 다른 이득으로 쉬프트될 때(예를 들어, 전원의 전압이 증가할 때), 오실레이터 회로는 미리 선택된 주파수 f 이외의 다른 주파수에서 발진될 수도 있다. 예를 들어, 오실레이터 회로는 공진주파수 f에서 발진할 수 있도록 설계될 수도 있고, 또한 증폭회로의 이득에 따라서 더 높은 레벨의 고조파 (예를 들어, 3f, 5f)에서 발진할 수도 있다. 따라서, 증폭 회로의 이득이 과도하게 높다면, 예를 들어, 오실레이터가 부정확한 주파수 3f 또는 5f에서 발진할 수도 있다.
또한, 이득이 높을 때, 주파수 f인 출력신호는 증폭회로내에 있는 트랜지스터에 의해 VDD로 고정되고, 그런 후, 증폭회로의 출력은 펄스신호를 닮는다. 또한 펄스신호는 3f 및 5f에서 공진하는 높은 레벨의 고조파 신호를 발생한다. 그런 후 오실레이터 회로가 16MHz (즉 f)에서 공진하도록 설계된다면, 80MHz (즉 5f) 의 주파수를 가진 노이즈가 발생할 수도 있고, 그러한 노이즈는 전파수신기를 간섭하는 주파수를 가진다.
반면에, 증폭부의 이득이 매우 낮을 때, 회로의 발진동작은 빈번하게 방해되어, 회로는 에러가 있는 클럭신호를 출력한다.
또한, 마이크로 컴퓨터와 같은 범용 반도체 장치에서, 오실레이터 회로는 전형적으로 넓은 영역의 전원전압과 발진 주파수를 가지고 사용된다. 따라서, 회로는 변하는 전원과 주파수에 반응하여 증폭부의 다른 이득들중에서 주기적으로 바꾸어지도록 요구될 수도 있다.
그러나, 증폭부의 이득이 바꾸어 졌을 때, 노이즈가 오실레이터 회로에서 발생한다. 그리하여, 마이크로 컴퓨터의 동작중에 이득이 바꾸어지면 에러가 있는 클럭신호가 출력되고, 마이크로 컴퓨터 또는 장치는 마이크로 컴퓨터의 고장에 의해 제어된다. 그 결과, 이득이 종래 발진 회로에서 바꾸어 질 때, 마이크로 컴퓨터의 동작이 멈추어 질 때 이득은 바꾸어져야 한다.
에러가 있는 클럭신호가 도 12 에 도시된 종래회로에 의해 어떻게 발생되는가 하는 예가 도 14 와 함께 아래에 설명된다. 도면은 증폭부에서 출력된 출력신호 X2 의 파형(도 14(a)), 이상적인 이득 제어 신호 이득1(도 14(b)) 이상적인 반전된 이득 제어 신호 이득1*(도 14(c)), 슈미트 트리거 회로 (23)에서 출력된 클럭신호 X0 (도 14(d)), 실제적인 이득제어 신호 이득1(도 14(e)), 실제적인 반전된 이득제어 신호 이득1*(도 14(f)) 을 도시한다. (이득의 변화에 기인한 신호 X2 의 진폭의 변화는 명확성을 위해 도 14(a) 에 도시되지 않았다.) 도면에 도시된 바와 같이, 출력신호 X2 의 전압이 슈미트 트리거 회로 (23) 상부 문턱전압 S1 위로 상승할 때마다, 회로는 클럭신호 X0 로서 H를 출력한다. 반면에 출력신호 X2 의 전압이 슈미트 트리거 회로 (23) 하부 문턱전압 S2 아래로 떨어질 때마다, 회로는 클럭신호 X0 로서 L을 출력한다. 따라서, 출력신호가 정현파이므로, 회로 (23) 는 구형파 클럭신호 X0를 출력한다.
도면에서 도시된 바와 같이, 증폭부의 이득은 이득제어 신호의 값 이득1 이 L 에서 H 변할 때 시간 (1)에서 바꾸어 진다. 이득이 바꾸어 질 때, 노이즈 a 는 출력신호 X2에서 발생한다, 그리고, 신호 X2 의 전압은 회로 (23) 의 상단 문턱 S1 위로 잘못되게 상승한다. 그 결과, 노이즈 a 는 클럭신호 X0 노이즈 b 로서 슈미트 트리거 회로 (23) 에 의해 출력되고 클럭신호 X0 에 의해 동기화된 마이크로 컴퓨터는 고장날 수도 있다. 또한, 도 14(e) 에 도시한 바와 같이, 실제 이득 제어 신호 이득1 은 즉시 L에서 H로 즉시 바꾸지 않으나, 얼마간의 시간동안에는 L에서 H로 바뀐다. 또한 도 14 (f) 에 도시한 바와 같이, 인버터 (24) 의 지연 때문에 실제의 신호 이득1 이 바뀐 후에 짧은 시간 tD동안에 실제의 반전된 이득 제어 신호 이득1* 는 H에서 L로 바뀐다. 따라서, P형 트랜지스터 P1 은 N형 트랜지스터 N2 가 턴오프 되기 약간전에 턴오프된다. 그래서, N형 트랜지스터 N2가 ON 이고 P형 트랜지스터가 OFF 일때 tD시간동안에, 트랜지스터 N2 는 실질적으로 신호 X2 의 전압을 문턱 S2 이하로 내린다. 그래서, 슈미트 트리거 (23) 으로부터 출력된 클럭신호 X0 내의 추가적이고 에러가 있는 펄스가 발생된다.
본 발명의 목적은, 오실레이터 회로의 이득이 바꾸어질 때 에러가 발생하는 것을 방지하는 것이다.
상기 목적과 다른 목적을 달성하기 위해, 오실레이터 회로가 구비된다. 제 1 이득을 가진 제 1 증폭회로와 병렬로 연결된 제 2 이득을 가진 제 2 증폭회로를 포함하며, 발진 출력신호를 발생하기 위해 전체적인 이득에 따라 발진 입력 신호를 입력하고 상기 발진 입력 신호를 증폭하는 증폭부 ; 및
상기 증폭부에 결합된 제 1 제어신호 발생기를 포함하며,
상기 제 1 제어신호 발생기는 제 1 입력 제어 신호를 입력하고 대응하는 제 1 출력신호를 발생하고, 상기 제 1 증폭회로의 동작상태는 상기 제 1 출력 제어 신호의 값이 변할 때 바꾸어지고,
상기 제 1 증폭회로의 상기 동작상태가 인에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하고, 상기 제 1 증폭회로의 상기 동작상태가 디스에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하지 않고,
상기 제 1 제어신호 발생기는 상기 제 1 입력 제어 신호의 상기 값에 대한 응답으로 상기 제 1 출력 제어 신호의 상기 값이 바꾸어지는 것을 지연시켜서, 상기 제 1 입력 제어 신호가 변할 때 발생된 노이즈는 상기 발진 출력신호에 영향을 미치지 않는 것을 특징으로 하는 오실레이터 회로.
상기의 목적과 다른 목적을 더 달성하기 위해 오실레이터 회로가 구비된다.
제 1 이득을 가진 제 1 증폭회로와 병렬로 연결된 제 2 이득을 가진 제 2 증폭회로를 포함하며, 발진 입력 신호를 입력하고 발진 출력신호를 발생하기 위해 전체 이득에 따라 상기 발진 입력 신호를 증폭하는 증폭부; 및
상기 증폭부에 결합된 제 1 제어신호 발생기를 포함하며,
상기 제 1 제어신호 발생기는 제 1 입력 제어 신호를 입력하고 대응하는 제 1 출력신호를 발생하고, 상기 제 1 증폭 회로는 상기 제 1 출력 제어 신호가 제 1 제어 신호 값을 가질 때 인에이블 상태에 있고 상기 제 1 출력 제어 신호가 제 2 제어 신호 값을 가질 때 디스에이블 상태에 있고
상기 제 1 증폭회로의 상기 제 1 동작상태가 상기 인에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하고, 상기 제 1 증폭회로의 상기 동작상태가 디스에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하지 않고, 상기 변하는 값이 상기 제 1 제어 신호 값과 상기 제 2 제어 신호 값 사이에서 변할 때 상기 제 1 이득이 상기 제 1 출력 제어 신호의 변하는 값에 따라 변하고,
상기 제 1 제어신호 발생기는 상기 제 1 입력 제어 신호의 값이 상기 제 1 이득을 점차로 변화시키기 위해 제 1 값에서 제 2 값으로 바뀔 때 상기 제 1 제어 신호 값에서 상기 제 2 제어 신호 값으로 제 1 출력 제어 신호의 상기 변하는 값을 점차로 변화시키는 것을 특징으로 하는 오실레이터 회로.
도 1 은 본 발명의 제 1 실시예에 따른 오실레이터 회로의 회로도.
도 2 는 도 1 에 도시된 타이밍 발생회로의 회로도.
도 3 는 도 1 및 도 2 에 도시된 회로의 여러 위치에서의 신호의 파형도.
도 4 는 본 발명의 제 2 실시예에 따른 오실레이터 회로의 회로도.
도 5 는 도 4 에 도시된 파형정형회로의 회로도.
도 6 은 도 4 에 도시된 회로의 여러 위치에서의 신호의 파형도.
도 7 은 본 발명의 제 3 실시예에 따른 오실레이터회로의 회로도.
도 8 은 본 발명의 제 4 실시예에 따른 오실레이터회로의 회로도.
도 9 는 도 8 에 도시된 타이밍 발생회로의 회로도.
도 10 은 본 발명의 제 5 실시예에 따른 오실레이터회로의 회로도.
도 11 은 본 발명의 제 6 실시예에 따른 오실레이터회로의 회로도.
도 12 는 제 1 종래의 오실레이터 회로의 회로도
도 13 은 제 2 종래의 오실레이터 회로의 회로도
도 14 는 도 12 에 도시된 회로의 여러 위치에서의 신호의 파형도.
도 15 는 도 1 및 2 에 도시된 회로의 여러 위치에서의 신호의 파형도.
본 발명의 상기 및 다른 목적, 장점 및 특징은 첨부 도면과 관련하여 설명되는 다음의 기재로부터 더 명백하게 될 것이다.
도 1 은 본 발명의 제 1 실시예에 따른 오실레이터 회로의 회로도이다. 오실레이터 회로에서, 1.8V에서 5V와 같은 전원 전압 Vcc 는 회로에 공급되어 발진신호를 발생할 수 있게 한다.
도면에서 도시한 바와 같이, 오실레이터 회로는 피드백 레지스터 (1), 수정(quartz) 오실레이터 (3), 커패시터 (4, 5) 및 제 1 및 제 2 증폭회로 (21, 22), 슈미트 트리거 회로 (23), 인버터 (24) 및 타이밍 발생회로 (25)를 포함하는 증폭부로 구성된다.
제 1 증폭회로 (21) 는 제 1 및 제 2 P형 트랜지스터 P1 및 P2과 제 1 및 제 2 N형 트랜지스터 N1 및 N2으로 구성된다. 트랜지스터 P1, P2, N1, N2는 전원 전압 Vcc와 접지사이에 직렬로 순차적으로 연결되어 있다. 제 2 증폭회로 (22) 는 전원 전압 Vcc와 접지사이에 직렬로 또한 연결된 제 3 P형 트랜지스터 P3 와 제 3 N형 트랜지스터 N1 및 N2으로 구성된다.
피드백 레지스터 (1) 과 수정 오실레이터 (3) 는 제 1 증폭회로 (21) 의 트랜지스터 P2 및 N1 의 게이트들 (즉, 입력단) 과 트랜지스터 P2 및 N1의 드레인들 (즉, 출력단) 사이에 연결된다. 또한, 레지스터 (1) 과 오실레이터 (3) 는 제 2 증폭회로 (22) 의 트랜지스터 P3 및 N3의 게이트들 (즉, 입력단) 과 트랜지스터 P3 및 N3 의 드레인들 (즉, 출력단) 과 연결된다.
또한, 슈미트 트리거 회로 (23) 는 제 1 증폭회로 (21) 의 트랜지스터 P2 및 N1 의 드레인들과 제 2 증폭회로 (22) 의 트랜지스터 P3 및 N3 의 드레인들과 연결된다.
타이밍 발생 회로 (25) 는 제 1 이득 제어 신호 이득1 와 출력 신호 X2를 입력하고 제 2 이득제어 신호 이득2를 발생시키기 위해 신호 이득1 및 X2와 같은 신호를 처리한다. 인버터 (24) 는 제 2 이득 제어 신호 이득2를 입력하고 반전된 이득제어 신호 이득2*를 발생하기 위해 이득2를 반전시킨다. 이득 제어 신호 이득2 는 제 1 P형 트랜지스터 P1 의 게이트에 공급되고, 반전된 이득 제어 신호 이득2* 는 제 2 N형 트랜지스터 N2 의 게이트에 공급된다.
상기 구성에 의해 도시된 바와 같이, 수정 오실레이터 (3) 는 발진 신호 X1을 발생하고, 그 신호는 제 1 증폭회로 (21) 의 트랜지스터 P2 및 N1 의 게이트와 제 2 증폭회로 (22) 의 트랜지스터 P3 및 N3 의 게이트에 공급된다. 따라서, 제 1 증폭회로 (21) 는 게이트 제어 신호 이득1 에 기초하여 신호 X1을 간접적으로 증폭한다. 구체적으로, 신호 이득1 이 타이밍 발생회로 (25) 에 입력될 때, 회로 (25) 는 대응하는 신호 이득2를 출력한다.
신호 이득2가 L 과 같다면, 인버터 (24) 는 H 와 같은 반전된 이득 제어 신호 이득2*를 발생하기 위하여 신호 이득2를 반전한다. 따라서, 이득 제어 신호 이득2가 제 1 P형 트랜지스터 P1을 턴온하고, 반전된 이득 제어 신호 이득2* 는 N형 트랜지스터 N2를 턴온시킨다. 또한, 제 2 증폭회로의 트랜지스터 P3 및 N3 가 전원 전압 Vcc 와 접지 사이에 직접적으로 연결되었으므로, 그들은 언제나 인에이블 된다. 따라서, 발진 신호 X1 은 출력신호 X2를 발생하기 위해 제 1 및 2 증폭회로 (21, 22) 의 이득에 기초하여 증폭된다.
반면에, 이득 제어 신호 이득2가 H 와 같을 때, 반전된 이득 제어 신호 이득2* 는 L 과 같게 된다. 그리하여, P형 트랜지스터 P1 와 N형 트랜지스터 N2 는 모두 턴오프된다. 따라서, 제 1 증폭회로 (21) 는 인에이블되지 않고, 트랜지스터 P2 및 N1 는 발진 신호 X1를 증폭시키지 않는다. 그 결과, 제 2 증폭회로 (22) 의 트랜지스터 P3 및 N3 만이 출력신호 X2를 발생하기 위해 발진신호를 증폭시킨다.
출력신호 X2 는 피드백 레지스터 (1)를 통해 피드백 되고 증폭회로 (21, 22) 에 입력된다. 그 결과, 출력신호 X2 는 새로운 증폭된 신호 X2를 발생시키기 위해 다시 증폭된다. 출력신호 X2는 또한 슈미트 트리거 회로 (23)에 출력되고, 슈미트 트리거 회로 (23) 는 클럭신호 X0를 발생하기 위해 출력신호 X2 의 파형을 정형한다. 클럭신호 X0 는 그런 후 마이크로 컴퓨터의 동작을 동기화하기 위해 마이크로 컴퓨터 (도시되지 않았음) 에 공급된다.
H 와 같은 이득 제어 신호 이득1 는 타이밍 발생 회로 (25)에 출력될 때, 회로 (25) 는 결과적으로 H 와 같은 이득 제어 신호 이득2를 출력한다. 따라서, 트랜지스터 P1 은 신호 이득2 에 의해 턴오프되고, 트랜지스터 N2 는 반전된 이득 제어 신호 이득2* 에 의해 턴오프된다. 그 결과 제 1 증폭회로 (21) 는 디스에이블되고, 제 2 증폭회로 (22) 는 인에이블되고, 오실레이터 회로는 오직 증폭회로 (22) 의 이득에 기초하여 발진한다.
반면에, L 와 같은 이득 제어 신호 이득1 는 타이밍 발생 회로 (25)에 출력될 때, 회로 (25) 는 결과적으로 L 와 같은 이득 제어 신호 이득2를 출력한다. 그 결과, 트랜지스터 P1 은 신호 이득2 에 의해 턴온되고, 트랜지스터 N2 는 반전된 이득 제어 신호 이득2* 에 의해 턴온된다. 그 결과 제 1 증폭회로 (21) 는 인에이블되고, 제 1 증폭회로 (21) 는 인에이블되고, 오실레이터 회로는 양 증폭회로 (21, 22) 의 이득에 기초하여 발진한다.
도 2 는 도 1 에 도시한 타이밍 발생 회로 (25)의 예를 도시한 도이다. 회로 (25) 는 비교기 (251), 인버터 (252) 및 래치 회로(253)을 포함한다. 또한, 래치 회로(253) 는 인버터 (254, 255)를 포함한다.
비교기 (251) 는 증폭부로부터 출력신호와 레지스터 R1과 R2를 포함하는 전압 분배기를 통하여 전원 전압 Vcc를 분배하여 발생한 기준 전압 VR을 입력한다. 비교기 (251)는 출력신호 X2를 기준 전압 VR 과 비교하고 신호 X2 및 VR 의 상대적인 값에 기초한 펄스신호 VX를 출력한다. 구체적으로, 비교기 (251) 는 신호 X2가 기준 전압 VR 보다 크거나 동일한 때에 신호 VX로서 H를 출력하고 기준 전압 VR 보다 적은 때에 신호 VX로서 L을 출력한다.
인버터 (252) 는 펄스신호 VX가 H 와 같을 때 인에이블 되고, 인버터 (255) 는 펄스신호 VX가 L 와 같을 때 인에이블 된다. 따라서, 신호 VX가 H 와 같을 때, 인버터 (252) 는 인에이블 되고 제 1 이득 제어 신호 이득2를 입력하고 반전된 이득 제어 신호 이득1*를 출력한다. 그런 후, 인버터 (254) 제 2 이득 제어 신호 이득2를 발생하기 위해 반전된 이득 제어 신호 이득1*를 반전시킨다.
반면에, 펄스신호 VX가 L 와 같을 때, 인버터 (252)는 디스에이블 되고, 인버터 (255) 는 인에이블 된다. 그 결과, 인버터 (254,255) 는 래치 회로(253)를 정형한다. 구체적으로, 인버터 (254) 는 신호 이득2를 출력하고, 인버터 (255) 는 신호 이득2를 반전하고 반전된 신호 이득2*를 출력한다. 그런 후, 인버터 (254) 는 신호 이득2* 를 반전하고 계속해서 신호 이득2를 출력한다.
예를 들어, 신호 VX 가 H 일 때 신호 이득1이 L 과 같다면, 인버터 (252)는 H 와 같은 신호 이득1* 를 출력하고, 인버터 (254) 는 L 와 같은 신호 이득2 를 출력한다. 그런 후, 신호 VX 가 L 일 때 인버터 (255)는 신호 이득2를 반전시키고 H 와 같은 반전된 신호 이득2* 를 출력한다. 그런 후, 인버터 (254) 는 L 와 같은 신호 이득2 를 출력하기 위해 신호 이득2*를 반전시킨다.
도 3 은 신호 이득1 및 이득2 에 따라 증폭부의 이득이 바꾸어질 때 타이밍 발생 회로 (25) 에 의해 발생되고 처리된 여러 가지 신호의 파형도이다.
구체적으로, 도면은 증폭부로부터 출력된 출력신호 X2 (도 3(a)) 의 예시적인 파형, 타이밍 발생 회로 (25)에 입력된 제 1 이득 제어 신호 이득1 (도 3(b)), 펄스신호 VX (도 3(c)), 회로 (25)에서 출력된 제 2 이득 제어 신호 이득2 (도 3(d)) 을 도시한 도이다.
(이득의 변화에 의한 신호 X2의 진폭의 변화는 명확성을 위해 도 3(a)에 도시되지 않았음)
도면에 도시된 바와 같이, 출력신호 X2 는 발진하는 정형파이고 슈미트 트리거 회로 (23) 의 상한 문턱 전압 S1 보다 더 큰 최대값까지 올라간다. 또한, 신호는 회로 (23) 의 하한 문턱 전압 S2 보다 더 적은 최소값까지 올라간다. 게다가, 비교기 (251) 에 입력된 기준 전압 VR 의 전압은 회로 (23) 의 상한 문턱 전압 S1 보다 크고, 출력신호 X2 의 최대값은 기준 전압 VR 보다 더 크다.
상기 설명한 바와 같이, 기준 전압 VR 의 값은 슈미트 트리거 회로 (23) 의 문턱전압 S1 및 S2 와 다른 값이 세트되어 회로 (23) 으로부터 출력된 클럭신호 X0 는 증폭부의 이득이 바꾸어 졌을 때 발생된 노이즈에 의해 불리하게 영향을 받지 않는다. 또한, 신호 X2 가 전압 VR 보다 더 클 때마다 비교기 (251) 가 펄스신호 VX 로서 H를 출력하기 때문에, 펄스 신호 VX 는 도 3 (c) 에 도시한 바와 같이 구형파 모양을 하고 있다.
도 3 (b) 에 도시한 바와 같이, 제 1 이득 제어 신호 이득1 는 초기에 L 과 같고, 펄스신호 VX 가 H 와 같은 반전된 제어 신호 이득1*을 발생하기 위해 H 와 같을 때 인버터 (252) 는 제어신호 이득1을 반전시킨다. 그런 후, 반전된 신호 이득1* 는 L 과 같은 신호 이득2를 출력하기 위해 인버터 (254) 에 의해 더욱 더 반전된다.
펄스신호 VX 가 L 과 같고 신호 이득1 이 L 과 같을 때, 인버터 (252) 는 디스에이블되고, 인버터 (255) 는 인에이블된다. 따라서, 래치 회로(253) 는 래치하고 L 과 같은 제 2 이득 제어 신호 이득2를 계속 출력한다. 그래서, 이득 신호 이득1 이 초기에 L 과 같은 때, 타이밍 발생 회로로부터 출력된 이득 신호 이득2 는 L 과 같게 된다.
그 결과, 제 1 증폭회로 (21) 는 인에이블되고, 발진 신호 X1 는 출력신호 X2를 발생시키기 위해 수정 오실레이터 (3) 와 양 증폭회로 (21, 22) 의 이득에 따라 증폭된다. 그런 후, 출력신호 X2는 회로 (23)의 문턱 레벨 S1 및 S2 에 기초한 슈미트 트리거 회로 (23)에 의해 클럭신호 X0 로 전환된다.
그런 후, 시간 (1)에서, 이득 신호 이득1 는 증폭부의 이득을 바꾸기 위해 L에서 H로 바꾸어져 발진 신호 X1 이 제 2 증폭회로 (22) 에 의해 증폭만 된다. 펄스신호 VX 가 그 시간에 L 과 같기 때문에, 인버터 (252) 는 디스에이블되고 반전된 신호 이득1* 의 새로운 값 L을 출력하기 않는다. 따라서, 신호 이득2 의 전류 값 L 은 계속해서 출력된다. 그러나, 펄스신호 VX 가 시간 (2)에서 H 일 때, 인버터 (252) 는 인에이블되고 L 값을 가지는 반전된 신호 이득1*를 출력한다. 그 결과, 인버터 (254) 는 신호 이득1*를 반전하고 H 의 값을 가지는 신호 이득2를 출력한다. 결과적으로, 신호 VX 가 L 과 같을 때, 래치 회로(253) 는 래치하고 H 의 값을 가지는 신호 이득2를 계속해서 출력한다.
상기 설명한 바에 의하면, 제 1 이득 제어 신호 이득1 의 값이 증폭부의 이득을 바꾸기 위해 변할 때, 증폭부의 이득은 즉시 바꾸어지지 않는다. 대신에, 이득은 출력신호 X2 가 슈미트 트리거 회로 (23)의 상한 문턱 S1 과 기준 전압 VR 보다 클 때에만 바뀐다.
그 결과, 출력신호 X2 의 전압 레벨은 매우 높고, 슈미트 트리거 회로 (23) 의 하한 문턱 S2 아래로 풀 (PULL) 된다. 그래서, 노이즈는 클럭신호 X0에서 잘못된 펄스를 만들지 않는다.
도 15 는 증폭부의 이득이 신호 (이득1 및 이득2) 에 따라 바꾸어 졌을 때 타이밍 발생 회로 (25)에 의해 발생되고 처리된 여러신호의 파형도의 상세한 예를 도시한 도이다. 도면은 증폭부에서 출력된 출력신호 X2 (도 15(a)), 비교기 (251) 로부터 출력된 펄스신호 VX (도 15 (b)), 슈미트 트리거 회로 (23)로부터 출력된 클럭신호 X0 (도 15 (c)), 타이밍 발생 회로 (25) 에 입력된 제 1 이득 제어 신호 이득1 (도 15 (d)) 및 회로 (25) 로부터 출력된 제 2 이득 제어 신호 이득2 (도 15 (e)) 의 예시적인 파형을 도시한다.
(이득의 변화때문에 신호 X2 의 진폭의 변화는 도 15(a)에 도시되지 않았음)
파형도에서 도시한 바와 같이, 신호 이득2 는 출력신호 X2 가 기준 전압 VR 보다 큰 경우에 바뀌기만 한다. 그 결과, 비록 인버터 (24) 의 지연이 P형 트랜지스터 P1 이 OFF 된 동안에 짧은 기간동안 N형 트랜지스터 N2을 ON 하게 하더라도, 신호 이득2 가 L에서 H 로 바뀔 때 발생한 어떤 노이즈 a 라도 N형 트랜지스터 N2 에 의해 슈미트 트리거 회로 (23) 의 하한 문턱 S2 아래로 풀다운 (PULL-DOWN) 되지 않는다.
반면에, 도 14 와 함께 상기 도시된 바에 의하면, 종래의 오실레이터 회로는 제 1 이득 제어 신호 이득1가 바뀔 때 증폭부가 즉시 바꾸기 때문에 출력신호 X2 내에 노이즈 a를 발생한다. 그래서, 본 실시예에 있어서, 오실레이터 회로슈미트 트리거 회로 (23) 가 클럭신호 X0 내에 노이즈 b 가 발생하는 것을 막는다. 클럭신호 X0 는 에러가 없으므로, 신호 X0 와 동기화되는 장치(즉, 마이크로 컴퓨터)는 오동작하지 않는다.
제 1 실시예는 증폭부의 이득을 감소시키기 위해 제 1 이득 신호 이득1 이 L에서 H까지 바뀌는 예를 사용하여 설명된다. 명확하게, 이득 신호 이득1 는 증폭부의 이득을 증가시키기 위해 이득 신호 이득1 이 H에서 L까지 바뀔 때 실시예 또한 출력신호 X2 내의 노이즈를 제거한다.
또한, 제 1 실시예에서, 기준 전압 VR의 레벨은 슈미트 트리거 회로 (23) 의 상부 문턱 레벨 S1 보다 더 높게 세트된다. 그러나, 똑같은 결과가 기준 전압 VR 의 레벨이 하부 문턱 레벨 S2 보다 더 낮게 세트된 때에 달성될 수 있다.
도 4 는 본 발명의 제 1 실시예에 따른 오실레이터 회로의 회로도이다. 제 1 실시예는 타이밍 발생 회로 (25) 대신에 파형 정형 회로 (26A, 26B)를 설치한 것을 제외하고는 제 1 실시예와 비슷하다. 도면에 도시한 바와 같이, 제 1 파형 정형 회로 (26A) 는 제 1 이득 제어 신호 이득1를 입력하는 입력단자와 트랜지스터 P1 의 게이트 사이에서 연결되고, 제 2 파형 정형 회로 (26B) 는 인버터 (254)의 출력단자와 트랜지스터 N2 의 게이트 사이에서 연결된다.
이득 제어 신호 이득1을 입력한 후에 회로 26A 는 재정형된 신호 이득1'을 발생시키기 위해 파형신호 이득1을 정형하고 신호 이득'을 P형 트랜지스터 P1 의 게이트에 출력한다. 또한 제 1 실시예에서와 같이, 인버터 (24) 는 이득 제어 신호 이득1을 입력하고 반전된 이득 신호 이득1*을 발생한다. 그런 후, 제 2 파형 정형 회로 (26A) 는 반전된 신호 이득1*을 입력하고 대응하는 재정형된 신호 이득11*'를 N형 트랜지스터 N2 의 게이트에 출력한다.
도 5 는 도 4 에 도시한 파형 정형 회로 (26A)의 예를 도시한 도이다. 회로 26B 가 회로 26B 와 비슷하기 때문에, 파형 정형 회로 (26A) 의 설명은 간략을 위해 제외한다.
도 5 에 도시한 바와 같이, 파형 정형 회로 (26A) 는 인버터 (261, 262)와 레지스터 R3 및 커패시터 C를 포함하는 지연회로로 구성된다. 인버터 (261)는 이득 신호 이득1를 입력하고 제 1 반전신호를 발생하기 위해 그 신호 이득1을 반전시킨다. 그런 후, 인버터 (262) 는 제 1 반전된 신호를 입력하고 이득신호 이득1 에 대응하는 제 2 반전신호를 발생하기 위해 반전시킨다. 그런 후, 지연회로(263) 는 재정형된 신호 이득1'을 발생하기 위해 레지스터 R3 와 커패시터 C 의 값에 의해 결정된 시상수에 기초한 제 2 반전된 신호를 지연시킨다.
도 6 은 증폭부의 이득이 신호 이득1 에 따라 바꾸어진 때 파형 정형 회로 (26A, 26B)에 의해 발생되고 처리된 여러 신호들의 파형도이다. 구체적으로, 도면은 파형 정형 회로 (26A) 에 입력된 제 1 이득신호 이득1 (도 6(a)), 회로 (26A)에서 트랜지스터 P1에 출력된 재정형된 신호 이득1', 파형 정형 회로 (26B)에서 트랜지스터 N2 에 출력된 재정형된 신호 이득1*'의 예시적인 파형을 도시한다.
게다가, 도 6(d) 는 시간에 관한 출력신호 X2 의 이득의 그래프를 도시한다.
도 6(a)에 도시한 바와 같이, 이득신호 이득1 는 초기에 L 과 같고, 따라서, 인버터 (24) 는 H 와 같은 반전된 이득신호 이득1*을 발생하기 위해 신호 (24)를 반전한다. 시간 (1)에서, 이득신호 이득1 는 H 와 같게 바꾸어지고, 따라서 반전된 이득 제어 신호 이득1* 는 마찬가지로 L 과 같게 바꾸어진다. 시간 (1)에서, 제 1 파형 정형 회로 (26A)에서, 인버터 (261) 는 L과 같은 제 1 반전된 신호를 발생하기 위해 신호 이득1을 반전시키고, 인버터 (262) 는 H 와 같은 제 2 반전신호를 발생하기 위해 제 1 반전된 신호를 반전시킨다. 그런 후, 회로(26A)으로부터 출력된 재정형된 신호 이득1' 는 지연회로 R3 및 C 때문에 시간 (1) 과 시간 (2) 사이를 L에서 H까지 점차로 증가한다.
유사하게, 제 2 파형 정형 회로 (26B) 초기에 H 와 같은 반전된 이득 제어 신호 이득1*를 입력한다. 그런 후, 반전된 신호 이득1* 이 H에서 L까지 바꾸어 질 때, 회로 (26B)는 시간 (1)과 시간 (2) 사이에서 재정형된 신호 이득1*' 의 전압을 점차로 감소시킨다.
P형 트랜지스터 P1의 게이트에 출력된 재정형된 신호 이득1*' 의 전압이 L에서 H까지 점차로 증가하므로, P형 트랜지스터 P1 로부터 출력된 전압은 시간 (2)에서 트랜지스터 P1 이 턴오프될 때까지 점차로 감소한다. 또한, N형 트랜지스터 N2 의 게이트에 출력된 재정형된 신호 이득1*' 의 전압이 H에서 L까지 감소하므로, 트랜지스터 N2에서 출력된 전압은 시간 (2)에서 트랜지스터 N2 가 턴오프될 때까지 점차적으로 감소한다. 그 결과, 비록 신호 이득1*' 이 인버터 (24) 의 지연 때문에 신호 이득1*' 로부터 tD에 의해 지연되더라도, 트랜지스터 P1 은 트랜지스터 N2 이 완전히 ON이 되었을 때 완전히 OFF 되지 않는다. 그 결과, 신호 X2 의 전압은 신호 이득1 이 L에서 H까지 바뀔 때 풀다운 (PULL-DOWN)되지 않는다. 그래서, 신호 X2 의 전압은 슈미트 트리거 회로 (23) 의 하부 문턱 레벨 S2 아래로 잘못해서 떨어지지 않고, 에러있는 펄스는 회로 (23) 에서 출력된 클럭신호 X0 내에 생성되지 않는다. 그래서, 제 1 증폭회로 (21)가 출력신호 X2를 발생시키기 위해 발진 신호 X1을 증폭함과 함께 이득은 0 으로 점차로 감소한다. 그 결과, 증폭부의 전체적인 이득은 제 1 증폭회로 (21) 의 이득이 점차로 0 으로 감소함에 따라 점차로 시간 (1)과 시간 (2) 사이에서 감소한다(도 6 (d)).
상기 설명한 바와 같이, 이득 신호 이득1 의 값이 증폭부의 이득을 바꾸기 위해 변할 때, 이득 신호 이득1 의 파형(반전된 신호이득*)은 파형 정형 회로 (26A) 에 의해 재정형되어 그 재정형된 신호 이득1' (또는 이득1*')는 L (또는H)에서 H (또는L)까지 점차로 증가(감소)한다. 따라서, 증폭부의 이득은 점차로 바꾸어 진다. 그 결과, 증폭부의 이득이 빨리 바뀜에 의해 전형적으로 발생한 출력신호 X2 내의 노이즈는 제거되고, 따라서, 신호 X2 에 따라 발생한 클럭신호 X0 는 에러가 없다.
제 2 실시예는 증폭부의 이득을 점차로 감소시키기 위해 이득 신호 이득1 이 L에서 H까지 바뀌는 예를 사용하여 설명된다. 명확하게,실시예는 또한, 이득 신호 이득1 이 증폭부의 이득을 점차로 증가시키기 위해 H에서 L까지 바뀔 때 출력신호 X2 내의 노이즈를 제거한다.
또한, 파형 정형 회로 (26A, 26B) 의 상승시간 또는 하강시간은 오실레이터 회로의 발진 주기 보다 길게 또는 같게 세트될 수도 있다.
도 7 은 본 발명의 제 3 실시예에 따른 오실레이터 회로의 회로도이다. 제 3 실시예는 타이밍 발생 회로 (25)와 파형 정형 회로 (26A, 26B)를 하나의 회로에 결합함에 의해 제 1 및 제 2 실시예의 이점을 합한 것이다.
회로 (25, 26A, 26B)를 하나의 오실레이터 회로에 결합함에 의해, 출력신호 X2 에 영향을 미치는 것을 방지할 수 있는 노이즈 양은 증가된다. 예를 들어, 중폭부의 이득의 바뀜에 의해 발생한 심한 노이즈는 특정시간 (2) 에 제 2 이득 제어신호 이득2를 오직 출력함에 의해 피해질 수는 없고, 노이즈는 제 1 증폭부의 이득을 점차로 바꿈에 의해 피해질 수 있다. 상기 실시예에서, 파형 정형 회로 (26A, 26B)의 상승시간 또는 하강시간은 오실레이터 회로의 발진 주기의 1/4과 짧거나 같은 것이 바람직하다.
상술한 제 1에서 제 3 실시예에서, 싱글 증폭 회로 (21) 의 이득은 바꾸어 진다. 그러나, 본 발명은 다수의 증폭회로의 이득을 바꾸기 위해 사용되어질 수도 있다. 더욱이, 제 1에서 제 3 실시예에서, 제 2 증폭회로 (22) 의 이득은 바뀌지 않는다. 그러나, 본 발명은 최종 증폭회로의 이득이 바뀌어진 오실레이터 회로내에 결합되어 질 수도 있다. 그와 같은 개념이 아래에서 도면 8에서 11과 함께 설명될 것이다.
도 8 은 본 발명의 제 4 실시예에 따른 오실레이터 회로의 회로도이다. 도면에 도시한 바와 같이, 회로는 4개의 증폭회로 (21A에서 21D)를 포함하는 증폭부로 구성된다. 또한, 제1, 제 2 및 제 3 증폭회로 (21A에서 21C)는 타이밍 발생 회로 (25) 에 의해 발생된 이득 제어 신호 이득2A, 이득2B 및 이득2C 에 기초하여 각각 그리고 독립적으로 인에이블 및 디스에이블된다. 선택적으로, 증폭회로 2A에서 2C를 인에이블 및 디스에이블함에 의해, 전체 증폭부의 이득은 변화할 수 있다.
달리 말하면, 이득 제어 신호 이득1A 이 타이밍 발생 회로 (25)에 입력될 때, 회로 (25) 는 제 1 증폭회로 (21A)를 인에이블 또는 디스에이블 하기 위해 대응하는 이득 제어 신호 이득2A를 출력한다. 이득 제어 신호 이득1B 이 타이밍 발생 회로 (25)에 입력될 때, 회로 (25) 는 제 2 증폭회로 (21B)를 인에이블 또는 디스에이블 하기 위해 대응하는 이득 제어 신호 이득2B를 출력한다. 마침내, 이득 제어 신호 이득1C 이 타이밍 발생 회로 (25)에 입력될 때, 회로 (25) 는 제 3 증폭회로 (21B)를 인에이블 또는 디스에이블 하기 위해 대응하는 이득 제어 신호 이득2C를 출력한다.
도 9 는 도 8에서 도시한 타이밍 발생 회로 (25)의 예를 도시한 도면이다. 회로 (25) 는 비교기 (251)와 세 개의 부회로(SUB-CIRCUIT)로 구성된다. 제 1 부회로는 인버터 (252A)와 인버터 (254A 및 255A)에 의해 정형된 제 1 래치 회로로 구성된다. 제 2 부회로는 인버터 (252B)와 인버터 (254B 및 255B)에 의해 정형된 제 2 래치 회로로 구성된다. 제 1 부회로는 인버터 (252C)와 인버터 (254C 및 255C)에 의해 정형된 제 3 래치 회로로 구성된다. 도 9 에 도시된 3 개의 부회로 각각은 도 2 에 도시된 회로의 동작과 유사한 방식으로 동작한다.
타이밍 발생 회로 (25) 는 이득 신호 이득1A에서 이득2C 에 기초한 이득 제어 신호 이득2A에서 이득2C를 출력함에 의해 증폭회로 (21A에서 21C)를 독립적으로 인에이블 및 디스에이블 시킨다. 증폭회로 (2A에서 2C)를 인에이블 및 디스에이블함에 의해 오실레이터 회로의 증폭부의 이득은 바꾸어 질 수 있다.
도 10 은 본 발명의 제 5 실시예에 따른 오실레이터 회로의 회로도이다. 제 5 실시예는 파형 정형 회로 (26A에서 26F)가 타이밍 발생 회로 (25) 대신에 결합된 것을 제외하고는 제 4 실시예와 유사하다.
도시한 바와 같이, 제 1 파형 정형 회로 (26E) 는 제 1 증폭회로 21A 내의 이득신호 이득1A를 입력하는 입력단자와 트랜지스터 P1 의 게이트 사이에 연결되어 있다. 제 2 파형 정형 회로 (26F) 는 제 1 증폭회로 21A 내의 인버터 (IN3)의 출력단자와 트랜지스터 N2 의 게이트 사이에 연결되어 있다.
이득신호 이득1A를 입력한 후에, 회로 (26E) 는 재정형된 신호 이득1A'를 발생하기 위해 신호 이득1A 의 파형을 정형하고 신호 이득1A'를 트랜지스터 P1 의 게이트에 출력한다. 또한, 인버터 (IN3) 는 이득신호 이득1A를 입력하고 반전된 이득신호 이득1A*를 발생한다. 그런 후, 제 2 파형 정형 회로 (26F) 는 반전된 신호 이득1*를 입력하고 대응하는 재정형된 신호 이득1A*'를 트랜지스터 N2 의 게이트에 출력한다.
제 3 및 제 4 파형 정형 회로 (26C, 26D)는 유사하게 이득 제어 신호 이득1B와 반전된 신호 이득1B*를 입력하고 대응하는 재정형된 신호 이득1B' 및 이득1B*를 제 2 증폭회로 21B에 출력한다. 또한, 제 5 및 제 6 파형 정형 회로 (26A, 26B)는 유사하게 이득 제어 신호 이득1C와 반전된 신호 이득1C*를 입력하고 대응하는 재정형된 신호 이득1C' 및 이득1C*'를 제 3 증폭회로 21C에 출력한다.
각각의 회로 26A에서 26D의 구성은 도 5 에 도시된 파형 정형 회로의 구성과 유사하다. 따라서, 이득 제어 신호 이득1A 가 H (또는L)에서 L(또는H)까지 바꾸어질 때, 파형 정형 회로 (26E, 26F)는 제 1 증폭회로 (21A)의 이득을 점차로 감소(증가)시키는 재정형된 신호 이득1' 및 이득1*'를 출력하고, 파형 정형 회로 (26C, 26D)는 제 2 증폭회로 (21B)의 이득을 점차로 감소(증가)시키는 재정형된 신호 이득1B' 및 이득1B*'를 출력하고,
이득 제어 신호 이득1C 가 H (또는L)에서 L(또는H)까지 바꾸어질 때, 파형 정형 회로 (26A, 26B)는 제 3 증폭회로 (21C)의 이득을 점차로 감소(증가)시키는 재정형된 신호 이득1C' 및 이득1C*'를 출력하고, 또한, 파형 정형 회로 (26A에서 26E)는 도 7에서 도시한 회로와 유사한 회로를 생성하기 위해 도 8 에 도시한 실시예에 결합될 수 있다.
도 11 은 본 발명의 제 6 실시예에 따른 오실레이터 회로의 증폭부의 회로도이다. 제 6 실시예의 증폭부는, 제 4 증폭회로 (21D)가 선택적으로 인에이블 및 디스에이블 될 수 있는 점을 제외하고는 제 4 및 제 5 실시예의 증폭부와 유사하다. 구체적으로, 도시한 바에 의하면, 증폭회로는 P형 트랜지스터 P8 및 N형 트랜지스터 N8을 더 포함한다. P형 트랜지스터 P8 는 전원 전압 Vcc 와 트랜지스터 P7 사이에 직렬로 연결되어 있고, 트랜지스터 N8 는 트랜지스터 N7 와 접지 사이에 직렬로 연결되어 있다. 그래서, 증폭회로 (21D) 는 적당한 제어 신호를 트랜지스터 P8 및 N8 의 게이트에 공급함에 의해 인에이블과 디스에이블 될 수 있다.
그와 같은 제어 신호는 도 8에서 도시한 타이밍 발생 회로 (25) 및/또는 도 10에서 도시한 파형 정형 회로 (26A에서 26E)와 유사한 회로로부터 발생될 수 있다. 그 결과, 증폭회로의 이득은 제 4 증폭 회로(21D) 의 이득을 바꿈에 의해 더욱더 제어될 수 있다.
상기 기술된 바와 같이, 본 발명의 오실레이터 회로는 증폭부의 이득의 바꿈에 의해 발생된 어떠한 노이즈라도 장치 (즉, 마이크로 컴퓨터)에 공급되는 궁극적인 클럭신호에 영향을 미치는 것을 방지한다. 따라서, 본 발명은 에러있는 클럭신호에 의지하여 마이크로 컴퓨터가 고장나는 것을 방지한다. 본 발명이 노이즈를 방지하는 방식은 노이즈가 발생하지 않을 때 증폭회로의 이득을 바꾸는 것이다. 또한 본 발명은 추가적 또는 선택적으로 증폭부의 이득을 바꿈에 의해 발생하는 노이즈를 방지할 수 있다.
본 발명의 바람직한 실시례가 특정 용어들을 사용하여 기술되어 왔지만, 그러한 기술은 오로지 설명을 하기 위한 것이며, 다음의 청구범위의 기술적 사상 및 범위로 부터 이탈되지 않고서 여러 가지 변경 및 변화가 가해질 수 있는 것으로 이해되어져야 한다.
여기에 기술된 본 발명의 실시례에 대해 여러 가지 변형이 본 발명을 실현하는데 있어 채용될 수 있는 것으로 이해되어져야 한다. 따라서, 다음의 청구범위가 본 발명의 범위를 규정하는 것으로, 그리고 이들 청구범위 내의 방법 및 구성들 그리고 그들의 등가적인 것들이 청구범위에 의해 포함되는 것으로 의도된다.

Claims (29)

  1. 제 1 이득을 가진 제 1 증폭회로와 병렬로 연결된 제 2 이득을 가진 제 2 증폭회로를 포함하며, 발진 출력신호를 발생하기 위해 전체적인 이득에 따라 발진 입력 신호를 입력하고 상기 발진 입력 신호를 증폭하는 증폭부 ; 및
    상기 증폭부에 결합된 제 1 제어신호 발생기를 포함하며,
    상기 제 1 제어신호 발생기는 제 1 입력 제어 신호를 입력하고 대응하는 제 1 출력신호를 발생하고, 상기 제 1 증폭회로의 동작상태는 상기 제 1 출력 제어 신호의 값이 변할 때 바꾸어지고,
    상기 제 1 증폭회로의 상기 동작상태가 인에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하고, 상기 제 1 증폭회로의 상기 동작상태가 디스에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하지 않고,
    상기 제 1 제어신호 발생기는 상기 제 1 입력 제어 신호의 상기 값에 대한 응답으로 상기 제 1 출력 제어 신호의 상기 값이 바꾸어지는 것을 지연시켜서, 상기 제 1 입력 제어 신호가 변할 때 발생된 노이즈는 상기 발진 출력신호에 영향을 미치지 않는 것을 특징으로 하는 오실레이터 회로.
  2. 제 1 항에 있어서, 상기 제 1 제어 신호 발생기는 상기 제 1 입력 제어 신호를 제 1 시간에 입력하고 상기 제 1 입력 제어 신호를 제 1 시간후 제 2 시간에 상기 제 1 입력제어신호를 상기 제 1 출력제어신호로서 래치하는 래치회로를 포함하는 것을 특징으로 하는 오실레이터 회로.
  3. 제 2 항에 있어서, 상기 래치 회로는 펄스 신호를 입력하고 상기 펄스 신호의 제 1 논리값에 기초하여 상기 제 1 입력제어 신호를 래치하는 것을 특징으로 하는 오실레이터 회로.
  4. 제 3 항에 있어서, 상기 펄스 신호는 상기 발진 출력 신호의 주파수에 의존하는 주파수를 가지는 것을 특징으로 하는 오실레이터 회로.
  5. 제 4 항에 있어서, 상기 제 1 제어 신호 발생기는
    상기 증폭부과 기준 전압 신호로부터 상기 발진 출력 신호를 입력하고, 상기 발진 출력 신호가 상기 기준 전압보다 더 크면 제 2 논리값을 가진 상기 펄스 신호를 출력하고, 상기 발진 출력 신호가 상기 기준 전압보다 더 작으면 제 1 논리값을 가진 상기 펄스 신호를 출력하는 전압비교기를 더 포함하는 것을 특징으로 하는 오실레이터 회로.
  6. 제 5 항에 있어서, 상기 래치 회로는
    상기 펄스 신호가 상기 제 2 논리값을 가질 때 반전된 제 1 입력 제어 신호를 발생시키기 위하여 상기 제 1 입력 제어 신호를 반전시키는 제 1 인버터 ;
    상기 제 1 인버터의 출력단자와 동작적으로 연결된 입력단자를 가진 제 2 인버터 ;
    상기 제 2 인버터의 출력단자와 동작적으로 연결된 입력단자를 가지고 상기 제 2 인버터의 상기 입력단자와 동작적으로 연결된 출력단자를 가지며, 상기 펄스신호가 상기 제 1 논리 값을 가질 때 인에이블되는 제 3 인버터를 포함하며,
    상기 제 2 인버터는 상기 반전된 제 1 입력 제어 신호를 입력하고 상기 펄스신호가 상기 제 2 논리 값을 가질 때 상기 반전된 제 1 입력 제어 신호를 상기 제 1 출력 제어 신호로서 반전시키는 것을 특징으로 하는 오실레이터 회로.
  7. 제 6 항에 있어서, 상기 증폭부와 연결된 정형회로를 더 포함하며,
    상기 정형회로는 상기 발진 출력 신호를 입력하고 클럭신호를 발생하며, 상기 클럭신호는 상기 발진 출력신호가 상부 문턱값보다 더 클 때 제 1 클럭신호 값을 가지고 상기 발진 출력신호가 하부 문턱값보다 더 작을 때 제 2 클럭신호 값을 가지는 것을 특징으로 하는 오실레이터 회로.
  8. 제 7 항에 있어서, 상기 기준 전압은 상기 상부 문턱 값보다 더 크고 상기 발진 출력 신호의 최대값이 상기 기준 전압보다 더 큰 것을 특징으로 하는 오실레이터 회로.
  9. 제 7 항에 있어서, 상기 기준 전압은 상기 하부 문턱 값보다 더 작고 상기 발진 출력 신호의 최소값이 상기 기준 전압보다 더 작은 것을 특징으로 하는 오실레이터 회로.
  10. 제 6 항에 있어서, 상기 제 1 증폭회로는
    게이트를 통하여 상기 제 1 출력제어 신호를 입력하고 상기 제 1 출력 제어 신호가 제 1 제어 신호 값을 가질 때 상기 제 1 증폭회로가 상기 인에이블 상태가 되도록 턴온되고, 상기 제 1 출력 제어 신호가 제 2 제어 신호 값을 가질 때 상기 제 1 증폭회로가 상기 디스에이블 상태가 되도록 턴오프되는 제 1 트랜지스터 ; 및
    상기 제 1 트랜지스터와 직렬로 연결되며, 제 2 트랜지스터를 포함하며,
    상기 제 2 트랜지스터의 게이트는 상기 발진 입력 신호를 입력하고 상기 제 1 트랜지스터가 턴온될 때 상기 제 1 이득에 따라 상기 발진 입력 신호를 증폭하고, 상기 제 1 트랜지스터가 턴오프될 때 상기 발진 입력 신호를 증폭하지 않는 것을 특징으로 하는 오실레이터 회로.
  11. 제 10 항에 있어서, 상기 제 1 출력 제어 신호를 입력하고 반전된 제 1 출력제어 신호를 발생시키는 인버터를 더 포함하며,
    상기 제 1 증폭 회로는
    게이트를 통하여 상기 반전된 제 1 출력 제어 신호를 입력하고 상기 제 1 출력 제어 신호가 제 1 제어 신호 값을 가질 때 상기 제 1 증폭회로가 상기 인에이블 상태가 되도록 턴온되고, 상기 제 1 출력 제어 신호가 제 2 제어 신호 값을 가질 때 상기 제 1 증폭회로가 상기 디스에이블 상태가 되도록 턴오프되는 제 3 트랜지스터 ; 및
    상기 제 3 트랜지스터와 직렬로 연결된 제 4 트랜지스터를 더 포함하고,
    상기 제 4 트랜지스터의 게이트는 상기 발진 입력 신호를 입력하고 상기 제 3 트랜지스터가 턴온될 때 상기 제 1 이득에 따라 상기 발진 입력 신호를 증폭하고 상기 제 3 트랜지스터가 턴오프될 때 상기 발진 입력 신호를 증폭하지 않는 것을 특징으로 하는 오실레이터 회로.
  12. 제 10 항에 있어서,
    상기 제 1 제어신호 발생기는 제 2 입력 제어 신호를 입력하고 대응하는 제 2 출력신호를 발생하고, 상기 제 2 증폭회로의 동작상태는 상기 제 2 출력 제어 신호의 값이 바뀔 때 바뀌고,
    상기 제 2 증폭회로의 상기 동작상태가 인에이블 상태일 때 상기 전체 이득은 상기 제 2 이득에 기초하고, 상기 제 2 증폭회로의 상기 동작상태가 디스에이블 상태일 때 상기 전체 이득은 상기 제 2 이득에 기초하지 않고,
    상기 제 1 제어 신호 발생기는 상기 제 2 입력 제어 신호의 값의 스위칭에 대한 응답으로 상기 제 2 출력 제어 신호의 상기 값이 바뀌는 것을 지연시켜서, 상기 제 2 입력 제어 신호의 상기 값이 바뀔 때 발생된 노이즈는 상기 발진 출력신호에 영향을 미치지 않는 것을 특징으로 하는 오실레이터 회로.
  13. 제 1 이득을 가진 제 1 증폭회로와 병렬로 연결된 제 2 이득을 가진 제 2 증폭회로를 포함하며, 발진 입력 신호를 입력하고 발진 출력신호를 발생하기 위해 전체 이득에 따라 상기 발진 입력 신호를 증폭하는 증폭부; 및
    상기 증폭부에 결합된 제 1 제어신호 발생기를 포함하며,
    상기 제 1 제어신호 발생기는 제 1 입력 제어 신호를 입력하고 대응하는 제 1 출력신호를 발생하고, 상기 제 1 증폭 회로는 상기 제 1 출력 제어 신호가 제 1 제어 신호 값을 가질 때 인에이블 상태에 있고 상기 제 1 출력 제어 신호가 제 2 제어 신호 값을 가질 때 디스에이블 상태에 있고
    상기 제 1 증폭회로의 상기 제 1 동작상태가 상기 인에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하고, 상기 제 1 증폭회로의 상기 동작상태가 디스에이블 상태일 때 상기 전체 이득은 상기 제 1 이득에 기초하지 않고, 상기 변하는 값이 상기 제 1 제어 신호 값과 상기 제 2 제어 신호 값 사이에서 변할 때 상기 제 1 이득이 상기 제 1 출력 제어 신호의 변하는 값에 따라 변하고,
    상기 제 1 제어신호 발생기는 상기 제 1 입력 제어 신호의 값이 상기 제 1 이득을 점차로 변화시키기 위해 제 1 값에서 제 2 값으로 바뀔 때 상기 제 1 제어 신호 값에서 상기 제 2 제어 신호 값으로 제 1 출력 제어 신호의 상기 변하는 값을 점차로 변화시키는 것을 특징으로 하는 오실레이터 회로.
  14. 제 13 항에 있어서, 상기 제 1 제어 신호 발생기는 소정의 시상수를 가지고, 상기 제 1 입력 제어 신호를 입력하고, 상기 제 1 출력 제어 신호를 출력하는 지연회로를 포함하고,
    상기 지연회로는 상기 제 1 입력 제어 신호가 상기 제 1 값에서 제 2 값으로 바뀔 때 상기 소정의 시상수에 따라 상기 제 1 출력 제어 신호의 변하는 값을 상기 제 1 제어 신호 값에서 상기 제 2 제어 신호 값으로 점차로 증가시키는 것을 특징으로 하는 오실레이터 회로.
  15. 제 14 항에 있어서, 상기 지연회로는
    상기 제 1 입력 제어 신호를 입력하고 제 1 중간 반전된 신호를 출력하는 제 1 인버터 ;
    상기 제 1 중간 반전된 신호를 입력하고 제 2 중간 반전된 신호를 출력하는 제 2 인버터 ; 및
    상기 소정의 시상수에 기초한 상기 제 1 출력 제어 신호를 발생시키기 위해 상기 제 2 중간 반전된 신호를 지연시키는 지연기를 더 포함하는 것을 특징으로 하는 오실레이터 회로.
  16. 제 15 항에 있어서, 상기 지연기는
    입력단자와 출력단자를 가지는 레지스터 ; 및
    상기 레지스터의 출력단자와 접지 사이에 연결된 커패시터를 포함하고, 상기 레지스터는 상기 입력단자를 통하여 상기 제 2 중간 반전된 신호를 입력하고 상기 출력단자를 통하여 상기 제 1 출력 제어 신호를 출력하는 것을 특징으로 하는 오실레이터 회로.
  17. 제 14 항에 있어서, 상기 제 1 증폭회로는
    게이트를 통하여 상기 제 1 출력 제어 신호를 입력하고 상기 제 1 출력 제어 신호가 상기 제 1 제어 신호 값에서 상기 제 2 제어 신호 값까지 점차로 변할 때 상기 제 1 증폭회로가 상기 인에이블 상태가 되도록 점차로 턴온되고, 상기 제 1 출력 제어 신호가 제 2 제어 신호 값에서 상기 제 1 제어 신호 값까지 점차로 변할 때 상기 제 1 증폭회로가 상기 디스에이블 상태가 되도록 점차로 턴오프되는 제 1 트랜지스터 ; 및
    상기 제 1 트랜지스터와 직렬로 연결된 제 2 트랜지스터를 포함하며,
    상기 제 2 트랜지스터의 게이트는 상기 발진 입력 신호를 입력하고 상기 제 1 트랜지스터의 동작상태에 기초하여 상기 발진 입력 신호를 증폭하는 것을 특징으로 하는 오실레이터 회로.
  18. 제 17 항에 있어서,
    상기 제 1 출력 제어 신호를 입력하고 반전된 제 1 출력 제어 신호를 발생하는 인버터를 더 포함하며,
    상기 제 1 증폭회로는
    게이트를 통하여 상기 반전된 제 1 출력 제어 신호를 입력하고 상기 제 1 출력 제어 신호가 상기 제 1 제어 신호 값에서 상기 제 2 제어 신호 값까지 점차로 변할 때 상기 제 1 증폭회로가 상기 인에이블 상태가 되도록 점차로 턴온되고, 상기 제 1 출력 제어 신호가 제 2 제어 신호 값에서 상기 제 1 제어 신호 값까지 점차로 변할 때 상기 제 1 증폭회로가 상기 디스에이블 상태가 되도록 점차로 턴오프되는 제 3 트랜지스터 ; 및
    상기 제 3 트랜지스터와 직렬로 연결된 제 4 트랜지스터를 더 포함하며,
    상기 제 4 트랜지스터의 게이트는 상기 발진 입력 신호를 입력하고 상기 제 3 트랜지스터의 동작상태에 기초하여 상기 발진 입력 신호를 증폭하는 것을 특징으로 하는 오실레이터 회로.
  19. 제 18 항에 있어서, 상기 제 1 제어 신호 발생기는 제 2 입력 제어 신호를 입력하고 대응하는 출력제어 신호를 발생하고, 상기 제 2 증폭회로는 상기 제 2 출력 제어 신호가 상기 제 1 제어 신호 값을 가질 때 인에이블된 상태에 있고 상기 제 2 출력 제어 신호가 상기 제 2 제어 신호 값을 가질 때 디스에이블된 상태에 있고,
    상기 전체적 이득은 상기 제 2 증폭 회로의 상기 제 2 동작상태가 인에이블 상태일 때 상기 제 2 이득에 기초하고 상기 제 2 증폭 회로의 상기 제 2 동작상태가 디스에이블 상태일 때 상기 제 2 이득에 기초하지 않고,
    상기 제 2 이득은 상기 변하는 값이 상기 제 1 제어 신호 값과 상기 제 2 제어 신호 값 사이에서 변할 때 상기 제 2 출력 제어 신호의 변하는 값에 따라 변하고,
    상기 제 2 제어 신호 발생기는 상기 제 2 입력 제어 신호의 값이 상기 제 2 이득을 점차로 변화시키기 위해 상기 제 1 값에서 상기 제 2 값으로 변할 때 상기 제 1 제어 신호 값에서 상기 제 2 제어 신호 값으로 상기 제 2 출력 제어 신호의 상기 변하는 값을 점차로 변화시키는 것을 특징으로 하는 오실레이터 회로.
  20. 제 14 항에 있어서, 상기 제 1 제어 신호 발생기와 연결된 초기 제어 신호 발생기를 더 포함하며,
    상기 초기 제어 신호 발생기는 초기 입력 제어 신호를 입력하고 상기 초기 입력 신호에 기초하여 상기 제 1 입력 제어 신호를 발생시키고,
    상기 초기 제어 신호 발생기는 상기 초기 입력 제어 신호의 값의 변화에 대한 응답으로 상기 제 1 입력 제어 신호의 값의 변화를 지연시키는 것을 특징으로 하는 오실레이터 회로.
  21. 제 20 항에 있어서, 상기 초기 제어 신호 발생기는 상기 초기 입력 제어 신호를 제 1 시간에 입력하고 상기 초기 입력 제어 신호를 상기 제 1 시간후 제 2 시간에 상기 초기 입력 제어 신호로 래치하는 래치회로를 포함하는 것을 특징으로 하는 오실레이터 회로.
  22. 제 21 항에 있어서, 상기 래치회로는 펄스신호를 입력하고 상기 펄스 신호의 제 1 논리 값에 기초하여 상기 초기 입력 제어 신호를 래치하는 것을 특징으로 하는 오실레이터 회로.
  23. 제 22 항에 있어서, 상기 펄스신호는 상기 발진 출력 신호의 주파수에 의존하는 주파수를 가지는 것을 특징으로 하는 오실레이터 회로.
  24. 제 23 항에 있어서, 상기 초기 제어 신호 발생기는
    전압비교기 상기 증폭단과 기준 전압 신호로부터 상기 발진 출력신호를 입력하고, 상기 발진 출력 신호가 상기 기준 전압보다 더 크다면 제 2 논리 값을 가진 상기 펄스신호를 출력하고, 상기 발진 출력 신호가 상기 기준 전압보다 더 작다면 상기 제 1 논리 값을 가진 상기 펄스신호를 출력하는 전압비교기를 더 포함하는 것을 특징으로 하는 오실레이터 회로.
  25. 제 24 항에 있어서, 상기 래치 회로는
    상기 펄스 신호가 상기 제 2 논리값을 가질 때 반전된 제 1 입력 제어 신호를 발생시키기 위하여 상기 제 1 입력 제어 신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력단자와 동작적으로 연결된 입력단자를 가진 제 2 인버터; 및
    상기 제 2 인버터의 출력단자와 동작적으로 연결된 입력단자를 가지고 상기 제 2 인버터의 상기 입력단자와 동작적으로 연결된 출력단자를 가진 제 3 인버터를 포함하며,
    상기 제 3 인버터는 상기 펄스신호가 상기 제 1 논리 값을 가질 때 인에이블되고, 상기 제 2 인버터는 상기 반전된 제 1 입력 제어 신호를 입력하고 상기 펄스신호가 상기 제 2 논리 값을 가질 때 상기 반전된 제 1 입력 제어 신호를 상기 제 1 출력 제어 신호로 반전시키는 것을 특징으로 하는 오실레이터 회로.
  26. 제 25 항에 있어서,
    오실레이터 회로는 정형회로를 더 포함하고,
    상기 정형회로는 상기 발진 출력 신호를 입력하고 클럭신호를 발생하고,
    상기 클럭신호는 상기 발진 출력신호가 높은 문턱값보다 더 클 때 제 1 클럭신호 값을 가지고 상기 발진 출력신호가 낮은 문턱값보다 더 작을 때 제 2 클럭신호 값을 가지는 것을 특징으로 하는 오실레이터 회로.
  27. 제 26 항에 있어서,
    상기 기준 전압은 상기 높은 문턱 값보다 더 크고 상기 발진 출력 신호의 최대값이 상기 기준 전압보다 더 큰 것을 특징으로 하는 오실레이터 회로.
  28. 제 27 항에 있어서,
    상기 기준 전압은 상기 낮은 문턱 값보다 더 작고 상기 발진 출력 신호의 최소값이 상기 기준 전압보다 더 작은 것을 특징으로 하는 오실레이터 회로.
  29. 병렬로 연결된 제 1 이득을 가진 제 1 증폭회로와 제 2 이득을 가진 제 2 증폭회로를 포함하며, 발진 출력 신호를 발생하기 위해 전체 이득에 따라 발진 입력 신호를 입력하고 상기 발진 입력 신호를 증폭하는 증폭부; 및
    상기 발진 출력 신호에 노이즈가 발생하는 것을 방지하기 위한 노이즈 방지수단을 포함하는 것을 특징으로 하는 오실레이터 회로.
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