JP2023552890A

JP2023552890A - Ｒｃ発振回路

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Publication number: JP2023552890A
Application number: JP2023535999A
Authority: JP
Inventors: 小嬌任; 嘉▲帥▼ 郭
Original assignee: 深▲せん▼▲飛▼▲驤▼科技股▲ふん▼有限公司
Priority date: 2021-11-05
Filing date: 2022-02-28
Publication date: 2023-12-19
Anticipated expiration: 2042-02-28
Also published as: CN113746427B; JP7542748B2; CN113746427A; EP4220942A1; WO2023077694A1; EP4220942A4; US20230253920A1; US11848644B2; KR20230111247A

Abstract

本発明は、第１インバータ群と、第２インバータ群と、ラッチと、遅延回路と、第３インバータ群とを含むＲＣ発振回路を提供し、第１インバータ群は遅延回路に接続され、電位が逆である第１信号Ａ及び第２信号Ｂを生成することに用いられ、第２インバータ群の入力端子がイネーブル信号ＥＮに接続され、その出力端子がラッチに接続され、遅延回路の出力端子がラッチに接続され、第１信号Ａ及び第２信号Ｂを遅延することに用いられ、ラッチは第３インバータ群に接続され、第１出力端子及び第２出力端子を含み、第１遅延信号ＤＡ及び第２遅延信号ＤＢを受信し、自身によって生成された第１クロック信号ＦＢ及び第２クロック信号ＦＡを受信し、第１クロック信号ＦＢは、前記第３インバータ群によって駆動されてその出力端子から出力信号ＣＬＫを出力する。本発明は、回路が休止状態になって復帰できないという状況を回避することができ、回路コストが低い。【選択図】図１

Description

本発明は、電子の技術分野に関し、特にＲＣ発振回路に関する。

現在、ＲＣ発振器の基本原理は、抵抗によってコンデンサを周期的に充放電することである。コンデンサの電圧が所定のレベルに達すると、フィードバックによってその充電スイッチをオフにし、その放電スイッチをオンにするように制御する。１つのコンデンサのみを充放電する場合、一般には、１つのヒステリシスコンパレータによって制御する。２組のコンデンサを充放電する場合、２つのコンパレータを用いてフィードバック制御を行う。しかし、コンパレータはレベルの判断と充放電スイッチの制御を行う必要がある。

そして、このようにコンパレータを用いてレベルを判断する方式は、出力には休止状態の問題が必ず存在し、例えばコンパレータの出力ノードが外力によって中間レベルに到達すると、ループ全体が振動を停止して定常状態となる可能性があり、外力が解除されていても、回路は振動を自己復帰することができない。そのため、異なる回路に対して休止状態復帰回路を追加する必要がある。回路の面積や消費電力のコストが増加し、設計の難易度が高くなる。

本発明の目的は上記少なくとも１つの技術的課題を解決し、ＲＣ発振回路を提供することである。

上記目的を達成するために、本発明は、
第１インバータ群と、第２インバータ群と、ラッチと、遅延回路と、第３インバータ群とを含み、
前記第１インバータ群は、前記遅延回路に接続され、電位が逆である第１信号Ａ及び第２信号Ｂを生成し、前記遅延回路に入力することに用いられ、
前記第２インバータ群の入力端子がイネーブル信号ＥＮに接続され、その出力端子が前記ラッチに接続され、前記イネーブル信号ＥＮと逆の反転信号ＥＮＢを生成して前記ラッチに入力することに用いられ、
前記遅延回路の出力端子が前記ラッチに接続され、前記第１信号Ａ及び前記第２信号Ｂを遅延し、第１遅延信号ＤＡ及び第２遅延信号ＤＢを前記ラッチに出力することに用いられ、
前記ラッチは、前記第３インバータ群に接続され、第１出力端子及び第２出力端子を含み、前記第１遅延信号ＤＡ及び第２遅延信号ＤＢを受信し、自身によって生成された第１クロック信号ＦＢ及び第２クロック信号ＦＡを受信し、前記第１出力端子が前記第３インバータ群に接続され、第１クロック信号ＦＢを前記第３インバータ群に入力し、前記第１出力端子が前記第１インバータ群の入力端子にさらに接続され、第１クロック信号ＦＢは前記第１インバータ群の入力端子とされ、
前記第１クロック信号ＦＢは前記第３インバータ群によって駆動されて前記第３インバータ群の出力端子から出力信号ＣＬＫを出力するＲＣ発振回路を提供する。

好ましくは、前記第１インバータ群は直列接続された２つのインバータを含み、２つの前記インバータの出力端子を介して前記第１信号Ａ及び電位が逆である第２信号Ｂをそれぞれ出力する。

好ましくは、前記遅延回路は、前記２つのインバータの出力端子にそれぞれ接続される第１遅延回路及び第２遅延回路を含む。

好ましくは、前記ラッチは１つの３入力ＮＯＲゲート及び１つの２入力ＮＯＲゲートを含み、前記第１遅延回路の出力端子が前記３入力ＮＯＲゲートのＤＡ入力端子に接続され、前記第２インバータ群の出力端子が前記３入力ＮＯＲゲートのＥＮＢ入力端子に接続され、前記２入力ＮＯＲゲートの出力端子が前記３入力ＮＯＲゲートのＦＡ入力端子に接続され、
前記２入力ＮＯＲゲートのＦＢ入力端子が前記３入力ＮＯＲゲートの出力端子に接続され、前記２入力ＮＯＲゲートのＤＢ入力端子が前記第２遅延回路の出力端子に接続される。

好ましくは、前記第２インバータ群はインバータを奇数個含む。

好ましくは、前記第３インバータ群のインバータの数は接続される負荷に応じて決定される。

好ましくは、前記第３インバータ群のインバータの数は出力信号ＣＬＫの位相に応じて決定される。

第２態様では、本発明は、第１インバータ群と、ラッチと、遅延回路と、第３インバータ群と、
前記第１インバータ群は、前記遅延回路に接続され、電位が逆である第１信号Ａ及び第２信号Ｂを生成し、前記遅延回路に入力することに用いられ、
前記遅延回路の出力端子が前記ラッチに接続され、前記第１信号Ａ及び前記第２信号Ｂを遅延し、第１遅延信号ＤＡ及び第２遅延信号ＤＢを前記ラッチに出力することに用いられ、
前記ラッチは、１つの入力端子がイネーブル信号ＥＮポートにさらに接続され、出力端子が前記第３インバータ群に接続され、第１出力端子及び第２出力端子を含み、前記第１遅延信号ＤＡ及び第２遅延信号ＤＢを受信し、自身によって生成された第１クロック信号ＦＢ及び第２クロック信号ＦＡを受信し、前記第１出力端子が前記第３インバータ群に接続され、第１クロック信号ＦＢを前記第３インバータ群に入力し、前記第１出力端子が前記第１インバータ群の入力端子にさらに接続され、第１クロック信号ＦＢは前記第１インバータ群の入力端子とされ、
前記第１クロック信号ＦＢは前記第３インバータ群によって駆動されて前記第３インバータ群の出力端子から出力信号ＣＬＫを出力するＲＣ発振回路をさらに提供する。

好ましくは、前記第１インバータ群は直列接続された２つのインバータを含み、２つの前記インバータの出力端子を介して前記第１信号Ａ及び電位が逆である第２信号Ｂをそれぞれ出力し、前記遅延回路は、前記２つのインバータの出力端子にそれぞれ接続される第１遅延回路及び第２遅延回路を含む。

好ましくは、前記ラッチは１つの３入力ＮＯＲゲート及び１つの２入力ＮＯＲゲートを含み、前記第１遅延回路の出力端子が前記３入力ＮＯＲゲートのＤＡ入力端子に接続され、前記第２インバータ群の出力端子が前記３入力ＮＯＲゲートのＥＮ入力端子に接続され、前記２入力ＮＯＲゲートの出力端子が前記３入力ＮＯＲゲートのＦＡ入力端子に接続され、
前記２入力ＮＯＲゲートのＦＢ入力端子が前記３入力ＮＯＲゲートの出力端子に接続され、前記２入力ＮＯＲゲートのＤＢ入力端子が前記第２遅延回路の出力端子に接続される。

関連技術に比べ、本発明の実施例では、ＲＣ発振器のいずれかのノードが異常外力によって異常レベルとなり、例えば強制的にハイレベルとなり、又は強制的にローレベルとなる場合、その外力が解除されると、前記ＲＣ発振回路は自動的に発振を復帰することができ、いかなる休止状態復帰回路を追加する必要もない。

本発明の実施例の技術的解決手段をより明確に説明するために、以下、実施例の説明に必要な図面を簡単に紹介し、明らかに、以下の説明される図面は本発明のいくつかの実施例にすぎず、当業者であれば、創造的な労働をせずに、これらの図面に基づいて他の図面を得ることができる。

図１は本発明の実施例におけるＲＣ発振回路の原理図である。図２は本発明の実施例におけるＲＣ発振回路のタイミング原理図である。図３は本発明の別の実施例におけるＲＣ発振回路の原理図である。

以下、本発明の実施例における図面を参照しつつ本発明の実施例の技術的解決手段を明瞭で完全に説明し、明らかに、説明される実施例は本発明の一部の実施例に過ぎず、全ての実施例ではない。本発明における実施例に基づき、当業者が創造的な労働をせずに得られた全ての他の実施例はいずれも本発明の保護範囲に属する。

図１に示すように、本発明の実施例は、第１インバータ群１０と、第２インバータ群２０と、ラッチ４９と、遅延回路３０と、第３インバータ群５０とを含むＲＣ発振回路を提供する。

前記第１インバータ群１０は、前記遅延回路３０に接続され、電位が逆である第１信号Ａ及び第２信号Ｂを生成し、前記遅延回路３０に入力することに用いられ、前記第２インバータ群２０の入力端子がイネーブル信号ＥＮに接続され、その出力端子が前記ラッチ４０に接続され、前記イネーブル信号ＥＮと逆の反転信号ＥＮＢを生成して前記ラッチ４０に入力し、回路を制御してイネーブルにさせ、このイネーブルはハイレベルでアクティブし、前記遅延回路３０の出力端子が前記ラッチ４０に接続され、前記第１信号Ａ及び前記第２信号Ｂを遅延し、第１遅延信号ＤＡ及び第２遅延信号ＤＢを前記ラッチ４０に出力することに用いられる。前記ラッチ４０は、前記第３インバータ群５０に接続され、第１出力端子及び第２出力端子を含み、前記第１遅延信号ＤＡ及び第２遅延信号ＤＢを受信し、自身によって生成された第１クロック信号ＦＢ及び第２クロック信号ＦＡを受信し、第１出力端子が前記第３インバータ群５０に接続され、第１クロック信号ＦＢを前記第３インバータ群５０に入力し、前記第１出力端子が前記第１インバータ群の入力端子１０にさらに接続され、第１クロック信号ＦＢは前記第１インバータ群１０の入力、即ちＲＣ発振回路のフィードバック入力とされる。前記第１クロック信号ＦＢは前記第３インバータ群５０によって駆動されて前記第３インバータ群５０出力端子から出力信号ＣＬＫを出力する。

本実施例では、前記第１インバータ群１０は直列接続された２つのインバータを含み、２つの前記インバータの出力端子を介して前記第１信号Ａ及び電位が逆である第２信号Ｂをそれぞれ出力する。

本実施例では、前記遅延回路３０の遅延時間の長さが出力クロックに必要なデューティ比に応じて自由に調節することができ、前記遅延回路３０は第１遅延回路３１及び第２遅延回路３２を含み、前記第１遅延回路３１及び第２遅延回路３２は前記２つのインバータの出力端子にそれぞれ接続され、入力された第１信号Ａ及び第２信号Ｂを受信し、第１信号Ａ及び第２信号Ｂに対して遅延処理をそれぞれ行い、第１遅延回路３１は第１信号Ａに対して遅延処理を行った後に第１遅延信号ＤＡを出力し、第２遅延回路３２は第２信号Ｂに対して遅延処理を行った後に第２遅延信号ＤＢを出力する。

本実施例では、前記ラッチ４０は１つの３入力ＮＯＲゲート及び１つの２入力ＮＯＲゲートを含み、前記第１遅延回路３１の出力端子が前記３入力ＮＯＲゲートのＤＡ入力端子に接続され、第１遅延信号ＤＡを入力することに用いられ、前記第２インバータ群２０の出力端子が前記３入力ＮＯＲゲートのＥＮＢ入力端子に接続され、反転信号ＥＮＢを入力することに用いられ、前記２入力ＮＯＲゲートの出力端子が前記３入力ＮＯＲゲートのＦＡ入力端子に接続され、入力ＮＯＲゲートから出力された第２クロック信号ＦＡは３入力ＮＯＲゲートのＦＡ入力端子の入力とされる。

前記２入力ＮＯＲゲートのＦＢ入力端子が前記３入力ＮＯＲゲートの出力端子に接続され、３入力ＮＯＲゲートから出力された第１クロック信号ＦＢを受信することに用いられ、前記２入力ＮＯＲゲートのＤＢ入力端子が前記第２遅延回路３２の出力端子に接続され、第２遅延回路３２から出力された第２遅延信号を受信することに用いられる。

ラッチ４０は、ＤＡ入力端子、ＤＢ入力端子のハイレベルに応じて第１クロック信号ＦＢの出力の切り替えを行い、次のハイレベルになるまでに第１クロック信号ＦＢをラッチして、そのイネーブル信号ＥＮＢをローレベルでアクティブする。

図２に示すように、前記第１クロック信号ＦＢの立ち下がりエッジは、前記第１遅延信号ＤＡの立ち上がりエッジによって制御されて発生し、前記第１クロック信号ＦＢの立ち上がりエッジは、前記第２クロック信号ＦＡ及び前記第１遅延信号ＤＡによって発生した立ち下がりエッジによってトリガされ、前記第２クロック信号ＦＡの立ち下がりエッジと第１遅延信号ＤＡの立ち下がりエッジの順序は前記遅延回路の遅延時間ｔＤＡとｔＤＢの大きさによって決定される。前記第２クロック信号ＦＡの立ち下がりエッジは、前記第２遅延信号ＤＢの立ち上がりエッジによって制御されて発生し、前記第２クロック信号ＦＡの立ち上がりエッジは、前記第１クロック信号ＦＢと前記第２遅延信号ＤＢによって発生した立ち下がりエッジによってトリガされ、前記第１クロック信号ＦＢの立ち下がりエッジと第２遅延信号ＤＢの立ち下がりエッジの順序は前記遅延回路の遅延時間ｔＤＡとｔＤＢの大きさによって決定される。

本実施例では、前記出力信号ＣＬＫのデューティ比は、前記第１遅延回路の遅延時間ｔＤＡであり、前記出力信号ＣＬＫの周期は、前記第１遅延回路と第２遅延回路との遅延時間の和であり、即ちｔＤＡ＋ｔＤＢである。

本実施例では、第２インバータ群２０は、インバータを奇数個含み、具体的には、イネーブル信号ＥＮと逆の反転信号ＥＮＢを生成するためのインバータを１つ含む。

１つの実施形態では、前記第３インバータ群５０のインバータの数は接続された負荷に応じて決定される。

別の実施形態では、前記第３インバータ群のインバータの数は出力信号ＣＬＫの位相に応じて決定されてもよい。

前記ＲＣ発振器のいずれかのノードＥＮ、ＥＮＢ、Ａ、Ｂ、ＤＡ、ＤＢ、ＦＡ、ＦＢは異常外力によって異常レベルとなり、例えば強制的にハイレベルとなり、又は強制的にローレベルとなる場合、その外力が解除されると、前記ＲＣ発振回路は自動的に発振を復帰することができ、いかなる休止状態復帰回路を追加する必要もない。例を挙げると、前記第１クロック信号ＦＢがローレベルであると仮定し、この場合、前記第２信号Ｂレベルがハイレベルであり、第１信号Ａがローレベルであり、２つの信号が遅延された後に第１クロック信号ＦＢをハイレベルに反転する。この場合、強源によって第１信号Ａをハイレベルにし、遅延回路を通過した後に第１遅延信号ＤＡをハイレベルにし、第１クロック信号ＦＢをローレベルのままに保持し、回路は発振を停止する。外部強源が解除されると、第１クロック信号ＦＢがローレベルであるため、第１信号Ａが再びローレベルになり、回路が正常な動作状態に復帰し、再び発振する。他のノードも同様の方法で解析することができる。

図３に示すように、本実施例に係るＲＣ発振回路は、実施例１と比べて、イネーブル信号ＥＮがローレベルでアクティブし、この時、イネーブル信号がラッチのＥＮＢポートに直接接続すればよく、第２インバータ群を設ける必要がない点は相違する。

以上の記載は本発明の実施形態に過ぎず、なお、当業者であれば、本発明の創造的構想を逸脱せずに改良を行うことができ、これらはいずれも本発明の保護範囲に属する。

Claims

ＲＣ発振回路であって、
第１インバータ群と、第２インバータ群と、ラッチと、遅延回路と、第３インバータ群とを含み、
前記第１インバータ群は、前記遅延回路に接続され、電位が逆である第１信号Ａ及び第２信号Ｂを生成し、前記遅延回路に入力することに用いられ、
前記第２インバータ群の入力端子がイネーブル信号ＥＮに接続され、その出力端子が前記ラッチに接続され、前記イネーブル信号ＥＮと逆の反転信号ＥＮＢを生成して前記ラッチに入力することに用いられ、
前記遅延回路の出力端子が前記ラッチに接続され、前記第１信号Ａ及び前記第２信号Ｂを遅延し、第１遅延信号ＤＡ及び第２遅延信号ＤＢを前記ラッチに出力することに用いられ、
前記ラッチは、前記第３インバータ群に接続され、第１出力端子及び第２出力端子を含み、前記第１遅延信号ＤＡ及び第２遅延信号ＤＢを受信し、自体によって生成された第１クロック信号ＦＢ及び第２クロック信号ＦＡを受信し、前記第１出力端子が前記第３インバータ群に接続され、第１クロック信号ＦＢを前記第３インバータ群に入力し、前記第１出力端子が前記第１インバータ群の入力端子にさらに接続され、第１クロック信号ＦＢは前記第１インバータ群の入力端子とされ、
前記第１クロック信号ＦＢは前記第３インバータ群によって駆動されて前記第３インバータ群の出力端子から出力信号ＣＬＫを出力することを特徴とするＲＣ発振回路。
前記第１インバータ群は直列接続された２つのインバータを含み、２つの前記インバータの出力端子を介して前記第１信号Ａ及び電位が逆である第２信号Ｂをそれぞれ出力することを特徴とする請求項１に記載のＲＣ発振回路。
前記遅延回路は、前記２つのインバータの出力端子にそれぞれ接続される第１遅延回路及び第２遅延回路を含むことを特徴とする請求項２に記載のＲＣ発振回路。
前記ラッチは１つの３入力ＮＯＲゲート及び１つの２入力ＮＯＲゲートを含み、前記第１遅延回路の出力端子が前記３入力ＮＯＲゲートのＤＡ入力端子に接続され、前記第２インバータ群の出力端子が前記３入力ＮＯＲゲートのＥＮＢ入力端子に接続され、前記２入力ＮＯＲゲートの出力端子が前記３入力ＮＯＲゲートのＦＡ入力端子に接続され、
前記２入力ＮＯＲゲートのＦＢ入力端子が前記３入力ＮＯＲゲートの出力端子に接続され、前記２入力ＮＯＲゲートのＤＢ入力端子が前記第２遅延回路の出力端子に接続されることを特徴とする請求項３に記載のＲＣ発振回路。
前記第２インバータ群はインバータを奇数個含むことを特徴とする請求項１に記載のＲＣ発振回路。
前記第３インバータ群のインバータの数は接続される負荷に応じて決定されることを特徴とする請求項１に記載のＲＣ発振回路。
前記第３インバータ群のインバータの数は出力信号ＣＬＫの位相に応じて決定されることを特徴とする請求項１記載のＲＣ発振回路。
ＲＣ発振回路であって、
第１インバータ群と、ラッチと、遅延回路と、第３インバータ群と、を含み、
前記第１インバータ群は、前記遅延回路に接続され、電位が逆である第１信号Ａ及び第２信号Ｂを生成し、前記遅延回路に入力することに用いられ、
前記遅延回路の出力端子が前記ラッチに接続され、前記第１信号Ａ及び前記第２信号Ｂを遅延し、第１遅延信号ＤＡ及び第２遅延信号ＤＢを前記ラッチに出力することに用いられ、
前記ラッチは、１つの入力端子がイネーブル信号ＥＮポートにさらに接続され、出力端子が前記第３インバータ群に接続され、第１出力端子及び第２出力端子を含み、前記第１遅延信号ＤＡ及び第２遅延信号ＤＢを受信し、自身によって生成された第１クロック信号ＦＢ及び第２クロック信号ＦＡを受信し、前記第１出力端子が前記第３インバータ群に接続され、第１クロック信号ＦＢを前記第３インバータ群に入力し、前記第１出力端子が前記第１インバータ群の入力端子にさらに接続され、第１クロック信号ＦＢは前記第１インバータ群の入力端子とされ、
前記第１クロック信号ＦＢは前記第３インバータ群によって駆動されて前記第３インバータ群の出力端子から出力信号ＣＬＫを出力することを特徴とするＲＣ発振回路。
前記第１インバータ群は直列接続された２つのインバータを含み、２つの前記インバータの出力端子を介して前記第１信号Ａ及び電位が逆である第２信号Ｂをそれぞれ出力し、前記遅延回路は、前記２つのインバータの出力端子にそれぞれ接続される第１遅延回路及び第２遅延回路を含むことを特徴とする請求項８に記載のＲＣ発振回路。
前記ラッチは１つの３入力ＮＯＲゲート及び１つの２入力ＮＯＲゲートを含み、前記第１遅延回路の出力端子が前記３入力ＮＯＲゲートのＤＡ入力端子に接続され、前記第２インバータ群の出力端子が前記３入力ＮＯＲゲートのＥＮ入力端子に接続され、前記２入力ＮＯＲゲートの出力端子が前記３入力ＮＯＲゲートのＦＡ入力端子に接続され、
前記２入力ＮＯＲゲートのＦＢ入力端子が前記３入力ＮＯＲゲートの出力端子に接続され、前記２入力ＮＯＲゲートのＤＢ入力端子が前記第２遅延回路の出力端子に接続されることを特徴とする請求項９に記載のＲＣ発振回路。