KR20230111247A - 저항-커패시터 발진 회로 - Google Patents

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KR20230111247A
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쌰오쟈오 런
›X오쟈오 런
지아슈아이 구오
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란수스 테크놀로지스 아이앤씨.
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Abstract

본 개시는 제 1 그룹의 인버터(inverters), 제 2 그룹의 인버터, 래치(latch), 지연 회로(delay circuit), 및 제 3 그룹의 인버터를 포함하는 저항-커패시터(resistor-capacitor; RC) 발진 회로(oscillation circuit)를 제공한다. 상기 제 1 그룹의 인버터는 상기 지연 회로에 연결되어, 제 1 신호(A) 및 제 2 신호(B)를 생성하도록 구성된다. 상기 제 2 그룹의 인버터의 입력단은 인에이블 신호(EN)에 연결된다. 상기 제 2 그룹의 인버터의 출력단은 상기 래치에 연결된다. 상기 지연 회로의 출력단은 상기 래치에 연결되고, 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 지연시키도록 구성된다. 상기 래치는 상기 제 3 그룹의 인버터에 연결되고, 제 1 출력단 및 제 2 출력단을 포함하고, 상기 래치는 상기 제 1 지연 신호(DA) 및 상기 제 2 지연 신호(DB)를 수신하고, 상기 래치는 제 1 클록 신호(FB) 및 제 2 클록 신호(FA)를 생성하고, 상기 제 1 클록 신호(FB) 및 상기 제 2 클록 신호(FA)를 수신한다. 제 1 클록 신호(FB)가 상기 제 3 그룹의 인버터에 의해 구동된 후, 출력 신호(CLK)는 상기 제 3 그룹의 인버터의 출력단에 의해 출력된다. 본 개시는 데드 상태에 진입한 후 회로가 복구되지 않을 수 있는 상황을 피하고, 비용이 저렴하다.

Description

저항-커패시터 발진 회로
본 개시는 전자 기술 분야에 관한 것으로, 특히 저항-커패시터 발진 회로(resistor-capacitor oscillators)에 관한 것이다.
현재, 저항을 통해 커패시터를 주기적으로 충전 및 방전하는 것은 저항-커패시터(resistor-capacitor; RC) 발진기의 기본 원리이다. 커패시터의 전압이 일정한 레벨에 도달하는 경우, 피드백 제어를 통해 커패시터의 충전 스위치가 꺼지고, 피드백 제어를 통해 커패시터의 방전 스위치가 켜지게 된다. 충전 및 방전될 하나의 커패시터만이 있는 경우, 일반적으로 히스테리시스 비교기(hysteresis comparator)를 통해 피드백 제어(feedback control)가 수행된다. 충전 및 방전되는 2개 그룹의 커패시터가 있는 경우에는, 2개의 히스테리시스 비교기를 통해 피드백 제어가 수행된다. 그러나, 현재의 RC 발진기는 기본적으로 커패시터의 전압 레벨을 결정하고 충전 스위치 및 방전 스위치에 대한 피드백 제어를 수행하기 위해 히스테리시스 비교기를 필요로 한다.
또한, 비교기에 의해 커패시터의 전압 레벨을 결정하는 방식은 출력의 데드 상태(dead state)에 대한 문제를 안고 있다. 예를 들어 비교기의 출력 노드(output node)가 외력으로 인해 중간 레벨에 이르는 경우, 전체 루프 회로는 발진을 멈추고 정상 상태(steady state)로 진입할 수 있으며, 외력이 제거되는 경우에도 루프 회로는 여전히 발진을 자동으로 회복할 수 없다. 따라서, 서로 다른 회로에 대한 출력의 데드 상태에 대한 회복 회로를 제공할 필요가 있으며, 이는 회로 면적 및 전력 소비 비용을 증가시키고, 나아가 설계 난이도의 레벨을 증가시킨다.
본 개시는 상기와 같은 기술적 과제 중의 적어도 하나를 해결하고 저항-커패시터(RC) 발진 회로(oscillation circuit)를 제공하는 것을 목적으로 한다.
한편, 상기 목적을 달성하기 위하여, 본 개시는 제 1 그룹의 인버터(inverters), 제 2 그룹의 인버터, 래치(latch), 지연 회로(delay circuit), 및 제 3 그룹의 인버터를 포함하는 RC 발진 회로를 제공한다.
상기 제 1 그룹의 인버터는 상기 지연 회로에 연결되어, 제 1 신호(A) 및 제 2 신호(B)를 생성하고 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 상기 지연 회로에 입력하도록 구성된다. 상기 제 1 신호(A)의 전위는 상기 제 2 신호(B)의 전위와 반대이다.
상기 제 2 그룹의 인버터의 입력단(input end)은 인에이블 신호(enable signal)(EN)에 연결된다. 상기 제 2 그룹의 인버터의 출력단(output end)은 상기 래치에 연결된다. 상기 제 2 그룹의 인버터는 상기 인에이블 신호(EN)와 반대인 반전 신호(inverted signal)(ENB)를 생성하고 상기 반전 신호(ENB)를 상기 래치에 입력하도록 구성된다.
상기 지연 회로의 출력단은 상기 래치에 연결되어, 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 지연시키고 제 1 지연 신호(DA) 및 제 2 지연 신호(DB)를 상기 래치에 출력하도록 구성된다.
상기 래치는 상기 제 3 그룹의 인버터에 연결된다. 상기 래치는 제 1 출력단 및 제 2 출력단을 포함한다. 상기 래치는 상기 제 1 지연 신호(DA) 및 상기 제 2 지연 신호(DB)를 수신한다. 상기 래치는 제 1 클록 신호(clock signal)(FB) 및 제 2 클록 신호(FA)를 생성하고, 상기 제 1 클록 신호(FB) 및 상기 제 2 클록 신호(FA)를 수신한다. 상기 제 1 출력단은 상기 제 3 그룹의 인버터에 연결되어, 상기 제 1 클록 신호(FB)를 상기 제 3 그룹의 인버터에 입력한다. 상기 제 1 출력단은 상기 제 1 그룹의 인버터의 입력단에 더 연결된다. 상기 제 1 클록 신호(FB)는 상기 제 1 그룹의 인버터의 입력으로 기능한다.
상기 제 1 클록 신호(FB)가 상기 제 3 그룹의 인버터에 의해 구동된 후, 출력 신호(CLK)는 상기 제 3 그룹의 인버터의 출력단에 의해 출력된다.
또한, 상기 제 1 그룹의 인버터는 직렬로 연결된 2개의 인버터를 포함한다. 상기 제 1 그룹의 인버터는 상기 2개의 인버터의 출력단을 통해 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 각각 출력한다.
또한, 상기 지연 회로는 제 1 지연 회로 및 제 2 지연 회로를 포함한다. 상기 제 1 지연 회로 및 상기 제 2 지연 회로는 상기 2개의 인버터의 출력단에 각각 연결된다.
또한, 상기 래치는 3-입력 NOR 게이트(three-input NOR gate) 및 2-입력 NOR 게이트(two-input NOR gate)를 포함한다. 상기 제 1 지연 회로의 출력단은 상기 3-입력 NOR 게이트의 DA 입력단에 연결된다. 상기 제 2 그룹의 인버터의 출력단은 상기 3-입력 NOR 게이트의 ENB 입력단에 연결된다. 상기 2-입력 NOR 게이트의 출력단은 상기 3-입력 NOR 게이트의 FA 입력단에 연결된다.
상기 2-입력 NOR 게이트의 FB 입력단은 상기 3-입력 NOR 게이트의 출력단에 연결된다. 상기 2-입력 NOR 게이트의 DB 입력단은 상기 제 2 지연 회로의 출력단에 연결된다.
또한, 상기 제 2 그룹의 인버터는 홀수개의 인버터를 포함한다.
또한, 상기 제 3 그룹의 인버터의 인버터 양은 연결되는 부하(loads)에 따라 결정된다.
또한, 상기 제 3 그룹의 인버터의 인버터 양은 상기 출력 신호(CLK)의 위상(phase)에 따라 결정된다.
한편, 본 개시는 제 1 그룹의 인버터, 래치, 지연 회로, 및 제 3 그룹의 인버터를 포함하는 저항-커패시터(RC) 발진 회로를 더 제공한다.
상기 제 1 그룹의 인버터는 상기 지연 회로에 연결되어, 제 1 신호(A) 및 제 2 신호(B)를 생성하고 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 상기 지연 회로에 입력하도록 구성된다. 상기 제 1 신호(A)의 전위는 상기 제 2 신호(B)의 전위와 반대이다.
상기 지연 회로의 출력단은 상기 래치에 연결되어, 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 지연시키고 제 1 지연 신호(DA) 및 제 2 지연 신호(DB)를 상기 래치에 출력하도록 구성된다.
상기 래치의 입력단은 인에이블 신호(EN) 포트(port)에 더 연결된다. 상기 래치의 출력단은 상기 제 3 그룹의 인버터에 연결된다. 상기 래치는 제 1 출력단 및 제 2 출력단을 포함한다. 상기 래치는 상기 제 1 지연 신호(DA) 및 상기 제 2 지연 신호(DB)를 수신한다. 상기 래치는 제 1 클록 신호(FB) 및 제 2 클록 신호(FA)를 생성하고, 상기 제 1 클록 신호(FB) 및 상기 제 2 클록 신호(FA)를 수신한다. 상기 제 1 출력단은 상기 제 3 그룹의 인버터에 연결되어, 상기 제 1 클록 신호(FB)를 상기 제 3 그룹의 인버터에 입력한다. 상기 제 1 출력단은 상기 제 1 그룹의 인버터의 입력단에 더 연결된다. 상기 제 1 클록 신호(FB)는 상기 제 1 그룹의 인버터의 입력으로서 기능한다.
상기 제 1 클록 신호(FB)가 상기 제 3 그룹의 인버터에 의해 구동된 후, 출력 신호(CLK)는 상기 제 3 그룹의 인버터의 출력단에 의해 출력된다.
또한, 상기 제 1 그룹의 인버터는 직렬로 연결된 2개의 인버터를 포함한다. 상기 제 1 그룹의 인버터는 상기 2개의 인버터의 출력단을 통해 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 각각 출력한다. 상기 지연 회로는 제 1 지연 회로 및 제 2 지연 회로를 포함한다. 상기 제 1 지연 회로 및 상기 제 2 지연 회로는 상기 2개의 인버터의 출력단에 각각 연결된다.
또한, 상기 래치는 3-입력 NOR 게이트 및 2-입력 NOR 게이트를 포함한다. 상기 제 1 지연 회로의 출력단은 상기 3-입력 NOR 게이트의 DA 입력단에 연결된다. 상기 제 2 그룹의 인버터의 출력단은 상기 3-입력 NOR 게이트의 EN 입력단에 연결된다. 상기 2-입력 NOR 게이트의 출력단은 상기 3-입력 NOR 게이트의 FA 입력단에 연결된다.
상기 2-입력 NOR 게이트의 FB 입력단은 상기 3-입력 NOR 게이트의 출력단에 연결된다. 상기 2-입력 NOR 게이트의 DB 입력단은 상기 제 2 지연 회로의 출력단에 연결된다.
종래 기술과 비교하여, 본 발명의 구현예에서, RC 발진기의 임의의 노드는 비정상 외력에 의해 비정상 레벨로 당겨진다. 예를 들어, RC 발진기는 하이 레벨(high level)로 강제되거나 또는 로우 레벨(low level)로 강제되고, 외부 힘이 제거된 후에, RC 발진 회로는 출력의 데드 상태에 대한 임의의 복구 회로를 추가로 제공하지 않고 발진을 위해 자동으로 복구될 수 있다.
본 발명의 구현예들에서 기술적 해결책을 보다 명확하게 설명하기 위해, 구현예들의 설명에서 사용될 필요가 있는 도면들이 아래에서 간략하게 설명된다. 명백한 방식으로, 하기 설명에서의 도면들은 단지 본 발명의 일부 구현예들이고, 당업자에 대해, 다른 도면들은 어떠한 발명적 노력도 수반하지 않고 도면에 따라 얻어진다.
도 1은 본 발명의 한 구현예에 따른 저항-커패시터(RC) 발진 회로의 개략도이다.
도 2는 본 발명의 한 구현예에 따른 RC 발진 회로의 타이밍 개략도(timing schematic diagram)이다.
도 3은 본 발명의 다른 구현예에 따른 RC 발진 회로의 개략도이다.
본 발명의 구현예들에서의 기술적 해결책은 본 발명의 구현예들에서의 도면들과 함께 아래에서 명확하고 완전하게 설명되며, 명백하게, 설명된 구현예들은 모든 구현예들이 아닌 본 발명의 구현예들의 일부일 뿐이다. 본 발명의 구현예들에 기초하여, 창의적인 노력 없이 당업자에 의해 얻어지는 모든 다른 구현예들은 본 발명의 보호 범위 내에 속할 것이다.
구현예 1
도 1을 참조하면, 본 발명의 구현예는 제 1 그룹의 인버터(10), 제 2 그룹의 인버터(20), 래치(40), 지연 회로(30) 및 제 3 그룹의 인버터(50)를 포함하는 저항-커패시터(RC) 발진 회로를 제공한다.
제 1 그룹의 인버터(10)는 지연 회로(30)에 연결되어, 제 1 신호(A) 및 제 2 신호(B)를 생성하고 제 1 신호(A) 및 제 2 신호(B)를 지연 회로(30)에 입력하도록 구성된다. 제 1 신호(A)의 전위는 제 2 신호(B)의 전위와 반대이다. 제 2 그룹의 인버터(20)의 입력단은 인에이블 신호(EN)에 연결된다. 제 2 그룹의 인버터(20)의 출력단은 래치(40)에 연결된다. 제 2 그룹의 인버터(20)는 인에이블 신호(EN)와 반대인 반전된 신호(ENB)를 생성하고, 반전된 신호(ENB)를 래치(40)에 입력하여 회로 인에이블을 제어하도록 구성되며, 이는 하이 레벨에 효과적이다. 지연 회로(30)의 출력단은 래치(40)에 연결되어, 제 1 신호(A) 및 제 2 신호(B)를 지연시키고, 제 1 지연 신호(DA) 및 제 2 지연 신호(DB)를 래치(40)에 출력하도록 구성된다. 래치(40)는 제 3 그룹의 인버터(50)에 연결된다. 래치(40)는 제 1 출력단 및 제 2 출력단을 포함한다. 래치(40)는 제 1 지연 신호(DA) 및 제 2 지연 신호(DB)를 수신한다. 래치(40)는 제 1 클록 신호(FB) 및 제 2 클록 신호(FA)를 생성하고, 제 1 클록 신호(FB) 및 제 2 클록 신호(FA)를 수신한다. 제 1 출력단은 제 3 그룹의 인버터(50)에 연결되어, 제 1 클록 신호(FB)를 제 3 그룹의 인버터(50)에 입력한다. 제 1 출력단은 제 1 그룹의 인버터(10)의 입력단에 더 연결된다. 제 1 클록 신호(FB)는 제 1 그룹의 인버터(10)의 입력, 즉 제 1 클록 신호(FB)를 RC 발진 회로의 피드백 입력으로 사용된다. 제 1 클록 신호(FB)가 제 3 그룹의 인버터(50)에 의해 구동된 후에, 출력 신호(CLK)는 제 3 그룹의 인버터(50)의 출력단에 의해 출력된다.
본 구현예에서, 제 1 그룹의 인버터(10)는 직렬로 연결된 2개의 인버터를 포함한다. 제 1 그룹의 인버터(10)는 2개의 인버터의 출력단을 통해 제 1 신호(A) 및 제 2 신호(B)를 각각 출력한다.
본 구현예에서, 지연 회로(30)의 지연 길이는 출력 클록에 의해 요구되는 듀티 비(duty ratio)에 따라 자유롭게 조절된다. 지연 회로(30)는 제 1 지연 회로(31) 및 제 2 지연 회로(32)를 포함한다. 제 1 지연 회로(31) 및 제 2 지연 회로(32)는 2개의 인버터의 출력단에 각각 연결되고, 입력 제 1 신호(A) 및 입력 제 2 신호(B)를 수신하고, 제 1 신호(A) 및 제 2 신호(B)에 대해 각각 지연 처리를 수행한다. 제 1 지연 회로(31)는 제 1 신호(A)에 대해 지연 처리를 수행한 후, 제 1 지연 신호(DA)를 출력한다. 제 2 지연 회로(32)는 제 2 신호(B)에 대해 지연 처리를 수행한 후, 제 2 지연 신호(DB)를 출력한다.
본 구현예에서, 래치(40)는 3-입력 NOR 게이트 및 2-입력 NOR 게이트를 포함한다. 제 1 지연 회로(31)의 출력단은 제 1 지연 신호(DA)를 입력하도록 구성된 3-입력 NOR 게이트의 DA 입력단에 연결된다. 제 2 그룹의 인버터의 출력단은 반전 신호(ENB)를 입력하도록 구성된 3-입력 NOR 게이트의 ENB 입력단에 연결된다. 2-입력 NOR 게이트의 출력단은 3-입력 NOR 게이트의 FA 입력단에 연결되고, 입력 NOT 게이트에 의해 출력된 제 2 클록 신호(FA)는 3-입력 NOR 게이트의 FA 입력단의 입력으로 사용된다.
2-입력 NOR 게이트의 FB 입력단은 3-입력 NOR 게이트에 의해 출력된 제 1 클록 신호(FB)를 수신하도록 구성된 3-입력 NOR 게이트의 출력단에 연결된다. 2-입력 NOR 게이트의 DB 입력단은 제 2 지연 회로(32)에 의해 출력된 제 2 지연 신호를 수신하도록 구성된 제 2 지연 회로의 출력단에 연결된다.
래치(40)는 DA 입력단의 하이 레벨 및 DB 입력단의 하이 레벨(high level)에 따라 제 1 클록 신호(FB)의 스위칭을 출력하고, 다음 하이 레벨에 도달하기 전에 제 1 클록 신호(FB)를 래치(latch) 및 유지하며, 제 1 클록 신호(FB)의 인에이블 신호(EN)는 로우 레벨(low level)에서 유효하다.
도 2에 도시된 바와 같이, 제 1 클록 신호(FB)는 제 1 지연 신호(DA)의 상승 에지(rising edge)에 의해 제어 및 생성되는 하강 에지(falling edge)를 생성한다. 제 1 클록 신호(FB)의 상승 에지는 제 2 클록 신호(FA) 및 제 1 지연 신호(DA) 이후에 생성된 하강 에지에 의해 트리거(trigger)된다. 제 2 클록 신호(FA)의 하강 에지 및 제 1 지연 신호(DA)의 하강 에지의 순서는 지연 회로의 지연 시간(delay time)(tdA) 및 지연 시간(tdB)의 크기에 의해 결정된다. 제 2 클록 신호(FA)는 제 2 지연 신호(DB)의 상승 에지에 의해 제어 및 생성되는 하강 에지를 생성한다. 제 2 클록 신호(FA)의 상승 에지는 제 1 클록 신호(FB) 및 제 2 지연 신호(DB) 이후에 생성된 하강 에지에 의해 트리거된다. 제 1 클록 신호(FB)의 하강 에지 및 제 2 지연 신호(DB)의 하강 에지의 순서는 지연 회로의 지연 시간(tdA) 및 지연 시간(tdB)의 크기에 의해 결정된다.
본 구현예에서, 출력 신호(CLK)의 듀티 비는 제 1 지연 회로의 지연 시간(tdA)이다. 출력 신호(CLK)의 주기는 제 1 지연 회로의 지연 시간과 제 2 지연 회로의 지연 시간의 합, 즉 tdA+tdB이다.
본 구현예에서, 인버터(20)의 제 2 그룹은 홀수 개의 인버터를 포함하고, 구체적으로 인에이블 신호(EN)의 반대편에 반전 신호(ENB)를 생성하도록 구성된 하나의 인버터를 포함한다.
한 구현예에서, 제 3 그룹의 인버터(50)의 인버터 양은 연결되는 부하에 따라 결정된다.
다른 구현예에서, 제 3 그룹의 인버터(50)의 인버터 양은 출력 신호(CLK)의 위상에 따라 결정된다.
RC 발진기에서 EN, ENB, A, B, DA, DB, FA, 및 FB의 임의의 노드(nodes)는 비정상 외력에 의해 비정상 레벨로 당겨지고, 예를 들어 RC 발진기는 하이 레벨로 강제되거나 또는 로우 레벨로 강제되고, 외력이 제거된 후에, RC 발진 회로는 출력의 데드 상태에 대한 임의의 복구 회로를 추가로 제공하지 않고 발진을 위해 자동으로 복구될 수 있다. 예를 들어, 제 1 클록 신호(FB)는 로우 레벨이고, 이때, 제 2 신호(B)는 하이 레벨이며, 제 1 신호(A)는 로우 레벨이고, 제 2 신호(B) 및 제 1 신호(A)가 지연된 후에, 제 1 클록 신호(FB)는 하이 레벨로 반전되어야 한다고 가정한다. 이때, 제 1 신호(A)는 강한 외력을 통해 하이 레벨로 당겨지고, 제 1 지연 신호(DA)는 지연 회로를 통과한 후에 하이 레벨로 당겨지고, 제 1 클록 신호(FB)는 로우 레벨로 유지되고, 회로는 발진을 정지한다. 강한 외력이 제거된 후에, 제 1 클록 신호(FB)는 로우 레벨이고, 제 1 신호(A)는 다시 로우 레벨로 당겨지고, 회로는 정상 동작 상태로 복구되고, 발진이 재시작된다. 다른 노드는 동일한 방법에 의해 추가로 분석될 수 있다.
구현예 2
도 3을 참조하면, 본 개시의 구현예는 저항-커패시터(RC) 발진 회로를 제공한다. 구현예 1과는 달리, 본 구현예에서, 인에이블 신호(EN)는 로우 레벨에서 유효하고, 이때, 인에이블 신호는 래치의 ENB 포트에 직접 연결되어, 제 2 그룹의 인버터를 제공할 필요가 없다.
상기 개시는 단지 본 개시의 구현예에 불과한 것으로, 당업자가, 본 개시의 개념으로부터 벗어나지 않고 개선이 이루어질 수 있지만, 이들은 모두 본 개시내용의 보호 범위 내에 있다는 점에 유의해야 한다.

Claims (10)

  1. 저항-커패시터(resistor-capacitor, RC) 발진 회로(oscillation circuit)로서,
    제 1 그룹의 인버터(inverters);
    제 2 그룹의 인버터;
    래치(latch);
    지연 회로(delay circuit); 및
    제 3 그룹의 인버터;
    를 포함하되,
    상기 제 1 그룹의 인버터는 상기 지연 회로에 연결되어, 제 1 신호(A) 및 제 2 신호(B)를 생성하고 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 상기 지연 회로에 입력하도록 구성되고, 상기 제 1 신호(A)의 전위는 상기 제 2 신호(B)의 전위와 반대이고;
    상기 제 2 그룹의 인버터의 입력단(input end)은 인에이블 신호(enable signal)(EN)에 연결되고, 상기 제 2 그룹의 인버터의 출력단(output end)은 상기 래치에 연결되며, 상기 제 2 그룹의 인버터는 상기 인에이블 신호(EN)와 반대인 반전 신호(inverted signal)(ENB)를 생성하고 상기 반전 신호(ENB)를 상기 래치에 입력하도록 구성되며;
    상기 지연 회로의 출력단은 상기 래치에 연결되어, 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 지연시키고 제 1 지연 신호(DA) 및 제 2 지연 신호(DB)를 상기 래치에 출력하도록 구성되고;
    상기 래치는 상기 제 3 그룹의 인버터에 연결되고, 상기 래치는 제 1 출력단 및 제 2 출력단을 포함하며, 상기 래치는 상기 제 1 지연 신호(DA) 및 상기 제 2 지연 신호(DB)를 수신하고, 상기 래치는 제 1 클록 신호(clock signal)(FB) 및 제 2 클록 신호(FA)를 생성하고 상기 제 1 클록 신호(FB) 및 상기 제 2 클록 신호(FA)를 수신하며, 상기 제 1 출력단은 상기 제 3 그룹의 인버터에 연결되어 상기 제 1 클록 신호(FB)를 상기 제 3 그룹의 인버터에 입력하고, 상기 제 1 출력단은 상기 제 1 그룹의 인버터의 입력단에 더 연결되고, 상기 제 1 클록 신호(FB)는 상기 제 1 그룹의 인버터의 입력으로 기능하며;
    상기 제 1 클록 신호(FB)가 상기 제 3 그룹의 인버터에 의해 구동된 후, 출력 신호(CLK)는 상기 제 3 그룹의 인버터의 출력단에 의해 출력되는,
    RC 발진 회로.
  2. 제 1 항에 있어서,
    상기 제 1 그룹의 인버터는 직렬로 연결된 2개의 인버터를 포함하고,
    상기 제 1 그룹의 인버터는 상기 2개의 인버터의 출력단을 통해 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 각각 출력하는,
    RC 발진 회로.
  3. 제 2 항에 있어서,
    상기 지연 회로는 제 1 지연 회로 및 제 2 지연 회로를 포함하고,
    상기 제 1 지연 회로 및 상기 제 2 지연 회로는 상기 2개의 인버터의 출력단에 각각 연결되는,
    RC 발진 회로.
  4. 제 3 항에 있어서,
    상기 래치는 3-입력 NOR 게이트(three-input NOR gate) 및 2-입력 NOR 게이트(two-input NOR gate)를 포함하고,
    상기 제 1 지연 회로의 출력단은 상기 3-입력 NOR 게이트의 DA 입력단에 연결되며,
    상기 제 2 그룹의 인버터의 출력단은 상기 3-입력 NOR 게이트의 ENB 입력단에 연결되고,
    상기 2-입력 NOR 게이트의 출력단은 상기 3-입력 NOR 게이트의 FA 입력단에 연결되며;
    상기 2-입력 NOR 게이트의 FB 입력단은 상기 3-입력 NOR 게이트의 출력단에 연결되고,
    상기 2-입력 NOR 게이트의 DB 입력단은 상기 제 2 지연 회로의 출력단에 연결되는,
    RC 발진 회로.
  5. 제 1 항에 있어서,
    상기 제 2 그룹의 인버터는 홀수개의 인버터를 포함하는,
    RC 발진 회로.
  6. 제 1 항에 있어서,
    상기 제 3 그룹의 인버터의 인버터 양은 연결되는 부하(loads)에 따라 결정되는,
    RC 발진 회로.
  7. 제 1 항에 있어서,
    상기 제 3 그룹의 인버터의 인버터 양은 상기 출력 신호(CLK)의 위상(phase)에 따라 결정되는,
    RC 발진 회로.
  8. 저항-커패시터(RC) 발진 회로로서,
    제 1 그룹의 인버터;
    래치;
    지연 회로; 및
    제 3 그룹의 인버터;
    를 포함하되,
    상기 제 1 그룹의 인버터는 상기 지연 회로에 연결되고, 상기 제 1 그룹의 인버터는 제 1 신호(A) 및 제 2 신호(B)를 생성하고 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 상기 지연 회로에 입력하도록 구성되고, 상기 제 1 신호(A)의 전위는 상기 제 2 신호(B)의 전위와 반대이고;
    상기 지연 회로의 출력단은 상기 래치에 연결되어, 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 지연시키고 제 1 지연 신호(DA) 및 제 2 지연 신호(DB)를 상기 래치에 출력하도록 구성되고;
    상기 래치의 입력단은 인에이블 신호(EN) 포트(port)에 더 연결되고, 상기 래치의 출력단은 상기 제 3 그룹의 인버터에 연결되고, 상기 래치는 제 1 출력단 및 제 2 출력단을 포함하며, 상기 래치는 상기 제 1 지연 신호(DA) 및 상기 제 2 지연 신호(DB)를 수신하고, 상기 래치는 제 1 클록 신호(FB) 및 제 2 클록 신호(FA)를 생성하고 상기 제 1 클록 신호(FB) 및 상기 제 2 클록 신호(FA)를 수신하며, 상기 제 1 출력단은 상기 제 3 그룹의 인버터에 연결되어 상기 제 1 클록 신호(FB)를 상기 제 3 그룹의 인버터에 입력하고, 상기 제 1 출력단은 상기 제 1 그룹의 인버터의 입력단에 더 연결되고, 상기 제 1 클록 신호(FB)는 상기 제 1 그룹의 인버터의 입력으로 기능하며;
    상기 제 1 클록 신호(FB)가 상기 제 3 그룹의 인버터에 의해 구동된 후, 출력 신호(CLK)는 상기 제 3 그룹의 인버터의 출력단에 의해 출력되는,
    RC 발진 회로.
  9. 제 8 항에 있어서,
    상기 제 1 그룹의 인버터는 직렬로 연결된 2개의 인버터를 포함하고,
    상기 제 1 그룹의 인버터는 상기 2개의 인버터의 출력단을 통해 상기 제 1 신호(A) 및 상기 제 2 신호(B)를 각각 출력하고,
    상기 지연 회로는 제 1 지연 회로 및 제 2 지연 회로를 포함하고,
    상기 제 1 지연 회로 및 상기 제 2 지연 회로는 상기 2개의 인버터의 출력단에 각각 연결되는,
    RC 발진 회로.
  10. 제 9 항에 있어서,
    상기 래치는 3-입력 NOR 게이트(three-input NOR gate) 및 2-입력 NOR 게이트(two-input NOR gate)를 포함하고,
    상기 제 1 지연 회로의 출력단은 상기 3-입력 NOR 게이트의 DA 입력단에 연결되며,
    상기 제 2 그룹의 인버터의 출력단은 상기 3-입력 NOR 게이트의 EN 입력단에 연결되고,
    상기 2-입력 NOR 게이트의 출력단은 상기 3-입력 NOR 게이트의 FA 입력단에 연결되며;
    상기 2-입력 NOR 게이트의 FB 입력단은 상기 3-입력 NOR 게이트의 출력단에 연결되고,
    상기 2-입력 NOR 게이트의 DB 입력단은 상기 제 2 지연 회로의 출력단에 연결되는,
    RC 발진 회로.
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