CN101167253A - 锁相环电路 - Google Patents

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Abstract

本发明提供一种锁相环电路。压控振荡器(8)构成为将多个可变延迟电路(30)连接为环状，且设有在压控振荡器(8)停止动作时固定可变延迟电路(30)的输出的输出固定部(31)。因此，即使跟踪输入时钟的频率而动作的压控振荡器成为动作停止状态，由于由输出固定部(31)固定可变延迟电路(30)的输出，所以压控振荡器(8)的输出也不会成为不定状态。因此，在压控振荡器(8)的动作再次开始时以及开始时，可使压控振荡器(8)正常振荡。

Description

锁相环电路
技术领域
本发明涉及锁相环(Phase-Locked Loop，PLL)电路，尤其涉及间歇地动作的PLL电路。
背景技术
在专利文献1中公开有使用PLL电路来生成多相的时钟信号的技术的一个例子。参照图15来说明专利文献1中公开的PLL电路的结构。如图15所示，专利文献1中公开的PLL电路1000具有相位频率比较器1001、电荷泵1002、低通滤波器1003、压控振荡器1004、和延迟电路1005。
压控振荡器1004以基于控制电压的频率进行振荡来生成输出时钟信号。相位频率比较器1001将压控振荡器1004所生成的输出时钟信号的相位与输入时钟信号的相位进行比较，产生与该相位差对应的误差信号。由电荷泵1002和低通滤波器1003对该误差信号进行积分，作为控制电压而施加给压控振荡器1004。
延迟电路1005由多个差动缓冲器构成，通过根据控制电压来使输入时钟信号延迟来输出多相的输出时钟信号。
如上所述，PLL电路使压控振荡器振荡，以使输入时钟信号的频率和相位一致。在该状态下，当输入频率比PLL电路的动作频率范围低的时钟信号、或时钟信号停止即成为高固定或低固定时，PLL电路由于希望跟踪时钟信号的频率，所以压控振荡器的振荡停止。但是，即使在压控振荡器停止的状态下，包含在PLL电路中的相位频率比较器、电荷泵等模拟电路中一般仍固定不变地流过电流，所以导致无端的耗电。
因此，在PLL电路中，正在进行使PLL电路间歇地动作来抑制PLL电路本身的耗电的研究。即，在不使用PLL电路时将PLL电路设为睡眠(off)状态，在此期间，包含在PLL电路中的模拟电路中不流过电流，仅在使用PLL电路时将PLL电路从睡眠状态设为动作(on)状态。
在图16所示的PLL电路1000中，从外部输入将PLL电路1000设定为睡眠状态的PLL断电信号，输入到相位频率比较器1001、电荷泵1002、压控振荡器1004。在PLL断电信号成为有效时，相位频率比较器1001、电荷泵1002、压控振荡器1004停止动作。
专利文献1：国际公开WO00/65717号公报
但是，在使PLL电路从睡眠状态或电源断开(OFF)状态动作时，有时产生压控振荡器无法正常振荡的问题。
图17作为压控振荡器的一个例子而示出使用差动型可变延迟电路1100(m)的环形振荡器的结构。图17所示的S0p/S0n、S1p/S1n、…、S(m-1)p/S(m-1)n、Smp/Smn分别为可变延迟电路1100(0)、1100(1)、…、1100(m-1)、1100(m)的输出。此处，m为1以上的整数。
在压控振荡器1004没有振荡的状态下，各可变延迟电路1100(m)的增益处于极低的状态，所以输出S0p/S0n、S1p/S1n、…、S(m-1)p/S(m-1)n、Smp/Smn处于不定状态。当压控振荡器1004从该状态成为动作状态时，使各可变延迟电路1100(m)的增益上升而导入振荡状态，但即使可变延迟电路1100(m)的增益上升，可变延迟电路1100(m)的输出也处于不定状态，所以可变延迟电路1100(m)的2个输出将不产生电位差，而产生压控振荡器不振荡或无法正常振荡的问题。
发明内容
本发明正是鉴于上述情况而完成的，其目的在于，提供一种即使当电源刚刚接通之后或从动作停止状态复位时等动作开始时和再次开始时也能够稳定动作的PLL电路。
本发明的锁相环电路的特征在于，该锁相环电路具有：输入时钟频率检测单元，其检测输入时钟的频率成为规定频率以下的情况，输出基于该频率检测结果的PLL控制信号；PLL部，其包括检测所述输入时钟的相位和压控振荡器的输出信号之间的相位差的相位频率比较单元、生成与所述检测到的相位差对应的误差信号的误差信号生成单元、根据所述误差信号来输出规定频率的振荡信号的所述压控振荡器；以及振荡器输入电压固定单元，其在所述输入时钟的频率成为规定频率以下时，根据所述PLL控制信号，将所述压控振荡器的输入电压固定为预定的规定高电压。
根据上述结构，即使跟踪输入时钟的频率而动作的压控振荡器成为动作停止状态，由于将压控振荡器的输入电压固定为预定的规定高电压，所以压控振荡器的输出也不会成为不定状态。因此，在压控振荡器的动作再次开始时以及开始时，可使压控振荡器正常振荡。
上述锁相环电路可构成为，所述输入时钟频率检测单元具有逻辑运算电路，该逻辑运算电路进行为了控制所述PLL部的动作而从外部输入的外部控制信号和所述频率检测结果之间的逻辑运算，所述PLL控制信号是所述运算电路的输出信号，在所述输入时钟的频率成为规定频率以下、或所述外部控制信号是使PLL部停止的控制信号时，所述振荡器输入电压固定单元将所述压控振荡器的输入电压固定为预定的规定高电压。根据该结构，可防止压控振荡器的输出成为不定状态，并且，可在压控振荡器的动作再次开始时等使压控振荡器正常振荡。另外，可构成为根据所述PLL控制信号，将所述压控振荡器的输入电压固定为预定的规定高电压，直到所述电源电压从所述低电压状态超过高于PLL启动电压的电压即基准电压为止，其中，所述PLL启动电压是所述PLL部可进行正常振荡的电压。根据该结构，可在动作开始时以及再次开始时等使压控振荡器从高频率稳定地振荡，可缩短直到与输入时钟的频率同步为止所需的时间。另外，锁相环电路可构成为，所述振荡器输入电压固定单元是NMOS晶体管，该NMOS晶体管的漏极与电源电压连接、源极与所述误差信号布线和接地电位之间的任意一点连接、栅极输入所述PLL控制信号，所述规定高电压是比所述电源电压低的电压。
本发明的锁相环电路具有：输入时钟频率检测单元，其检测输入时钟的频率成为规定频率以下的情况，输出基于该频率检测结果的PLL控制信号；PLL部，其包括检测所述输入时钟的相位和压控振荡器的输出信号之间的相位差的相位频率比较单元、生成与所述检测到的相位差对应的误差信号的误差信号生成单元、将根据所述误差信号进行延迟的多个可变延迟电路连接为环状并输出规定频率的振荡信号的所述压控振荡器；以及延迟电路输出电压固定单元，其在所述输入时钟的频率成为规定频率以下时，根据所述PLL控制信号，将至少一个所述可变延迟电路的输出电压固定为预定的规定电压。根据该结构，可防止压控振荡器的输出成为不定状态，可在动作再次开始时以及开始时使压控振荡器正常振荡。
上述锁相环电路可构成为，所述输入时钟频率检测单元具有逻辑运算电路，该逻辑运算电路进行为了控制所述PLL部的动作而从外部输入的外部控制信号和所述频率检测结果之间的逻辑运算，所述PLL控制信号是所述运算电路的输出信号，在所述输入时钟的频率成为规定频率以下、或所述外部控制信号是使PLL部停止的控制信号时，所述延迟电路输出电压固定单元将至少一个所述可变延迟电路的输出电压固定为预定的规定电压。根据该结构，可防止压控振荡器的输出成为不定状态，并且，可在压控振荡器的动作再次开始时等使压控振荡器正常振荡。上述锁相环电路可构成为，所述输入时钟频率检测单元具有电源电压检测单元，该电源电压检测单元检测电源电压从低电压状态超过高于PLL启动电压的电压即基准电压的情况，其中，所述PLL启动电压是所述PLL部可进行正常振荡的电压，所述逻辑运算电路进行基于所述外部控制信号、所述频率检测结果、以及所述电源电压检测结果的逻辑运算，所述延迟电路输出电压固定单元根据所述PLL控制信号，将至少一个所述可变延迟电路的输出电压固定为预定的规定电压，直到所述电源电压从所述低电压状态超过高于PLL启动电压的电压即基准电压为止，其中，所述PLL启动电压是所述PLL部可进行正常振荡的电压。根据该结构，可在动作开始时以及再次开始时等使压控振荡器从高频率稳定地振荡，可缩短直到与输入时钟的频率同步为止所需的时间。上述锁相环电路可构成为，所述延迟电路输出电压固定单元是一端与所述可变延迟电路的输入端子连接，另一端至少与电源电压、接地、或所述栅极中的任意一个连接，栅极输入所述PLL控制信号的晶体管，所述延迟电路输出电压固定单元根据所述PLL控制电压，将所述可变延迟电路的输出电压固定为电源电压、接地电位、或PLL控制信号电平。
根据本发明，可提供一种即使当电源刚刚接通之后或从动作停止状态复位时等动作开始时和再次开始时也能够稳定动作的PLL电路。
附图说明
图1是示出第1实施例的串行链路电路1的结构的框图。
图2是示出输入时钟频率检测部2的结构的框图。
图3是示出串行链路电路1的动作定时的时序图。
图4是示出PLL 4的结构的框图。
图5是示出转换电路12的结构的图。
图6(A)和(B)是分别示出LPF充电电路11的结构的图。
图7是示出节点VC的电位变化的图。
图8是示出压控振荡器8的结构的图。
图9是示出输出固定部31的结构的图。
图10是示出由包括差动放大器的可变延迟电路30和输出固定部31构成的环形振荡器的结构的图。
图11是示出由包括单端反相器的可变延迟电路60和输出固定部61构成的环形振荡器的结构的图。
图12(A)、(B)、(C)以及(D)是分别示出输出固定部61的结构的图。
图13是示出本发明的第2实施例的结构的图。
图14是示出电源电压和通电复位信号之间的关系的时序图。
图15是示出专利文献1中公开的PLL电路1000的结构的图。
图16是示出具有动作停止功能的PLL电路1000的结构的图。
图17是示出由可变延迟电路1100构成的环形振荡器的结构的图。
具体实施方式
接下来，参照附图来说明本发明的优选实施例。
实施例1
首先，参照图1来说明本实施例的串行链路电路1的结构。如图1所示，本实施例具有对时钟信号的动作状态进行监视的输入时钟频率检测部2、与门3、PLL 4。
如图1所示，对输入时钟频率检测部2输入时钟信号和使时钟信号的输出反转而成的反转时钟信号，对时钟信号的动作状态进行监视。在时钟信号的频率成为预定的规定频率以下时，输入时钟频率检测部2向与门3输出检测信号即标记信号(FDTCn)。
与门3取为了将PLL部4设定为动作停止状态而从外部输入的外部控制信号和来自输入时钟频率检测部2的标记信号(FDTCn)的逻辑积，输出进行使PLL部4的动作停止的控制的PLL控制信号即PLL断电信号。
图2示出输入时钟频率检测部2的详细结构。输入时钟频率检测部2具有：第1PMOS晶体管201，其源极与电源电压连接、栅极输入时钟信号、漏极与节点212连接；第2PMOS晶体管206，其同样将源极与电源电压连接、栅极输入反转时钟信号、漏极与节点213连接；电流源202，其连接在节点212和地之间；以及电流源207，其连接在节点213和地之间。另外，节点212上连接有一端接地的电容器203的另一端、串联连接的2个反相器204、205中的反相器204的输入端子，反相器205的输出端子与第1分支214连接。同样，节点213上也连接有一端接地的电容器208的另一端、串联连接的2个反相器209、205中的反相器209的输入端子，反相器210的输出端子与第2分支215连接。第1分支214和第2分支215的另一个端部分别和与门211的输入端子连接。与门221的输出成为输入时钟频率检测部2的输出。
对上述结构的输入时钟频率检测部2的动作进行说明。在所输入的时钟信号为预定的规定频率以上时，经由与电源电压连接的第1PMOS晶体管210、第2PMOS晶体管206向电容器203、208积蓄电荷。在电容器203、208的另一端的电位上升而超过反相器204和205、209和210的阈值电压时，从第1分支214、第2分支215向与门211同时输入高电平信号，标记信号FDTCn转变为高电平。
另外，在时钟信号停止或成为预定的规定频率以下时，电容器203、208中的任意一方或两方的电位降低。这是因为，与从第1PMOS晶体管201提供给电容器203的电荷充电量相比从电流源202流向地的电流量更多，同样与从第2PMOS晶体管206提供给电容器208的电荷充电量相比从电流源207流向地的电流量更多。在电容器203、208的另一端的电位降低而低于反相器204和205、209和210的阈值电压时，从与门211输出的标记信号FDTCn从高电平转变到低电平。输入时钟频率检测部2通过将标记信号FDTCn设为低电平，从而经由与门向PLL部4通知时钟信号停止或成为动作下限频率以下的情况。另外，在本实施例中，假定通过将来自与门211的标记信号FDCTn设为低电平来表示时钟信号停止或为任意频率以下的情况，但也可以相反地通过设为高电平来通知这些状态。
此处，可根据电源电压、晶体管长度和宽度、电流源的电流量、电容器的电容、以及反相器的阈值电压，来设定将标记信号FDCTn设为低电平或高电平的所述规定频率。
图3示出输入时钟频率检测电路2的动作时序图。在时钟信号保持高电平而停止时，在图3所示的tFDTCn(＝t2-t1)之后，标记信号FDTCn从高电平转变为低电平。此处，通过改变电容器203、208的电容和流入地的电流量，可将从时钟信号的输出停止到输出标记信号FDTCn为止的时间即tFDTCn设定为任意时间。tFDTCn的时间与希望检测的时钟信号的周期相对应。例如，在将时钟信号的频率设为5MHz的情况下，将tFDTCn设定为200ns附近。
在与门3中，通过取标记信号FDCTn和外部控制信号的逻辑积，根据时钟信号成为动作下限频率以下的情况、或输入外部控制信号的情况，可将PLL部4设定为动作停止状态。另外，在实施例1中，具有取标记信号FDCTn和外部控制信号的逻辑积的与门，但对于PLL断电信号，也可以不论外部控制信号怎样，直接向PLL部4输入标记信号FDCTn。即使构成为直接向PLL部4输入标记信号FDCTn，在时钟信号为动作下限频率以下时，也可将PLL部4设定为动作停止状态。
接下来，对PLL部4的结构进行说明。如图4所示，PLL部4具有相位频率比较器5、电荷泵6、低通滤波器(以下也简称为LPF)7、转换电路12、压控振荡器8、使PLL断电信号的输出反转的反相器9、1/N分频器10、和作为振荡器输入电压固定单元的LPF充电电路11。
相位频率比较器5检测所输入的时钟信号和来自1/N分频器10的反馈信号的相位差，输出用于提高或降低压控振荡器8的振荡频率的、与该相位差对应的误差信号(UP、DOWN)。在反馈信号的相位相对于时钟信号延迟时，在与相位差相当的期间内从相位频率比较器5输出使压控振荡器8的振荡频率上升的误差信号(UP)。相反，在反馈信号相对于时钟信号超前时，在与相位差相当的期间内从相位频率比较器5输出使压控振荡器8的振荡频率下降的误差信号(DOWN)。由此，相位频率比较器5输出对所输入的2个信号的相位差进行脉冲宽度调制的信号。
电荷泵6将来自相位频率比较器5的误差信号(UP、DOWN)转换为模拟信号。转换为模拟信号的输出信号通过低通滤波器7作为控制电压(VC)而被输入到转换电路12，由该转换电路12将其转换为控制压控振荡器8的控制信号。低通滤波器7由电阻701和电容器702构成，降低包含在来自电荷泵6的输出信号中的高频噪声等，并且使反馈环路稳定化。转换电路12是将来自电荷泵6的控制电压(VC)转换为后述的可变延迟电路中使用的控制信号即偏压p信号、偏压n信号的电路。如图5所示，偏压p信号作为包含在转换电路12中的放大器13的输出信号而输出，偏压n信号直接使用来自电荷泵6的控制电压(VC)。另外，可利用从电荷泵6输出的控制电压(VC)来控制压控振荡器8的振荡频率。可通过提高该控制电压(VC)来提高压控振荡器8的振荡频率。另外，在构成压控振荡器8的可变延迟电路30由后述的图8的差动放大器构成的情况下，可通过提高控制电压(VC)的值将差动放大器的增益设定得较大，来提高压控振荡器8的振荡频率。
压控振荡器8的输出信号作为该PLL电路1的输出信号(VCOout)而输出，并且由1/N分频器10对其进行分频而作为反馈信号输入给相位频率比较器5。此处，1/N分频器10将VCOout转换为其1/N频率的反馈信号。
另外，如图4所示，PLL断电信号被分别输入到相位频率比较器5、电荷泵6，在该PLL断电信号成为有效时，相位频率比较器5、电荷泵6停止动作。另外，将PLL断电信号的输出直接使用的置位n信号、由反相器9使PLL断电信号的输出反转而成的置位p信号被输入到压控振荡器8。压控振荡器8在置位n信号成为有效时停止动作。
图6示出在压控振荡器8的动作停止时设定压控振荡器8的振荡频率的作为振荡器输入电压固定单元的LPF充电电路11的详细结构。如图6(A)所示，LPF充电电路11由NMOS晶体管14构成，该NMOS晶体管14的漏极与电源电压连接、源极与节点16连接、栅极输入PLL断电信号。LPF充电电路11在PLL电路1成为动作停止状态、即PLL断电信号成为有效(低电平)时，将经由NMOS晶体管14与电荷泵6连接的节点16的电位VC充电到从电源电位减去NMOS晶体管14的阈值电压后的电位(以下，简称为VCC-NMOS晶体管14阈值电压)。另外，NMOS晶体管14的连接目的地可以如图6(A)所示是电荷泵6的输出，也可以如图6(B)所示是电阻701和电容器702之间。如上所述，可利用节点16的电压、即控制电压(VC)来控制压控振荡器8的振荡频率。因此，在进入动作停止状态时，通过利用LPF充电电路11来将控制电压(VC)设定为规定的高电压，从而在解除动作停止状态时，压控振荡器8的可变延迟电路30从高增益开始动作，所以压控振荡器8可从高频率稳定地开始振荡。
图7示出在动作停止状态下，充电到(VCC-NMOS晶体管14阈值电压)后的节点16的电位的动作停止状态解除后的推移。如图7所示，在动作停止状态时充电到(VCC-NMOS晶体管14阈值电压)后的控制电压(VC)在解除动作停止状态时，随着时间经过而变动，收敛于图7所示的目标电压。另外，目标电压表示串行链路1锁存时钟信号时的节点16的电位。另外，图7所示的VCC表示高位侧的电源电压，VSS表示低位侧的电源电压。另外，在本实施例中，由NMOS晶体管14对节点16进行充电，将节点VC的电位仅提高到图7所示的(VCC-NMOS晶体管14阈值电压)。这是因为，在使用PMOS晶体管将节点16充电到电源电压时，压控振荡器8的振荡频率变得过高，导致超过相位频率比较器5的动作频率范围，有可能不作为PLL进行动作。
接下来，参照图8来说明压控振荡器8的结构。如图8所示，本实施例的压控振荡器8由将m+1级的可变延迟电路30(0)、30(1)、…、30(k)、…、30(m-1)、30(m)连接成环状的环形振荡器构成。在各可变延迟电路30的输出侧设有对该可变延迟电路的输出进行固定的输出固定部31(0)、31(1)、…、31(k)、…、31(m-1)、31(m)(另外，k取0到m的任意值，m是1以上的任意整数)。向该输出固定部31输入由置位n信号和置位p信号构成的置位信号。
图9示出环形振荡器的结构的一个例子。图9示出构成环形振荡器的可变延迟电路30(k)和30(k+1)的结构。作为可变延迟电路30(k)、30(k+1)使用具有2个输入端子、2个输出端子的差动缓冲器。向构成环形振荡器的所有可变延迟电路30输入由转换电路12所生成的、由偏压p信号、偏压n信号构成的控制信号。该偏压p信号、偏压n信号是如上所述根据从电荷泵6输出的控制电压VC来生成的信号，可通过控制该控制电压VC(即，控制图6所示的节点16)来控制可变延迟电路30的增益。即，通过将控制电压(VC)设定为规定的高电压，从而压控振荡器8的可变延迟电路30从高增益开始动作，所以压控振荡器8可从高频率稳定地开始振荡。另外，在可变延迟电路30(k)的输出端子上设有输出固定部31(k)，在可变延迟电路30(k+1)的输出端子上设有输出固定部31(k+1)。
设在可变延迟电路30(k)中的输出固定部31(k)根据置位n信号和置位p信号将可变延迟电路30(k)的第1输出端32固定为高电平，将第2输出端33固定为低电平。另外，设在可变延迟电路30(k+1)中的输出固定部31(k+1)将可变延迟电路30(k+1)的第1输出端32固定为低电平，将第2输出端33固定为高电平。
在可变延迟电路30(k)的第1输出端32上连接有PMOS晶体管35的漏极和NMOS晶体管36的漏极，该PMOS晶体管35的源极与电源电压连接而栅极输入置位n信号，该NMOS晶体管36的源极接地并连接源极和栅极。另外，在可变延迟电路30(k)的第2输出端33上连接有PMOS晶体管37的漏极和NMOS晶体管38的漏极，该PMOS晶体管37的源极与电源电压连接并连接栅极和源极，该NMOS晶体管38的源极接地而栅极输入置位p信号。
另外，在可变延迟电路30(k+1)的第1输出端32上连接有PMOS晶体管39的漏极和NMOS晶体管40的漏极，该PMOS晶体管39的源极与电源电压连接并连接栅极和源极，该NMOS晶体管40的源极接地而栅极输入置位p信号。另外，在固定为高的第2输出端33上连接有PMOS晶体管41的漏极和NMOS晶体管42的漏极，该PMOS晶体管41的源极与电源电压连接而栅极输入置位n信号，该NMOS晶体管42的源极接地并连接栅极和源极。
此处，参照图3所示的时序图来说明固定可变延迟电路30的输出端的定时。如图3所示，在时钟信号保持高电平而停止时，在图3所示的tFDTCn(＝t2-t1)之后，标记信号FDTCn从高电平转变为低电平。因此，从与门3输出的PLL断电信号成为低电平有效(low active)，如图4所示，可变延迟电路30的输入到输出固定部31的置位n信号转变为低电平有效，经由反相器9输入的置位p信号转变为高电平有效(highactive)。在置位n信号转变为低电平时，图9所示的设在可变延迟电路30(k)的第1输出端32上的PMOS晶体管35、以及设在可变延迟电路30(k+1)的第2输出端33上的PMOS晶体管41将各自的输出端固定为高电平。此外，在置位p信号转变为高电平时，设在可变延迟电路30(k)的第2输出端33上的NMOS晶体管38、以及设在可变延迟电路30(k+1)的第1输出端32上的NMOS晶体管40将各自的输出端固定为低电平。
由此，在本实施例中，即使跟踪输入时钟信号的频率而动作的压控振荡器8成为动作停止状态，也可利用输出固定部31固定可变延迟电路30的输出而不成为不定状态。因此，即使在电源刚刚接通之后或从动作停止状态复位时等动作开始时以及再次开始时，PLL也可稳定地动作。
图9所示的输出固定部31(k)在各输出端32、33上分别设有PMOS晶体管和NMOS晶体管，以使在第1输出端32和第2输出端33成为相同负载。但是，也可以是将结构更加简化的图10(A)和(B)、以及(C)和(D)所示的结构的输出固定部31(k)。
在图10(A)中，示出将第1输出端32固定为高电平、将第2输出端33固定为低电平的另一个输出固定部31(k)的结构。在第1输出端32上连接有NMOS晶体管43的源极，该NMOS晶体管43的栅极输入置位p信号，并连接栅极和漏极。另外，在第2输出端33上连接有NMOS晶体管44的漏极，该NMOS晶体管44的源极接地而栅极输入置位p信号。即使是这样的结构，在置位p信号成为高电平时，也可将第1输出端32固定为高电平，将第2输出端33固定为低电平。
另外，图10(B)示出与图10(A)相同的结构且将第1输出端32固定为低而将第2输出端33固定为高的结构。在被固定为低的第1输出端32上连接有NMOS晶体管45的源极，该NMOS晶体管45的源极接地而栅极输入置位p信号。另外，在被固定为高的第2输出端33上连接有NMOS晶体管46的源极，该NMOS晶体管46的栅极输入置位p信号，并连接栅极和漏极。
另外，图10(C)示出将第1输出端32固定为高电平、将第2输出端33固定为低电平的另一个输出固定部31(k)的结构。在第1输出端32上连接有PMOS晶体管47的漏极，该PMOS晶体管47的源极与电源电压连接而栅极输入置位n信号。另外，在第2输出端33上连接有NMOS晶体管48的漏极，该NMOS晶体管48的源极接地而栅极输入置位p信号。
另外，图10(D)示出与图10(C)相同的结构且将第1输出端32固定为低而将第2输出端33固定为高的结构。在被固定为低的第1输出端32上连接有NMOS晶体管49的漏极，该NMOS晶体管49的源极接地而栅极输入置位p信号。另外，在被固定为高的第2输出端33上连接有PMOS晶体管50的漏极，该PMOS晶体管50的源极与电源电压连接而栅极输入置位n信号。
另外，在压控振荡器8中还可以应用单端可变延迟电路(反相器)。在该情况下，可变延迟电路的级数成为奇数级。与差动型环形振荡器相同地将控制信号置位n设为低电平而将置位p设为高电平，从而可将可变延迟电路的输出固定为低电平或高电平。
图11示出在压控振荡器8中使用单端可变延迟电路(反相器)60的结构。如图11所示，在可变延迟电路60(k)、60(k+2)的输出端上设有将可变延迟电路的输出固定为高电平的输出固定部61(k)、61(k+2)，在可变延迟电路60(k+1)的输出端上设有将可变延迟电路的输出固定为低电平的输出固定部61(k+1)。
将可变延迟电路60(k)的输出固定为高电平的输出固定部61(k)具有PMOS晶体管62和NMOS晶体管63，该PMOS晶体管62的源极与电源电压连接、漏极与输出端连接、栅极输入置位n信号，该NMOS晶体管63的漏极与输出端连接、源极接地、并连接栅极和源极。另外，将可变延迟电路60(k+2)的输出固定为高电平的输出固定部61(k+2)的结构也与输出固定部61(k)相同，所以省略其说明。
另外，将可变延迟电路60(k+1)的输出固定为低电平的输出固定部61(k+1)具有PMOS晶体管64和NMOS晶体管65，该PMOS晶体管64的源极与电源电压连接、漏极与输出端连接、并连接栅极和源极，该NMOS晶体管65的漏极与输出端连接、源极接地、栅极输入置位p信号。
通过将置位n信号设为低电平，PMOS晶体管62导通而将输出端固定为高电平。另外，通过将置位p信号设为高电平，NMOS晶体管65导通而将输出端固定为低电平。
图12示出将单端可变延迟电路60(k)的输出端固定为高电平或低电平的输出固定部61(k)的另一个结构。图12(A)所示的输出固定部61(k)将可变延迟电路60(k)的输出端固定为高电平。该输出固定部61(k)设有NMOS晶体管66，该NMOS晶体管66的源极与输出端连接、栅极输入置位p信号、并连接漏极和栅极。另外，图12(B)示出与图12(A)所示的输出固定部61(k)成对的结构、即将可变延迟电路60(k)的输出端固定为低电平的输出固定部61(k)的结构。该输出固定部61(k)设有NMOS晶体管67，该NMOS晶体管67的源极接地、漏极与输出端连接、栅极输入置位p信号。
另外，图12(C)所示的输出固定部61(k)也将可变延迟电路60(k)的输出端固定为高电平。该输出固定部61(k)设有PMOS晶体管68，该PMOS晶体管68的源极与电源电压连接、栅极输入置位n信号、漏极与输出端连接。另外，图12(D)示出与图12(C)所示的输出固定部61(k)成对的结构、即将可变延迟电路60(k)的输出端固定为低电平的输出固定部61(k)的结构。该输出固定部61(k)设有NMOS晶体管69，该NMOS晶体管69的源极接地、漏极与输出端连接、栅极输入置位p信号。
另外，在上述实施例1中，示出在所有可变延迟电路30、60中设置输出固定部31、61的结构，但无需在所有可变延迟电路30、60中设置输出固定部31、61。在至少一个可变延迟电路30、60中配置输出固定部31、61即可。至少一个可变延迟电路将输出固定而不成为不定状态，从而在电源刚刚接通之后或从动作停止状态复位时等动作开始时以及再次开始时，该输出被固定的可变延迟电路的输出电压成为触发，PLL可稳定地动作。
另外，在实施例1中，假定具有如使用图6说明的那样利用PLL断电信号将转换电路12的输入电压固定为规定的高电压，在电源刚刚接通之后等使压控振荡器从高频率稳定地振荡的结构；以及在可变延迟电路中设置输出固定部，利用基于PLL断电信号的置位信号将可变延迟电路的输出电压固定，在电源刚刚接通之后等稳定地振荡的结构这双方的结构，但即使采用仅具有这些结构中的任意一方的结构，也可在电源刚刚接通之后等稳定地开始振荡。
实施例2
接下来，对本发明的第2实施例进行说明。如图13所示，在本实施例中还设有电源电压检测单元、即通电复位电路15。通电复位电路15取得基于电源电压的电压，在电源电压上升到预先设定的电位时作为输出信号PORn而输出高电平。该通电复位电路15只要是在电源电压上升到预先设定的电位时作为输出信号PORn而输出高电平的电路，则可以是任意结构，例如，可由锁存电路和晶体管等来构成。在该实施例2中，假定在电源接通时输出信号PORn是低电平。
图14示出电源电压和通电复位电路15的输出信号PORn之间的关系。图14所示的PLLON电压表示PLL电路1开始动作的电压。另外，图14所示的基准电压是通电复位电路15使PORn变化为高电平而解除PLL电路1的复位状态的电压。另外，t1是达到PLLON电压的时间，t2是达到基准电压的时间。
即使如图14所示那样成为PLL部4可动作的电压(PLLON电压)，通电复位电路15也保持低电平而固定PORn信号，将PLL部4的动作设为复位(动作停止)状态。另外，在电源电压上升而成为基准电压时，通电复位电路15将PORn信号设为高电平而解除复位。因此，在图14所示的t1到t2的期间，PLL部4成为断电状态。
设置这样的通电复位电路15，取来自该电路的输出信号PORn、来自输入时钟频率检测部2的标记信号(FDTCn)、外部控制信号的逻辑积，作为PLL断电信号进行输出。通过利用这样的PLL断电信号来控制PLL部，从而在电源刚刚接通之后的不稳定状态下，可将PLL部4设为复位状态而设定为动作停止状态。
另外，上述实施例是本发明的优选实施例。但不限于此，可在不脱离本发明的宗旨的范围内实施各种变形。
权利要求书(按照条约第19条的修改)
1. 一种锁相环电路，其特征在于，该锁相环电路具有：
输入时钟频率检测部，其取得输入时钟信号，当该时钟信号成为预定的规定频率以下时，输出作为检测信号的标记信号；
PLL部，其包括检测所述输入时钟信号和基于压控振荡器的输出信号的反馈信号之间的相位差并输出与该相位差对应的误差信号的相位频率比较器、将所述误差信号转换成模拟信号的电荷泵、除去所述模拟信号的高频成分而作为控制电压输出的低通滤波器、将所述控制电压转换成控制信号的转换电路、根据所述控制信号输出规定频率的振荡信号的所述压控振荡器；
逻辑运算电路，其进行为了控制所述PLL部的动作而从外部输入的外部控制信号和所述标记信号之间的逻辑运算，输出基于该逻辑运算结果的PLL控制信号；以及
振荡器输入电压固定单元，其根据所述PLL控制信号，将所述压控振荡器的输入电压设定为预定的规定高电压。
2. 根据权利要求1所述的锁相环电路，其特征在于，
所述锁相环电路具有电源电压检测单元，该电源电压检测单元检测电源电压在高于PLL启动电压的电压即基准电压以上的情况，其中，所述PLL启动电压是所述PLL部可进行正常振荡的电压，
所述逻辑运算电路进行基于所述外部控制信号、所述标记信号、以及所述电源电压检测结果的逻辑运算，
在所述电源电压不在所述基准电压以上的情况下，所述振荡器输入电压固定单元将所述压控振荡器的输入电压设定为预定的规定高电压。
3. 根据权利要求1所述的锁相环电路，其特征在于，
所述振荡器输入电压固定单元是NMOS晶体管，该NMOS晶体管的漏极与电源电压连接，源极连接在所述低通滤波器中的电阻和电容之间或所述电荷泵的输出上，栅极输入所述PLL控制信号，其中，所述低通滤波器由连接在所述误差信号的布线和接地电位之间的所述电阻和所述电容构成，
所述规定高电压是比所述电源电压低所述NMOS晶体管的阈值电压的电压。
4. 一种锁相环电路，其特征在于，该锁相环电路具有：
输入时钟频率检测部，其取得输入时钟信号，当该时钟信号成为预定的规定频率以下时，输出作为检测信号的标记信号；
PLL部，其包括检测所述输入时钟信号和基于压控振荡器的输出信号的反馈信号之间的相位差并输出与该相位差对应的误差信号的相位频率比较器、将所述误差信号转换成模拟信号的电荷泵、除去所述模拟信号的高频成分而作为控制电压输出的低通滤波器、将所述控制电压转换成控制信号的转换电路、由将多个可变延迟电路连接成环状的环形振荡器构成并根据所述控制信号输出规定频率的振荡信号的所述压控振荡器；以及
输出固定部，其根据所述标记信号，将至少一个所述可变延迟电路的输出固定为预定的规定电压。
5. 根据权利要求4所述的锁相环电路，其特征在于，
所述锁相环电路具有振荡器输入电压固定单元，该振荡器输入电压固定单元根据所述标记信号，将所述压控振荡器的输入电压设定为预定的规定高电压。
6. 根据权利要求4所述的锁相环电路，其特征在于，
所述输出固定部包括栅极输入基于所述PLL控制信号的置位信号，一端与所述可变延迟电路的输出端子连接，另一端与电源电压、接地、或所述栅极中的任意一个连接的晶体管。
7. 根据权利要求6所述的锁相环电路，其特征在于，
所述锁相环电路具有振荡器输入电压固定单元，该振荡器输入电压固定单元根据所述标记信号，将所述压控振荡器的输入电压设定为预定的规定高电压。
8. 根据权利要求4所述的锁相环电路，其特征在于，
所述锁相环电路具有逻辑运算电路，该逻辑运算电路进行为了控制所述PLL部的动作而从外部输入的外部控制信号和所述标记信号之间的逻辑运算，输出基于该逻辑运算结果的PLL控制信号；
所述输出固定部根据所述PLL控制信号，将至少一个所述可变延迟电路的输出固定为预定的规定电压。
9. 根据权利要求8所述的锁相环电路，其特征在于，
所述锁相环电路具有振荡器输入电压固定单元，该振荡器输入电压固定单元根据所述PLL控制信号，将所述压控振荡器的输入电压设定为预定的规定高电压。
10. 根据权利要求8所述的锁相环电路，其特征在于，
所述锁相环电路具有电源电压检测单元，该电源电压检测单元检测电源电压在高于PLL启动电压的电压即基准电压以上的情况，其中，所述PLL启动电压是所述PLL部可进行正常振荡的电压，
所述逻辑运算电路进行基于所述外部控制信号、所述标记信号、以及所述电源电压检测结果的逻辑运算，
在所述电源电压不在所述基准电压以上的情况下，所述输出固定部将所述可变延迟电路的至少一个的输出固定为预定的规定电压。
11. 根据权利要求10所述的锁相环电路，其特征在于，
所述锁相环电路具有振荡器输入电压固定单元，该振荡器输入电压固定单元根据所述PLL控制信号，将所述压控振荡器的输入电压设定为预定的规定高电压。

Claims (8)

1.一种锁相环电路，其特征在于，该锁相环电路具有：
输入时钟频率检测单元，其检测输入时钟的频率成为规定频率以下的情况，输出基于该频率检测结果的PLL控制信号；
PLL部，其包括检测所述输入时钟的相位和压控振荡器的输出信号之间的相位差的相位频率比较单元、生成与所述检测到的相位差对应的误差信号的误差信号生成单元、根据所述误差信号来输出规定频率的振荡信号的所述压控振荡器；以及
振荡器输入电压固定单元，其在所述输入时钟的频率成为规定频率以下时，根据所述PLL控制信号，将所述压控振荡器的输入电压固定为预定的规定高电压。
2.根据权利要求1所述的锁相环电路，其特征在于，
所述输入时钟频率检测单元具有逻辑运算电路，该逻辑运算电路进行为了控制所述PLL部的动作而从外部输入的外部控制信号和所述频率检测结果之间的逻辑运算，
所述PLL控制信号是所述运算电路的输出信号，
在所述输入时钟的频率成为规定频率以下、或所述外部控制信号是使PLL部停止的控制信号时，所述振荡器输入电压固定单元将所述压控振荡器的输入电压固定为预定的规定高电压。
3.根据权利要求2所述的锁相环电路，其特征在于，
所述输入时钟频率检测单元具有电源电压检测单元，该电源电压检测单元检测电源电压从低电压状态超过高于PLL启动电压的电压即基准电压的情况，其中，所述PLL启动电压是所述PLL部可进行正常振荡的电压，
所述逻辑运算电路进行基于所述外部控制信号、所述频率检测结果、以及所述电源电压检测结果的逻辑运算，
所述振荡器输入电压固定单元根据所述PLL控制信号，将所述压控振荡器的输入电压固定为预定的规定高电压，直到所述电源电压从所述低电压状态超过高于PLL启动电压的电压即基准电压为止，其中，所述PLL启动电压是所述PLL部可进行正常振荡的电压。
4.根据权利要求1～3中的任意一项所述的锁相环电路，其特征在于，
所述振荡器输入电压固定单元是NMOS晶体管，该NMOS晶体管的漏极与电源电压连接、源极与所述误差信号布线和接地电位之间的任意一点连接、栅极输入所述PLL控制信号，
所述规定高电压是比所述电源电压低的电压。
5.一种锁相环电路，其特征在于，该锁相环电路具有：
输入时钟频率检测单元，其检测输入时钟的频率成为规定频率以下的情况，输出基于该频率检测结果的PLL控制信号；
PLL部，其包括检测所述输入时钟的相位和压控振荡器的输出信号之间的相位差的相位频率比较单元、生成与所述检测到的相位差对应的误差信号的误差信号生成单元、将根据所述误差信号进行延迟的多个可变延迟电路连接为环状并输出规定频率的振荡信号的所述压控振荡器；以及
延迟电路输出电压固定单元，其在所述输入时钟的频率成为规定频率以下时，根据所述PLL控制信号，将至少一个所述可变延迟电路的输出电压固定为预定的规定电压。
6.根据权利要求5所述的锁相环电路，其特征在于，
所述输入时钟频率检测单元具有逻辑运算电路，该逻辑运算电路进行为了控制所述PLL部的动作而从外部输入的外部控制信号和所述频率检测结果之间的逻辑运算，
所述PLL控制信号是所述运算电路的输出信号，
在所述输入时钟的频率成为规定频率以下、或所述外部控制信号是使PLL部停止的控制信号时，所述延迟电路输出电压固定单元将至少一个所述可变延迟电路的输出电压固定为预定的规定电压。
7.根据权利要求6所述的锁相环电路，其特征在于，
所述输入时钟频率检测单元具有电源电压检测单元，该电源电压检测单元检测电源电压从低电压状态超过高于PLL启动电压的电压即基准电压的情况，其中，所述PLL启动电压是所述PLL部可进行正常振荡的电压，
所述逻辑运算电路进行基于所述外部控制信号、所述频率检测结果、以及所述电源电压检测结果的逻辑运算，
所述延迟电路输出电压固定单元根据所述PLL控制信号，将至少一个所述可变延迟电路的输出电压固定为预定的规定电压，直到所述电源电压从所述低电压状态超过高于PLL启动电压的电压即基准电压为止，其中，所述PLL启动电压是所述PLL部可进行正常振荡的电压。
8.根据权利要求5～7中的任意一项所述的锁相环电路，其特征在于，
所述延迟电路输出电压固定单元是一端与所述可变延迟电路的输入端子连接，另一端至少与电源电压、接地、或所述栅极中的任意一个连接，栅极输入所述PLL控制信号的晶体管，
所述延迟电路输出电压固定单元根据所述PLL控制电压，将所述可变延迟电路的输出电压固定为电源电压、接地电位、或PLL控制信号电平。
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