CN105281720A - 轨对轨比较电路与其方法 - Google Patents

Abstract

本发明涉及轨对轨比较电路与其方法。本发明的一实施例提供了一种轨对轨比较电路包含：PMOS晶体管对、NMOS晶体管对、第一压控电阻、以及第二压控电阻。PMOS晶体管对在第一电路节点接收第一电压且在第二电路节点接收第二电压，并于第三电路节点输出第三电压以及在第四电路节点输出第四电压。NMOS晶体管对在第三电路节点接收第三电压且在第四电路节点接收第四电压，并于第一电路节点输出第一电压且在第二电路节点输出第二电压。第一压控电阻依据时钟信号运作且依据第二控制电压、第一控制电压的控制耦接第三电压与第二电压。第二压控电阻依据时钟信号运作且依据第二控制电压、第一控制电压的控制耦接第四电压和第一电压。

Description

轨对轨比较电路与其方法

技术领域

本发明涉及一种比较电路，且进一步涉及一种高速运作且维持较低功率消耗的比较电路。

背景技术

本领域的技术人员将能够理解本发明所使用的用语以及相关微电子学基本概念，例如MOS(金属氧化半导体)晶体管，包含NMOS(N型通道金属氧化半导体)晶体管以及PMOS(P型通道金属氧化物半导体)，“栅极”、“源极”、“漏极”、“电压”、“电流”、“电路”、“电路节点”、“电源供应”、“接地”、"轨对轨"、"时钟"、"比较电路"、"反相器"、"上拉"、"下拉"、以及"闩锁"。像这些用语的基本概念都是显而易见的现有技术文件，例如教科书，“模拟CMOS集成电路设计”，贝赫拉扎维，麦格罗-希尔(ISBN0-07-118839-8)，表达了本领域之技术，因此将不会再详细解释说明。

时钟比较电路系一种依据时钟定义的时序(timing)以侦测差动信号。差动信号包含第一端和第二端。时钟比较电路依据依据时钟定义的时序(timing)接收差动信号以及输出一逻辑判断(decision)。该时钟的一相位中，差动信号的第一端准位系与差动信号第二端的准位进行比较，比较的结果得到逻辑判断。如果第一端准位为高于第二端准位，逻辑判断被设定为“高”；如果第一端准位为低于第二端准位，逻辑判断被设定为“低。时钟比较的优点系以两个因素评估：速度和功率消耗。时钟比较电路的速度系在于如何快速分析一个小的差动信号，其中小的差动信号的第一端准位非常接近第二端准位。时钟比较电路的功率消耗是指实现该比较功能的能量。实际上，时钟比较电路在速度和功率消耗之间必须作取舍。现有技术中，时钟比较电路比较一个小差动信号比大差动信号需要更长时间分析。因此，为了实现高速，通常需使用一前置放大器，进而促进放大差动信号之分析比较。然而使用一个前置放大器，将增加整体功率的消耗。

发明内容

本发明之目标之一系提供一高速和低功率消耗的比较电路。

本发明之目标之一系提供一比较电路，能够快速解析两个信号之间的比较处理，且在比较分析后自动关闭(shutoff)以减少功率消耗。

本发明之一实施例提供了一种轨对轨比较电路包含：一PMOS晶体管对、一NMOS晶体管对、一第一压控电阻、以及一第二压控电阻。PMOS晶体管对在第一电路节点接收一第一电压且在第二电路节点接收一第二电压，并于第三电路节点输出一第三电压以及在第四电路节点输出一第四电压。NMOS晶体管对在第三电路节点接收一第三电压且在第四电路节点接收一第四电压，并于第一电路节点输出第一电压且在第二电路节点输出一第二电压。第一压控电阻受控于第一控制电压和第二控制电压，依据时钟信号运作且依据第二控制电压、第一控制电压之控制将第三电路节点之第三电压与第二电路节点之第二电压耦接。第二压控电阻受控于第二控制电压和第一控制电压，依据时钟信号运作且依据第二控制电压、第一控制电压之控制，将第四电路节点之第四电压和第一电路节点之第一电压耦接。其中第一压控电阻和第二压控电阻系由相同电路但用不同方式将第一控制电压和第二控制电压接口连接(interfacing)，因此第一控制电压和第二控制电压之间的差值将使第一压控电阻和第二压控电阻之间产生一差值。

本发明之一实施例提供了一种方法，包含有下列步骤：并入(incorporating)一PMOS晶体管对，在第一电路节点接收一第一电压且在第二电路节点接收一第二电压，并于第三电路节点输出一第三电压以及在第四电路节点输出一第四电压；并入一NMOS晶体管对，在第三电路节点接收第三电压且在第四电路节点接收第四电压，并于第一电路节点输出第一电压且在第二电路节点输出第二电压；经由一第一压控电阻耦接第三电路节点之第三电压第二电路节点之第二电压，第一压控电阻系依据一时钟信号运作且受控于一第一控制电压与一第二控制电压；经由一第二压控电阻耦接第四电路节点之第四电压至第一电路节点之第一电压，第二压控电阻系依据该时钟信号运作且受控于第二控制电压与第一控制电压。其中，第一压控电阻和第二压控电阻系由相同电路但用不同方式将第一控制电压和第二控制电压接口连接(interfacing)，因此第一控制电压和第二控制电压之间的差值将使第一压控电阻与第二压控电阻之间产生一差值。

附图说明

图1A显示依据本发明一实施例比较电路之功能方块图。

图1B显示图1A比较电路时钟信号之时序图。

图2显示适用于图1A压控电阻之电路图。

图3显示适用于图1A压控电阻之替代电路图。

[图的符号的简单说明]

100轨对轨比较电路

110NMOS晶体管对

150PMOS晶体管对

130、140压控电阻

151、152PMOS晶体管

111、112NMOS晶体管

101、102、103、104电路节点

具体实施方式

本发明之实施例系关于比较电路。虽然说明书描述了本发明的几个实施例，但应可理解本发明可以用多种方式来实现，且不限于以下特定实施例或该些实施例所采用的任何特定方式特征。在其它实施例中，不再赘述本领域技术通知之技术细节以避免模糊本发明。

本说明书揭露之信息：“VDD”表示电源供应电路节点(或简单之电源供应节点)；逻辑信号为“高”或“低”之一种信号；当它被称为“高”时，该逻辑信号为高电压准位等于电源供应节点之电压准位(在此揭露标示为VDD)；当它被称为“低”时，该逻辑信号为低电压准位等于接地节点之电压准位，但是应可理解，在此揭露信息，“等于”为工程认知。例如，如果第一电压A与第二电压B之间差小于指定容差值，该工程认知会将这个差被认为可忽略，且结果第一电压A被称为等于第二电压。相似地，“零”在此揭露信息也系工程认知；例如，如果电流小于指定容差值，该电流被认为可忽略，因此被认为系工程认知上之零。此外，逻辑信号也许暂时不是“高”或“低”；这种情况，例如，当逻辑信号从“高”到“低”或“低”到“高”转换，或决定之判断过程。然而，因为转换过程或暂时判断该逻辑信号在本质上仍称为是“逻辑”性质。

图1A显示依据本发明一实施例的比较电路100之功能方块图，比较电路100包含：一PMOS晶体管对150、一NMOS晶体管对110、第一压控电阻(VCR)130、以及第二压控电阻(VCR)140。PMOS晶体管对150包含PMOS晶体管151和152，用于接收第一电路节点101之第一电压V1和第二电路节点102的第二电压V2，且在第三电路节点103输出第三电压V3和在第四电路节点104输出第四电压V4。NMOS晶体管对110包含NMOS晶体管111和112，用于接收第三电路节点103之第三电压V3和第四电路节点104的第四电压V4，并在第一电路节点101输出第一电压V1和在第二电路节点102输出第二电压V2。第一压控电阻130受控于第一控制电压VC1和第二控制电压VC2，依据时钟信号CLK运作且依据第二控制电压VC2、第一控制电压VC1的控制将第三电路节点103的第三电压V3与第二电路节点102之第二电压V2耦接。第二压控电阻140受控于第二控制电压VC2和第一控制电压VC1，依据时钟信号CLK运作且依据第二控制电压VC2、第一控制电压VC1的控制，将第四电路节点104的第四电压V4和第一电路节点101的第一电压V1耦接。NMOS晶体管对110和PMOS晶体管对150形成一个正反馈回路：当V3增加，由于NMOS晶体管111系依据V3来控制，因此将导致V1降低，而当V1降低，由于PMOS晶体管151系依据V1的控制，因此又将导致V3增加，依此方式不断循环；当V3降低导致V1增加，而PMOS晶体管151系依据V1的控制，因此又将导致V3降低，依此方式不断循环。当V4增加时，NMOS晶体管112系依据V4控制，因此将导致V2降低，而当V2降低，由于PMOS晶体管152系依据V2的控制，因此又将导致V4增加；当V4降低，由于NMOS晶体管112系依据V4控制，导致V2增加，而当V2增加，透过PMOS晶体管152又将导致V4降低，形成一正反馈回路。由于正反馈性质，使V3或V4具有一自加速(self-accelerating)变化，造成V3上升到VDD时V4下降至接地、或者V3下降至接地时V4上升到VDD。而若V3和V4都是从VDD下降，则竞速状态发生，下降速度较快者将赢得竞速且下降至接地而另一个将会被拉高到VDD。其中，第一控制电压VC1和第二控制电压VC2将决定V3和V4之间哪一个上升到VDD和哪一个下降至接地。

图1A的时钟信号CLK包含一第一时钟CLK[1]和第二时钟CLK[2]，如图1B显示的时序图所示。CLK[2]系第一时钟CK1的互补(即，逻辑反转)。如图1B所示，时钟信号CLK定义比较电路100的相位；当CLK[1]低准位且CLK[2]高准位(例如区块181)时，时钟比较电路100系位于一预设相位，其中VCR130和VCR140在某些电路节点预先设置成一定准位。如当CLK[1]为高准位且CLK[2]为低准位时(如区块182)，时钟比较电路100系位于一主动相位，其系在比较VC1与VC2。在预设相位中，V3和V4由VCR130和VCR140拉高至VDD；进入主动相位时，V3和V4由VDD下降；如果VCR130之电阻大于VCR140电阻，流入VCR130的第一电流I1将小于流入VCR140的第二电流I2。如此将使V3比V4下降更慢；如果VCR130的电阻小于VCR140电阻，流入VCR130的第一电流I1将大于流入VCR140的第二电流I2。如此将使V4比V3下降更快。由于前面提到的正反馈，V4将赢得竞速并下降至接地，而V3将被拉升至VDD；相对的，当V3赢得竞速并下降至接地，而V4将被拉升至VDD。比较电路100，依此方式，本发明的实施例利用VCR130和VCR140之电阻作用，可解析第一控制电压VC1和第二控制电压VC2之差值。

压控电阻VCR130和VCR140系相同电路，但不同的控制方式使VCR130和VCR140电阻之间差值将表现出电压VC1、VC2之差值。VCR130和VCR140两者皆为可变电阻器，用以于两端点VA和VB之间提供电阻值，该电阻值系由两个端点VP与VN接收的两控制信号(VC1和VC2、或VC2和VC1)决定，且VCR130和VCR140系依据由端点CK接收的时钟信号CLK运作。

图2显示压控电阻的一实施例，该图中压控电阻电路200适用于实施图1A的VCR130和VCR140。VCR200包含一端点VA用以耦接图1A的V3或者V4、一端点VB用以耦接图1A的V2或V1、一端点VP用以耦接图1A的VC1或者VC2、一端点VN用以耦接图1A的VC2或者VC1(参照图1A)、以及两个时钟端点CK[1]和CK[2]用以耦接时钟信号图1A的之CLK，其包含前面所提CLK[1]和CLK[2]。(图1A中“CLK”和“CK”仅是为了简洁表示；必须理解CLK包含两个时钟CLK[1]、CLK[2]；而CK包含两个端点CK[1]和CK[2]，其分别为CLK[1]和CLK[2]的接口)。

如图2显示的实施例，压控电阻VCR200包含一PMOS压控电阻VCR210、一NMOS压控电阻VCR220、以及一组预置电路230。PMOS压控电阻VCR210包含相互串联的一受VP端点接收信号控制的PMOS晶体管211和一受CK[2]端点接收的时钟信号控制的PMOS晶体管212、NMOS压控电阻VCR220包含相互串联的一受VN端点接收的信号控制的NMOS晶体管221和一受CK[1]端点接收的时钟信号控制的NMOS晶体管222。组预置电路230包含PMOS晶体管231和232、及NMOS晶体管233和234。PMOS晶体管231和232用以在时钟信号端点CK[1]低准位时上拉VA和VC端点之电压至VDD。NMOS晶体管233和234用以在时钟信号端点CK[2]为高准位时下降VB和VD端点之电压至接地。压控电阻VCR200还包含可选择使用的(optional)CMOS电阻240和NMOS晶体管。CMOS电阻240包含受控于CK[2]端点接收的时钟信号的PMOS晶体管241。NMOS晶体管242受控于CK[1]端点接收之时钟信号。

在预设相位期间，如图1A和图1B所示的时钟CLK[1]为低准位且时钟CLK[2]高准位)，端点CK[1]的时钟为低准位且端点CK[2]之时钟为高准位，如图2所示。预设相位期间，VA和VC的电压被上拉至VDD、以及VB和VD的电压被下拉至接地，而PMOSVCR210，NMOSVCR220和CMOS电阻240失效(disable)如同一开路电路。在主动相位期间，如图1A和图1B所示之时钟CLK[1]低准位且时钟CLK[2]低准位(在端点CK[1]的时钟为高准位和端点CK[2]的时钟为低准位，如图2所示；该主动相位期间，预置电路230失效，而且PMOS压控电阻VCR210、NMOS压控电阻VCR220、以及CMOS电阻240皆被致能(enable)，且作用如同一由端点VP的电压与端点VN的电压控制的电阻。如图1A所示，压控电阻VCR130的端点VP和VN分别为电压VC1和VC2的接口，而压空电阻VCR140之端点VP和VN分别为VC1和VC2的接口。由于不同接口的因素，在主动相位期间，电压VC1与VC2之间的差值将表现出压控电阻VCR130与VCR140电阻之间的差值，如前所述，如此将导致电压V3和V4其中一个上升至VDD而另一个下降至接地。

请参考图2，PMOS压控电阻VCR210和NMOS压控电阻VCR220一起形成“轨到轨”拓扑(rail-torailtopology)，使得压控电阻200可以在电压VP和VN范围工作，达到横跨接地到电源VDD的准位。一实施例中，若能确保端点VN上的电压平均值(meanvalue)不大于NMOS晶体管221的导通电压，“可以选择移除包含有端点VN的NMOS压控电阻VCR220。另一实施例，若能确保端点VP上的电压平均值(meanvalue)不大于PMOS晶体管211的导通电压，可以选择移除包含有端点VP之PMOS压控电阻VCR210。熟悉本领域技术人员可在任一特定应用去除不必要电路和端点，不再详细解释细节。再者，其它实施例中，可以选择移除PMOS晶体管241或NMOS晶体管242，或两者。

图3显示另一压控电阻(VCR)300的电路图的示意图。压控电阻300适用于实现图1A的压控电阻VCR130和140。压控电阻VCR300包含有下列端点：端点VA用于耦接电压V3或V4(参照图1A)、端点VB用于耦接电压V2或V1(参照图1A)、端点VP用于耦接电压VC1或VC2(参照图1A)、端点VN，用于耦接电压VC2或VC1(参照图1A)、端点CK[1]和CK[2]，用于分别耦接包含CLK[1]和CLK[2]的时钟信号CLK(参照图1A)。

如图3所示，压控电阻VCR300的组件包含有：一PMOS压控电阻VCR310、一NMOS压控电阻VCR320、以及一组预置电路330。PMOS压控电阻VCR310包含一反相器312、PMOS晶体管311和313和NMOS晶体管314。NMOS压控电阻VCR320包含一反相器322、PMOS晶体管321和NMOS晶体管323和324)。预置电路330包含一PMOS晶体管331与一NMOS晶体管333。PMOS晶体管331用以在端点CK[1]的时钟信号为低准位时将端点VA的电压上拉至VDD，而NMOS晶体管333用以在端点CK[2]的时钟信号为高准位时将端点VB的电压下拉至接地。此外，一实施例中(未图示)，熟悉本领域技术人员无需明确电路图即可知悉，电路节点315和325的电压系受控于端点CK[1]的时钟信号，经由两个PMOS晶体管上拉至VDD。电路节点316和326的电压系受控于端点CK[2]的时钟信号，经由两个NMOS晶体下拉至接地。一实施例中，压控电阻VCR300还包含可选择是否设置(Optional)的电路CMOS电阻器340。CMOS电阻器340包含一PMOS晶体管341与一NMOS晶体管342。一PMOS晶体管341受控于端点CK[2]的时钟信号。NMOS晶体管342受控于端点CK[1]的时钟信号。在预设相位期间，时钟CLK[1]为低准位且时钟CLK[2]为高准位(参照图1A和图1B)，端点CK[1]的时钟信号为低准位，端点CK[2]的时钟信号为高准位(参照图2)。于预设相位期间，端点VA的电压上拉至VDD，端点VB的电压下拉至接地，且PMOS晶体管313、NMOS晶体管323、以及CMOS电阻340全部关闭(turnedoff)如同开路电路(Opencircuit)。

在主动相位期间，时钟CLK[1]为高准位且时钟CLK[2]为低准位(参照图1A和图1B)，端点CK[1]的时钟信号为高准位且端点CK[2]的时钟信号为低准位，如图2所示。主动相位期间，预置电路330失效，而PMOS压控电阻VCR310、NMOS压控电阻VCR320、以及CMOS电阻340全部导通作为一受控于端点VP与端点“VN”的电压控制的电阻。如同图1A所示，压控电阻VCR130的端点VP和VN分别为电压VC1和VC2的接口，而压控电阻VCR140的端点VP和VN分别为电压VC1和VC2的接口。在主动相位期间，电压VC1和VC2之间的差值将反应出压控电阻VCR130和VCR140电阻之间的差值。如前所述，如此将使电压V3和V4其中之一上升至VDD而另一个下降至接地。

请参考图3，PMOS压控电阻VCR310和NMOS压控电阻VCR320形成“轨到轨拓扑”，使得压控电阻300可以工作在VP和VN的电压范围，并横跨接地到电源VDD的准位。一实施例中，若能确保端点VN上的电压平均值(meanvalue)不低于PMOS晶体管321的导通电压，可以选择移除包含有端点VN的NMOS压控电阻VCR320。另一实施例，若能确保端点VP上的电压平均值(meanvalue)不大于PMOS晶体管314的导通电压，可以选择移除包含有端点VP的PMOS压控电阻VCR310。熟悉本领域技术人员可在任一特定应用去除不必要电路和端点，不再详细解释细节。再者，其它实施例中，可以选择移除PMOS晶体管341或NMOS晶体管342，或两者。

请参考图1A。在预设相位期间，将内部电路节点上拉至VDD或下拉至接地，压控电阻VCR130和VCR140被预设为在进入主动相位时可以让电流I1和I2最大化。如此将有助于加快比较的工作。在主动相位期间，任何情况，无论I1和I2是否皆变成零，压控电阻VCR130和压控电阻VCR140之间比较后，电压V3和V4其中之一将下降至接地而另一个将上升至VDD。因此，本发明的实施例可实现同时具有相对高速操作和低功率消耗此两个目标。

熟悉本领域的技术人员可容易理解关于本发明教导与许多修改和组件变动的方法。据此，上述揭露的内容不应解释为对权利要求的限制。任何修改与变更，均应落入本发明的专利保护范围。

符号说明

100轨对轨比较电路

110NMOS晶体管对

150PMOS晶体管对

130、140、200、300压控电阻

151、152、221、222、233、234、242、311、313、341、321、323、331、333PMOS晶体管

111、112、211、212、241、231、232、314、342、324、333NMOS晶体管

101、102、103、104电路节点

181时钟1低准位，时钟2高准位

182时钟1高准位，时钟2低准位

210、310PMOS压控电阻

220、320NMOS压控电阻

240、340CMOS电阻(可选择)

230、330预置电路

312、322反相器

315、316、325、326电路节点

Claims (8)

1.一种轨对轨比较电路，包含有：

一PMOS晶体管对，接收一第一电路节点的一第一电压与一第二电路节点的一第二电压，并在一第三电路节点输出一第三电压、且在第四电路节点输出一第四电压；

一NMOS晶体管对，用于接收该第三电路节点的该第三电压与该第四电路节点的该第四电压，并在该第一电路节点输出该第一电压、且在该第二电路节点输出该第二电压；

一第一压控电阻，受控于一第一控制电压与一第二控制电压，依据一时钟信号运作、且依据该第二控制电压、该第一控制电压的控制将该第三电路节点的该第三电压与该第二电路节点的该第二电压耦接；以及

一第二压控电阻，受控于该第二控制电压与该第一控制电压，依据该时钟信号运作、且依据该第二控制电压、该第一控制电压之控制，将该第四电路节点的该第四电压与该第一电路节点的该第一电压耦接。

2.根据权利要求1所述的电路，其中，该第一压控电阻与该第二压控电阻是由相同电路但用不同方式将该第一控制电压和该第二控制电压接口连接，该第一控制电压与该第二控制电压之间的差值将使该第一压控电阻与该第二压控电阻之间产生一差值。

3.根据权利要求1所述的电路，其中该第一压控电阻包含：

并联连接的一PMOS压控电阻与一NMOS压控电阻，其中该PMOS压控电阻包含相互串联的一受第一端点接收的一信号控制的PMOS晶体管与一受该时钟信号控制的PMOS晶体管；以及该NMOS压控电阻包含相互串联的一受第二端点接收的信号控制的一第一NMOS晶体管与一受该时钟信号的反向时钟控制的一第二NMOS晶体管。

4.根据权利要求3所述的电路，还包含一CMOS电阻，该CMOS电阻与该PMOS压控电阻和NMOS压控电阻并联，其中该CMOS电阻包含一受控于该时钟信号的PMOS晶体管与一受控于该反向时钟的NMOS晶体管。

5.根据权利要求1所述的电路，其中该第一压控电阻包含：一并联的PMOS压控电阻与一NMOS压控电阻，其中该PMOS压控电阻包含一接收一时钟信号的反相器、两个PMOS晶体管、以及一NMOS晶体管；其中该NMOS晶体管耦接该反相器的一接地节点、其中该PMOS晶体管中的一个耦接该反相器之电源节点，且该PMOS晶体管中的另一个耦接该反相器的输出；

其中该NMOS压控电阻包含一接收该时钟信号的反相器、一PMOS晶体管、以及两个NMOS晶体管，其中该PMOS晶体管耦接该反相器的一电源节点、其中该NMOS晶体管中的一个耦接该反相器的接地节点，且该NMOS晶体管中的另一个耦接该反相器的输出。

6.根据权利要求5所述的电路，还包含一与该PMOS压控电阻、该NMOS压控电阻并联的一CMOS电阻，其中该CMOS电阻包含一受控于该时钟信号的PMOS晶体管、与一受控于反向时钟的NMOS晶体管。

7.一种轨对轨比较方法，包含有：

并入一PMOS晶体管对，在一第一电路节点接收一第一电压且在一第二电路节点接收一第二电压，并于一第三电路节点输出一第三电压以及在一第四电路节点输出一第四电压；

并入一NMOS晶体管对，在该第三电路节点接收该第三电压且在该第四电路节点接收该第四电压，并于该第一电路节点输出该第一电压且在该第二电路节点输出该第二电压；

经由一第一压控电阻耦接该第三电路节点的该第三电压与该第二电路节点之该第二电压，该第一压控电阻是依据一时钟信号运作且受控于一第一控制电压与一第二控制电压；以及

经由一第二压控电阻耦接该第四电路节点的该第四电压至该第一电路节点之该第一电压，该第二压控电阻是依据该时钟信号运作且受控于该第二控制电压与该第一控制电压。

8.根据权利要求7所述的方法，其中，该第一压控电阻与该第二压控电阻是由相同电路但用不同方式将该第一控制电压和该第二控制电压接口连接，该第一控制电压与该第二控制电压之间的差值将使该第一压控电阻与该第二压控电阻之间产生一差值。