TW201618467A - 軌對軌比較電路與其方法 - Google Patents

軌對軌比較電路與其方法 Download PDF

Info

Publication number
TW201618467A
TW201618467A TW104121252A TW104121252A TW201618467A TW 201618467 A TW201618467 A TW 201618467A TW 104121252 A TW104121252 A TW 104121252A TW 104121252 A TW104121252 A TW 104121252A TW 201618467 A TW201618467 A TW 201618467A
Authority
TW
Taiwan
Prior art keywords
voltage
controlled
resistor
control
circuit node
Prior art date
Application number
TW104121252A
Other languages
English (en)
Other versions
TWI566528B (zh
Inventor
林嘉亮
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Publication of TW201618467A publication Critical patent/TW201618467A/zh
Application granted granted Critical
Publication of TWI566528B publication Critical patent/TWI566528B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本發明之一實施例提供了一種軌對軌比較電路包含：一PMOS電晶體對、一NMOS電晶體對、一第一壓控電阻、以及一第二壓控電阻。PMOS電晶體對在第一電路節點接收一第一電壓且在第二電路節點接收一第二電壓，並於第三電路節點輸出一第三電壓以及在第四電路節點輸出一第四電壓。NMOS電晶體對在第三電路節點接收一第三電壓且在第四電路節點接收一第四電壓，並於第一電路節點輸出第一電壓且在第二電路節點輸出一第二電壓。第一壓控電阻受控於第一控制電壓和第二控制電壓，依據時脈訊號運作且依據第二控制電壓、第一控制電壓之控制將第三電路節點之第三電壓與第二電路節點之第二電壓耦接。第二壓控電阻受控於第二控制電壓和第一控制電壓，依據時脈訊號運作且依據第二控制電壓、第一控制電壓之控制，將第四電路節點之第四電壓和第一電路節點之第一電壓耦接。

Description

軌對軌比較電路與其方法
本發明係關於一種比較電路，且更關於一種高速運作且維持較低之功率消耗之比較電路。
本領域的技術人員將能夠理解本發明所使用的用語以及相關微電子學基本概念，例如MOS(金屬氧化半導體)電晶體，包含NMOS(N型通道金屬氧化半導體)電晶體以及PMOS(P型通道金屬氧化物半導體)，````閘極”、“源極”、“汲極”、“電壓”、“電流”、“電路”、“電路節點”、“電源供應”、“接地”、"軌對軌"、"時脈"、"比較電路"、"反相器"、"上拉"、"下拉"、以及"閂鎖"。像這些用語的基本概念都是顯而易見的現有技術文件，例如教科書，“類比CMOS積體電路設計”，貝赫拉扎維，麥格羅-希爾(ISBN0-07-118839-8)，表達了本領域之技術，因此將不會再詳細解釋說明。
時脈比較電路係一種依據時脈定義之時序(timing)以偵測 差動訊號。差動訊號包含第一端和第二端。時脈比較電路依據依據時脈定義之時序(timing)接收差動訊號以及輸出一邏輯判斷(decision)。該時脈之一相位中，差動訊號之第一端準位係與差動訊號第二端的準位進行比較，比較之結果得到邏輯判斷。如果第一端準位為高於第二端準位，邏輯判斷被設定為“高”；如果第一端準位為低於第二端準位，邏輯判斷被設定為“低。時脈比較的優點係以兩個因素評估：速度和功率消耗。時脈比較電路的速度係在於如何快速分析一個小的差動訊號，其中小的差動訊號之第一端準位非常接近第二端準位。時脈比較電路之功率消耗是指實現該比較功能之能量。實際上，時脈比較電路在速度和功率消耗之間必須作取捨。習知技術中，時脈比較電路比較一個小差動訊號比大差動訊號需要更長時間分析。因此，為了實現高速，通常需使用一前置放大器，進而促進放大差動訊號之分析比較。然而使用一個前置放大器，將增加整體功率之消耗。
本發明之目標之一係提供一高速和低功率消耗的比較電路。
本發明之目標之一係提供一比較電路，能夠快速解析兩個訊號之間的比較處理，且在比較分析後自動關閉(shut off)以減少 功率消耗。
本發明之一實施例提供了一種軌對軌比較電路包含：一PMOS電晶體對、一NMOS電晶體對、一第一壓控電阻、以及一第二壓控電阻。PMOS電晶體對在第一電路節點接收一第一電壓且在第二電路節點接收一第二電壓，並於第三電路節點輸出一第三電壓以及在第四電路節點輸出一第四電壓。NMOS電晶體對在第三電路節點接收一第三電壓且在第四電路節點接收一第四電壓，並於第一電路節點輸出第一電壓且在第二電路節點輸出一第二電壓。第一壓控電阻受控於第一控制電壓和第二控制電壓，依據時脈訊號運作且依據第二控制電壓、第一控制電壓之控制將第三電路節點之第三電壓與第二電路節點之第二電壓耦接。第二壓控電阻受控於第二控制電壓和第一控制電壓，依據時脈訊號運作且依據第二控制電壓、第一控制電壓之控制，將第四電路節點之第四電壓和第一電路節點之第一電壓耦接。其中第一壓控電阻和第二壓控電阻係由相同電路但用不同方式將第一控制電壓和第二控制電壓介面連接(interfacing)，因此第一控制電壓和第二控制電壓之間的差值將使第一壓控電阻和第二壓控電阻之間產生一差值。
本發明之一實施例提供了一種方法，包含有下列步驟：併 入(incorporating)一PMOS電晶體對，在第一電路節點接收一第一電壓且在第二電路節點接收一第二電壓，並於第三電路節點輸出一第三電壓以及在第四電路節點輸出一第四電壓；併入一NMOS電晶體對，在第三電路節點接收第三電壓且在第四電路節點接收第四電壓，並於第一電路節點輸出第一電壓且在第二電路節點輸出第二電壓；經由一第一壓控電阻耦接第三電路節點之第三電壓第二電路節點之第二電壓，第一壓控電阻係依據一時脈訊號運作且受控於一第一控制電壓與一第二控制電壓；經由一第二壓控電阻耦接第四電路節點之第四電壓至第一電路節點之第一電壓，第二壓控電阻係依據該時脈訊號運作且受控於第二控制電壓與第一控制電壓。其中，第一壓控電阻和第二壓控電阻係由相同電路但用不同方式將第一控制電壓和第二控制電壓介面連接(interfacing)，因此第一控制電壓和第二控制電壓之間的差值將使第一壓控電阻和第二壓控電阻之間產生一差值。
100‧‧‧軌對軌比較電路
110‧‧‧NMOS電晶體對
150‧‧‧PMOS電晶體對
130、140、200、300‧‧‧壓控電阻
151、152、221、222、233、234、242、311、313、341、321、323、331、333‧‧‧PMOS電晶體
111、112、211、212、241、231、232、314、342、324、333‧‧‧NMOS電晶體
101、102、103、104‧‧‧電路節點
181‧‧‧時脈1低準位，時脈2高準位
182‧‧‧時脈1高準位，時脈2低準位
210、310‧‧‧PMOS壓控電阻
220、320‧‧‧NMOS壓控電阻
240、340‧‧‧CMOS電阻(可選擇)
230、330‧‧‧預置電路
312、322‧‧‧反相器
315、316、325、326‧‧‧電路節點
第1A圖顯示依據本發明一實施例比較電路之功能方塊圖。
第1B圖顯示第1A圖比較電路時脈訊號之時序圖。
第2圖顯示適用於第1A圖壓控電阻之電路圖。
第3圖顯示適用於第1A圖壓控電阻之替代電路圖。
本發明之實施例係關於比較電路電路。雖然說明書描述了本發明的幾個實施例，但應可理解本發明可以用多種方式來實現，且不限於以下特定實施例或該些實施例所採用的任何特定方式特徵。在其它實施例中，不再贅述本領域技術通知之技術細節以避免模糊本發明。
本說明書揭露之資訊：“VDD”表示電源供應電路節點(或簡單之電源供應節點)；邏輯訊號為“高”或“低”之一種訊號；當它被稱為“高”時，該邏輯訊號為高電壓準位等於電源供應節點之電壓準位(在此揭露標示為VDD)；當它被稱為“低”時，該邏輯訊號為低電壓準位等於接地節點之電壓準位，但是應可理解，在此揭露資訊，“等於”為工程認知。例如，如果第一電壓A和第二電壓B之間差小於指定容忍值，該工程認知會將這個差被認為可忽略，且結果第一電壓A被稱為等於第二電壓。相似地，“零”在此揭露資訊也係工程認知；例如，如果電流小於指定容忍值，該電流被認為可忽略，因此被認為係工程認知上之零。此外，邏輯訊號也許暫時不是“高”或“低”；這種情況，例如，當邏輯訊號從“高”到“低”或“低”到“高”轉換，或決定之判斷過程。然而，因為 轉換過程或暫時判斷該邏輯訊號在本質上仍稱為是“邏輯”性質。
第1A圖顯示依據本發明一實施例的比較電路100之功能方塊圖，比較電路100包含：一PMOS電晶體對150、一NMOS電晶體對110、第一壓控電阻(VCR)130、以及第二壓控電阻(VCR)140。PMOS電晶體對150包含PMOS電晶體151和152，用於接收第一電路節點101之第一電壓V1和第二電路節點102之第二電壓V2，且在第三電路節點103輸出第三電壓V3和在第四電路節點104輸出第四電壓V4。NMOS電晶體對110包含NMOS電晶體111和112，用於接收第三電路節點103之第三電壓V3和第四電路節點104之第四電壓V4，並在第一電路節點101輸出第一電壓V1和在第二電路節點102輸出第二電壓V2。第一壓控電阻130受控於第一控制電壓VC1和第二控制電壓VC2，依據時脈訊號CLK運作且依據第二控制電壓VC2、第一控制電壓VC1之控制將第三電路節點103之第三電壓V3與第二電路節點102之第二電壓V2耦接。第二壓控電阻140受控於第二控制電壓VC2和第一控制電壓VC1，依據時脈訊號CLK運作且依據第二控制電壓VC2、第一控制電壓VC1之控制，將第四電路節點104之第四電壓V4和第一電路節點101之第一電壓V1耦接。NMOS電晶體對110和PMOS電晶體對150形成一個正回授迴 路：當V3增加，由於NMOS電晶體111係依據V3來控制，因此將導致V1降低，而當V1降低，由於PMOS電晶體151係依據V1之控制，因此又將導致V3增加，依此方式不斷循環；當V3降低導致V1增加，而PMOS電晶體151係依據V1之控制，因此又將導致V3降低，依此方式不斷循環。當V4增加時，NMOS電晶體112係依據V4控制，因此將導致V2降低，而當V2降低，由於PMOS電晶體152係依據V2之控制，因此又將導致V4增加；當V4降低，由於NMOS電晶體112係依據V4控制，導致V2增加，而當V2增加，透過PMOS電晶體152又將導致V4降低，形成一正回授迴路。由於正回授性質，使V3或V4具有一自加速(self-accelerating)變化，造成V3上升到VDD時V4下降至接地、或者V3下降至接地時V4上升到VDD。而若V3和V4都是從VDD下降，則競速狀態發生，下降速度較快者將贏得競速且下降至接地而另一個將會被拉高到VDD。其中，第一控制電壓VC1和第二控制電壓VC2將決定V3和V4之間哪一個上升到VDD和哪一個下降至接地。
第1A圖之時脈訊號CLK包含一第一時脈CLK[1]和第二時脈CLK[2]，如第1B圖顯示之時序圖所示。CLK[2]係第一時脈CK1之互補(即，邏輯反轉)，。如第1B圖所示，時脈訊號CLK 定義比較電路電路100之相位；當CLK[1]低準位且CLK[2]高準位(例如區塊181)時，時脈比較電路100係位於一預設相位，其中VCR 130和VCR 140在某些電路節點預先設置成一定準位。如當CLK[1]為高準位且CLK[2]為低準位時(如區塊182)，時脈比較電路100係位於一主動相位，其係在比較VC1與VC2。在預設相位中，V3和V4由VCR 130和VCR 140拉高至VDD；進入主動相位時，V3和V4由VDD下降；如果VCR 130之電阻大於VCR 140電阻，流入VCR 130之第一電流I1將小於流入VCR 140之第二電流I2。如此將使V3比V4下降更慢；如果VCR 130之電阻小於VCR 140電阻，流入VCR 130之第一電流I1將大於流入VCR 140之第二電流I2。如此將使V4比V3下降更快。由於前面提到之正回授，V4將贏得競速並下降至接地，而V3將被拉升至VDD；相對的，當V3贏得競速並下降至接地，而V4將被拉升至VDD。比較電路100，依此方式，本發明之實施例利用VCR 130和VCR 140之電阻作用，可解析第一控制電壓VC1和第二控制電壓VC2之差值。
壓控電阻VCR 130和VCR 140係相同電路，但不同的控制方式使VCR 130和VCR 140電阻之間差值將表現出電壓VC1、VC2之差值。VCR 130和VCR 140兩者皆為可變電阻器， 用以於兩端點VA和VB之間提供電阻值，該電阻值係由兩個端點VP與VN接收之兩控制訊號(VC1和VC2、或VC2和VC1)決定，且VCR 130和VCR 140係依據由端點CK接收之時脈訊號CLK運作。
第2圖顯示壓控電阻之一實施例，該圖中壓控電阻電路200適用於實施第1圖之VCR 130和VCR 140。，VCR 200包含一端點VA用以耦接第1A圖之V3或者V4、一端點VB用以耦接第1A圖之V2或V1、一端點VP用以耦接第1A圖之VC1或者VC2、一端點VN用以耦接第1A圖之VC2或者VC1(參照第1A圖)、以及兩個時脈端點CK[1]和CK[2]用以耦接時脈訊號第1A圖之CLK，其包含前面所提CLK[1]和CLK[2]。(第1A圖中“CLK”和“CK”僅是為了簡潔表示；必須理解CLK包含兩個時脈CLK[1]、CLK[2]；而CK包含兩個端點CK[1]和CK[2]，其分別為CLK[1]和CLK[2]之介面)。
如第2圖顯示之實施例，壓控電阻VCR 200包含一PMOS壓控電阻VCR 210、一NMOS壓控電阻VCR 220、以及一組預置電路230。PMOS壓控電阻VCR 210包含相互串聯之一受VP端點接收訊號控制之PMOS電晶體211和一受CK[2]端點接收之時脈訊號控制之PMOS電晶體212、NMOS壓控電阻VCR 220 包含相互串聯之一受VN端點接收之訊號控制之NMOS電晶體221和一受CK[1]端點接收之時脈訊號控制之NMOS電晶體222。組預置電路230包含PMOS電晶體231和232、及NMOS電晶體233和234。PMOS電晶體231和232用以在時脈訊號端點CK[1]低準位時上拉VA和VC端點之電壓至VDD。NMOS電晶體233和234用以在時脈訊號端點CK[2]為高準位時下降VB和VD端點之電壓至接地。壓控電阻VCR 200更包含可選擇使用的(optional)CMOS電阻240和NMOS電晶體。CMOS電阻240包含受控於CK[2]端點接收之時脈訊號之PMOS電晶體241。NMOS電晶體242受控於CK[1]端點接收之時脈訊號。
在預設相位期間，如第1A圖和第1B圖所示之時脈CLK[1]為低準位且時脈CLK[2]高準位)，端點CK[1]之時脈為低準位且端點CK[2]之時脈為高準位，如第2圖所示。預設相位期間，VA和VC的電壓被上拉至VDD、以及VB和VD的電壓被下拉至接地，而PMOS VCR 210，NMOS VCR 220和CMOS電阻240失效(disable)如同一開路電路。在主動相位期間，如第1A圖和第1B圖所示之時脈CLK[1]低準位且時脈CLK[2]低準位(，在端點CK[1]之時脈為高準位和端點CK[2]之時脈為低準位，如第2圖所示；該主動相位期間，預置電路230失效，而且PMOS壓共電 阻VCR 210、NMOS壓控電阻VCR 220、以及CMOS電阻240皆被致能(enable)，且作用如同一由端點VP之電壓與端點VN之電壓控制之電阻。如第1A圖所示，壓控電阻VCR 130之端點VP和VN分別為電壓VC1和VC2之介面，而壓空電阻VCR 140之端點VP和VN分別為VC1和VC2之介面。由於不同介面之因素，在主動相位期間，電壓VC1和VC2之間的差值將表現出壓控電阻VCR 130和VCR 140電阻之間的差值，如前所述，如此將導致電壓V3和V4其中一個上升至VDD而另一個下降至接地。
請參考第2圖，PMOS壓控電阻VCR 210和NMOS壓共電阻VCR 220一起形成「軌到軌」拓撲(rail-to rail topology)，使得壓控電阻200可以在電壓VP和VN範圍工作，達到橫跨接地到電源VDD之準位。u一實施例中，若能確保端點VN上之電壓平均值(mean value)不大於NMOS電晶體221之導通電壓，“可以選擇移除包含有端點VN之NMOS壓控電阻VCR 220。另一實施例，若能確保端點VP上之電壓平均值(mean value)不大於所PMOS電晶體211之導通電壓，可以選擇移除包含有端點VP之PMOS壓控電阻VCR 210。熟悉本領域技術人員可在任一特定應用去除不必要電路和端點，，不再詳細解釋細節。再者，其 他實施例中，可以選擇移除PMOS電晶體241或NMOS電晶體242，或兩者。
第3圖顯示另一壓控電阻(VCR)300的電路圖之示意圖。壓控電阻300適用於實現第1A圖之壓控電阻VCR 130和140。壓控電阻VCR 300包含有下列端點：端點VA用於耦接電壓V3或V4(參照第1A圖)、端點VB用於耦接電壓V2或V1(參照第1A圖)、端點VP用於耦接電壓VC1或VC2(參照第1A圖)、端點VN，用於耦接電壓VC2或VC1(參照第1A圖)、端點CK[1]和CK[2]，用於分別耦接包含CLK[1]和CLK[2]之時脈訊號CLK(參照第1A圖)。
如第3圖所示，壓控電阻VCR 300之元件包含有：一PMOS壓控電阻VCR 310、一NMOS壓控電阻VCR 320、以及一組預置電路330。PMOS壓控電阻VCR 310包含一反相器312、PMOS電晶體311和313和NMOS電晶體314。NMOS壓控電阻VCR 320包含一反相器322、PMOS電晶體321和NMOS電晶體323和324)。預置電路330包含一PMOS電晶體331與一NMOS電晶體333。PMOS電晶體331用以在端點CK[1]之時脈訊號為低準位時將端點VA之電壓上拉至VDD，而NMOS電晶體333用以在端點CK[2]之時脈訊號為高準位時將端點VB之 電壓下拉至接地。此外，一實施例中(未圖示)，熟悉本領域技術人員無需明確電路圖即可知悉，電路節點315和325之電壓係受控於端點CK[1]之時脈訊號，經由兩個PMOS電晶體上拉至VDD。電路節點316和326之電壓係受控於端點CK[2]之時脈訊號，經由兩個NMOS晶體下拉至接地。一實施例中，壓控電阻VCR 300更包含可選擇是否設置(Optional)之電路CMOS電阻器340。CMOS電阻器340包含一PMOS電晶體341與一NMOS電晶體342。一PMOS電晶體341受控於端點CK[2]之時脈訊號。NMOS電晶體342受控於端點CK[1]之時脈訊號。在預設相位期間，時脈CLK[1]為低準位且時脈CLK[2]為高準位(參照第1A圖和第1B圖)，端點CK[1]之時脈訊號為低準位，端點CK[2]之時脈訊號為高準位(參照第2圖)。於預設相位期間，端點VA之電壓上拉至VDD，端點VB之電壓下拉至接地，且PMOS電晶體313，NMOS電晶體323，以及CMOS電阻340全部關閉(turned off)如同開路電路(Open circuit)。
在主動相位期間，時脈CLK[1]為高準位且時脈CLK[2]為低準位(參照第1A圖和第1B圖)，端點CK[1]之時脈訊號為高準位且端點CK[2]之時脈訊號為低準位，如第2圖所示。主動相位期間，預置電路330失效，而PMOS壓控電阻VCR 310、 NMOS壓控電阻VCR 320、以及CMOS電阻340全部導通作為一受控於端點VP與端點“VN”之電壓控制之電阻。如同第1A圖所示，壓控電阻VCR 130之端點VP和VN分別為電壓VC1和VC2之介面，而壓控電阻VCR 140之端點VP和VN分別為電壓VC1和VC2之介面。在主動相位期間，電壓VC1和VC2之間的差直將反應出壓控電阻VCR 130和VCR 140電阻之間的差直。如前所述，如此將使電壓V3和V4其中之一上升至VDD而另一個下降至接地。
請參考第3圖，PMOS壓控電阻VCR 310和NMOS壓控電阻VCR 320形成「軌到軌拓撲」，使得壓控電阻300可以工作在VP和VN之電壓範圍，並橫跨接地到電源VDD之準位。一實施例中，若能確保端點VN上之電壓平均值(mean value)不低於PMOS電晶體321之導通電壓，可以選擇移除包含有端點VN之NMOS壓控電阻VCR 320。另一實施例，若能確保端點VP上之電壓平均值(mean value)不大於所PMOS電晶體314之導通電壓，可以選擇移除包含有端點VP之PMOS壓控電阻VCR 310。熟悉本領域技術人員可在任一特定應用去除不必要電路和端點，不再詳細解釋細節。再者，其他實施例中，可以選擇移除PMOS電晶體341或NMOS電晶體342，或兩者。
請參考第1A圖。在預設相位期間，將內部電路節點上拉至VDD或下拉至接地，壓控電阻VCR 130和VCR 140被預設為在進入主動相位時可以讓電流I1和I2最大化。如此將有助於加快比較之工作。在主動相位期間，任何情況，無論I1和I2是否皆變成零，壓控電阻VCR 130和壓控電阻VCR 140之間比較後，電壓V3和V4其中之一將下降至接地而另一個將上升至VDD。。因此，本發明之實施例可實現同時具有相對高速操作和低功率消耗此兩個目標。
熟悉本領域之技術人員可容易理解關於本發明教導與許多修改和元件變動的方法。據此，上述揭露之內容不應解釋為申請專利範圍之限制。任何修改與變更，均應落入本發明之申請專利範圍。
100‧‧‧軌對軌比較電路電路
110‧‧‧NMOS電晶體對
150‧‧‧PMOS電晶體對
130、140‧‧‧壓控電阻
151、152‧‧‧PMOS電晶體
111、112‧‧‧NMOS電晶體
101、102、103、104‧‧‧電路節點

Claims (8)

  1. 一種軌對軌比較電路，包含有：一PMOS電晶體對，接收一第一電路節點之一第一電壓、與一第二電路節點之一第二電壓，並在一第三電路節點輸出一第三電壓、且在第四電路節點輸出一第四電壓；一NMOS電晶體對，用於接收該第三電路節點之該第三電壓、與該第四電路節點之該第四電壓，並在該第一電路節點輸出該第一電壓、且在該第二電路節點輸出該第二電壓；一第一壓控電阻，受控於一第一控制電壓與一第二控制電壓，依據一時脈訊號運作、且依據該第二控制電壓、該第一控制電壓之控制將該第三電路節點之該第三電壓與該第二電路節點之該第二電壓耦接；以及一第二壓控電阻，受控於該第二控制電壓與該第一控制電壓，依據該時脈訊號運作、且依據該第二控制電壓、該第一控制電壓之控制，將該第四電路節點之該第四電壓與該第一電路節點之該第一電壓耦接。
  2. 如申請專利範圍第1項所述之電路，其中，該第一壓控電阻與該第二壓控電阻係由相同電路但用不同方式將該第一控制電壓和該第二控制電壓介面連接，該第一控制電壓和該第二控制電壓之間的差值將使該第一壓控電阻和該第二壓控電阻之間產生一差值。
  3. 如申請專利範圍第1項所述之電路，其中該第一壓控電阻包含：一PMOS壓控電阻與一NMOS壓控電阻並聯連接，其中該PMOS壓控電阻包含相互串聯之一受第一端點接收一訊號控制之PMOS電晶體與一受該時脈訊號控制之PMOS電晶體；以及該NMOS壓控電阻包含相互串聯之一受第二端點接收之訊號控制之一第一NMOS電晶體與一受該時脈訊號之反向時脈控制之一第二NMOS電晶體。
  4. 如申請專利範圍第3項所述之電路，更包含一CMOS電阻，該CMOS電阻與該PMOS壓控電阻和NMOS壓控電阻並聯，其中該CMOS電阻包含一受控於該時脈之PMOS電晶體與一受控於該反向時脈之NMOS電晶體。
  5. 如申請專利範圍第1項所述之電路，其中該第一壓控電阻包含：一並聯之PMOS壓控電阻與一NMOS壓控電阻，其中該PMOS壓控電阻包含一接收一時脈訊號之反相器、、兩個PMOS電晶體、以及一NMOS電晶體；其中該NMOS電晶體耦接該反相器之一接地節點、其中一該PMOS電晶體耦接該反相器之電源節點，且另一該PMOS電晶體耦接該反相器之輸出；其中該NMOS壓控電阻包含一接收該時脈訊號之反相器、一PMOS電晶體、以及兩個NMOS電晶體，其中該PMOS電晶體耦接該反相 器之一電源節點、其中一該NMOS電晶體耦接該反相器之接地節點，且另一該NMOS電晶體耦接反相器之輸出。
  6. 如申請專利範圍第5項所述之電路，更包含一與該PMOS壓控電阻、該NMOS壓控電阻並聯之一CMOS電阻，其中該CMOS電阻包含一受控於該時脈之的PMOS電晶體、與一受控於該反相時脈之NMOS電晶體。
  7. 一種軌對軌比較方法，包含有：併入一PMOS電晶體對，在一第一電路節點接收一第一電壓且在一第二電路節點接收一第二電壓，並於一第三電路節點輸出一第三電壓以及在一第四電路節點輸出一第四電壓；併入一NMOS電晶體對，在該第三電路節點接收該第三電壓且在該第四電路節點接收該第四電壓，並於該第一電路節點輸出該第一電壓且在該第二電路節點輸出該第二電壓；經由一第一壓控電阻耦接該第三電路節點之該第三電壓與該第二電路節點之該第二電壓，該第一壓控電阻係依據一時脈訊號運作且受控於一第一控制電壓與一第二控制電壓；以及經由一第二壓控電阻耦接該第四電路節點之該第四電壓至該第一電路節點之該第一電壓，該第二壓控電阻係依據該時脈訊號運作且受控於該第二控制電壓與該第一 控制電壓。
  8. 如申請專利範圍第7項所述之電路，其中，該第一壓控電阻與該第二壓控電阻係由相同電路但用不同方式將該第一控制電壓和該第二控制電壓介面連接，該第一控制電壓和該第二控制電壓之間的差值將使該第一壓控電阻和該第二壓控電阻之間產生一差值。
TW104121252A 2014-07-17 2015-07-01 軌對軌比較電路與其方法 TWI566528B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/333,539 US9130547B1 (en) 2014-07-17 2014-07-17 Rail-to-rail comparator circuit and method thereof

Publications (2)

Publication Number Publication Date
TW201618467A true TW201618467A (zh) 2016-05-16
TWI566528B TWI566528B (zh) 2017-01-11

Family

ID=54012682

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104121252A TWI566528B (zh) 2014-07-17 2015-07-01 軌對軌比較電路與其方法

Country Status (3)

Country Link
US (1) US9130547B1 (zh)
CN (1) CN105281720B (zh)
TW (1) TWI566528B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106647698B (zh) * 2016-12-08 2019-01-04 中国北方发动机研究所(天津) 一种压控电阻电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262639B2 (en) * 2005-01-21 2007-08-28 Broadcom Corporation High-speed comparator
US7635994B1 (en) * 2006-01-20 2009-12-22 Spansion Llc Fast rail-to-rail voltage comparator and method for rail-to-rail voltage comparison
JP5471272B2 (ja) * 2009-10-09 2014-04-16 日本電気株式会社 クロック信号増幅回路、クロック信号増幅回路の制御方法及びクロック信号分配回路
JP5870368B2 (ja) * 2010-02-12 2016-03-01 スペロ・デバイシーズ・インコーポレーテッド 広帯域アナログ無線周波数を処理する構成要素
CN103098374B (zh) * 2010-09-15 2016-01-20 三美电机株式会社 比较器以及具备该比较器的ad转换器
CN103166626A (zh) * 2013-04-03 2013-06-19 中国科学院微电子研究所 一种带有电流自动控制的低压差分信号接收电路
CN103825615B (zh) * 2014-01-14 2016-11-23 电子科技大学 一种高速时域比较器

Also Published As

Publication number Publication date
CN105281720B (zh) 2017-10-17
US9130547B1 (en) 2015-09-08
TWI566528B (zh) 2017-01-11
CN105281720A (zh) 2016-01-27

Similar Documents

Publication Publication Date Title
TWI538404B (zh) 準位切換器
US9362917B1 (en) Low voltage differential signaling (LVDS) driving circuit
TWI468892B (zh) 用以調整電壓之設備及方法以及電子裝置
CN105446923B (zh) 具有上拉升压器和下拉升压器的差分驱动器
US9705502B2 (en) Power switch control between USB and wireless power system
US9337842B1 (en) Low voltage differential signaling (LVDS) driving circuit
US7142024B2 (en) Power on reset circuit
CN108736863B (zh) 一种输出驱动电路
TWI692204B (zh) 轉壓器
TWI547098B (zh) 高速時脈比較器與其方法
US20180069537A1 (en) Level shift circuit and semiconductor device
US7109770B1 (en) Programmable amplifiers with positive and negative hysteresis
TWI401890B (zh) 電壓位準轉換電路
TWI566528B (zh) 軌對軌比較電路與其方法
US7218169B2 (en) Reference compensation circuit
US9191006B1 (en) Current-limited level shift circuit
JP2009010544A (ja) 信号波形等化回路及び受信回路
TWI509984B (zh) 單增益緩衝器
TWI792344B (zh) 用於轉換速率控制的電路和控制電路的方法
TWI535198B (zh) 差分信號驅動器
JP2007116416A (ja) 信号伝送回路
JP3676724B2 (ja) Ｃｍｏｓバッファ回路
TWI493874B (zh) 位準轉換器以及運算放大器
JP2009081507A (ja) シュミットトリガ回路
JP2008136093A (ja) 発振回路