JP5870368B2 - 広帯域アナログ無線周波数を処理する構成要素 - Google Patents

Description

関連出願

本願は、2010年6月28日付出願の米国仮特許出願第61/359,108号の利益、および2010年2月12日付出願の米国仮特許出願第61/304,064号の利益を主張する。これら米国仮特許出願の全教示内容は、参照をもって本明細書に取り入れたものとする。

本発明の一部または全体は、米国陸軍の契約第W911NF-08-C-0085号による支援を受けて完成した。したがって、本発明の権利の一部は米国政府に帰する。

信号帯域幅の増大およびデータレートの増加は、広帯域信号に伴う課題を解決するための新たな信号処理技術の開発に拍車を掛けた。信号帯域幅の増大により、異機種環境での超広帯域（ＵＷＢ）技術ベースのアクティブ型無線周波数ＲＦ識別（ＲＦＩＤ）も含め、新しい様々なアプリケーションが可能になった。また、信号帯域幅の増大は測距精度の向上につながるので、広帯域技術は、レーダ、画像処理およびその他の用途にとって特に魅力的な技術である。

しかし、残念なことに、クロック速度、スイッチングおよび熱損失の根本的なスケーリング限界、ならびに障害回復の困難性から、デジタル論理は広帯域信号処理に向いていない。例えば、今日のＤＳＰ（デジタル信号処理）技術では、高精細度ＴＶ、ソフトウェア無線、コグニティブ無線、４Ｇ携帯サービス、ホワイトスペース、ＵＷＢベースのサービス、リアルタイムのＧＨｚ／ＴＨｚの医用画像処理などの最先端のアプリケーションに必要な広帯域信号を処理できない。また、速度の向上および帯域幅処理能力の向上が所望されている以外にも、電力消費を抑えることが、数多くの信号処理アプリケーションにおいて多大な魅力および有用性を有する。例えば、モバイル機器では、その電力消費を抑えることが極めて重要視されている。これは、高速ＤＳＰは、携帯電話およびＰＤＡ（携帯情報端末）の電池寿命を大きく短縮するからである。

広帯域アプリケーションでは、ナイキストレートが数Ｇ（ギガ）ｓｐｓ範囲なので、比較的単純な信号処理しか実施できず、多くの場合、複雑なパイプライン処理やパラレル処理のアーキテクチャが必要となる。ＣＭＯＳベースのデジタル信号処理構造の限界がもはやムーアの法則に従って伸びていないことを踏まえると、将来的にはＤＳＰ技術は、広帯域アプリケーションで要求される能力に恐らく到達しないであろう。事実、ディープサブミクロンＣＭＯＳのゲート幅は分子単位であり、これはトランジスタのサイズ（およびスイッチング速度）が根本的な限界に近付いていることを示唆している。換言すれば、トランジスタのサイズに反比例するトランジスタのスイッチング速度の現時点以上の高速化は不可能と考えられるため、ＤＳＰ技術の帯域幅処理能力に向上の余地がない。

一方、アナログ論理にも限界がある。アナログ回路を構成する各ブロックは、互いに完全に独立していないため、アナログ論理のブロックを１つでも変更したい場合、同じ回路内のその他のブロックを全て変更しなければならないこともある。また、プロセス技術の極めて高速な進歩により、あるアプリケーションに特化したデザインは、製造に移行する前に既に時代遅れとなる場合もある。さらに、アナログ回路は、完全に再構成できるものでも、また完全にプログラマブルではない。

フィルタ積分器の出力に結合した可変ゲインブロックによって中心周波数を調節（チューニング）することのできる状態変数フィルタを用いることにより、広帯域アナログ信号処理に必要な構成単位（構成ブロック要素）を構築することができる。例えば、信号に対して複数の一次および二次の状態変数フィルタを並列で適用し、これらの出力を組み合わせてフィルタ処理済み出力を生成してもよい。このようなゲイン調節可能の状態変数フィルタを複数カスケード接続し、および／または並列に組み合わせることにより、アジャイルなフィルタリング（agile filtering）、スペクトル解析、干渉検出・除去、等化、中間周波数の直接伝達、および単側帯波変調・復調も含め、様々なアプリケーションに活用することができる。なお、活用対象のアプリケーションは、必ずしも上記のアプリケーションに限定されない。

本発明の実施形態は、積分器、減衰器、スケーラブルな加算器などの広帯域デバイスに関する。これらの広帯域デバイスを用いて、プログラマブルアナログ信号処理のための、ゲイン調節可能な状態変数フィルタを構築できる。例示的な積分器は、第１の電圧供給端子と第２の電圧供給端子との間に直列接続された、一対のｐチャネルトランジスタ、一対の可変抵抗手段、および一対のｎチャネルトランジスタを備える。前記ｐチャネルトランジスタのドレインが前記可変抵抗手段のドレインに電流を供給し、前記一対の可変抵抗手段のソースが前記一対のｎチャネルトランジスタのドレインに電流を供給する。なお、前記ｐチャネルトランジスタのゲートは、前記一対の可変抵抗手段において反対側のトランジスタのドレインに対し、フィードフォワード形態で接続されてもよい。前記一対のｎチャネルトランジスタのゲートに印加された相補的な入力信号によって駆動された積分器は、前記ｐチャネルトランジスタと前記可変抵抗手段との間のノードに相補的な出力を生成する。

本発明の他の実施形態は、広帯域アナログ無線周波数の減衰器に関する。例示的な減衰器は、複数（Ｍ個）の減衰器ブロックを備える。各ブロックは、信号レールと出力ノードとの間に接続された第１のスイッチと、オフセットレールと前記出力ノードとの間に接続された第２のスイッチとを含む。各ブロックは、さらに、前記出力ノードと前記第１及び第２のスイッチとの間に直列接続された抵抗要素を含む。この減衰器はＮビットの精度（Ｎ＜Ｍ）を有する。さらなる他の実施形態では、前記ブロックのうちの少なくとも１つにおける抵抗要素の抵抗値が、前記ブロックのうちの他の１つのブロックにおける抵抗値に対する素数に相当するものであってもよい。

本発明のさらなる他の実施形態は、広帯域アナログ無線周波数のスケーラブルな加算器に関する。例示的なスケーラブルな加算器は、出力ノードと接地レールとの間に並列接続された複数（Ｎ個）のスイッチと、電源レールと前記出力ノードとの間に直列接続された抵抗要素とを備える。前記スイッチの各スイッチは、それぞれ対応する電圧入力によって制御されるものであってもよい。

本明細書で開示するデバイスは、従来のデバイスに比べて製造及び動作が簡単である。さらに、本明細書で開示するデバイスは、従来のデバイスよりも遥かに大きい帯域幅で動作することができる。詳細には、本発明の革新的なデバイスは、低周波数設計の利点と、状態変数技術によってもたらされたプログラマブル性とを組み合わせたものである。

前述の内容は、添付の図面に示す本発明の例示的な実施形態についての以下の詳細な説明から明らかになる。なお、異なる図をとおして、同一の符号は同一の構成／構成要素を指すものとする。図面は必ずしも縮尺どおりではなく、本発明の例示的な実施形態を示すことに重点を置いている。

本発明の実施形態を適用可能なバイカッド回路を示すブロック図である。 本発明の一実施形態の積分器回路の回路図である。 図２の積分器回路の周波数応答を示すグラフである。 電圧制御抵抗手段が適用された積分器回路の回路図である。 積分器回路の他の実施形態の回路図である。 （ａ）〜（ｃ）は積分器回路のさらに他の実施形態の回路図である。 チューナ回路を備えた積分器回路の回路図である。 減衰器回路の入出力を示すブロック図である。 減衰器回路の回路図である。 本発明の一実施形態の減衰器回路の回路図である。 減衰器回路の他の実施形態の回路図である。 減衰値の分布を示すグラフである。 減衰器回路のさらに他の実施形態の回路図である。 減衰器回路の各種構成に対応する減衰値の分布を示すグラフである。 減衰器回路の減衰量及び位相を示すグラフである。 本発明の一実施形態の加算器回路の回路図である。 出力特性測定用回路の回路図である。 加算器回路の周波数応答を示すグラフである。 本発明の実施形態を適用可能なバイカッド回路を複数用いて形成した一構成例を示すブロック図である。

以下では、本発明の例示的な実施形態について説明する。

広帯域信号処理（ＷｉＳＰ）はアナログ信号処理技術であり、すなわち、５０ＭＨｚ〜２０ＧＨｚ以上の帯域幅においてプログラマブルで実行可能なアナログ演算を実現する。ＷｉＳＰの基礎となるのは状態変数理論である。この理論とディープサブミクロンＣＭＯＳ（相補型金属酸化膜半導体）技術とを組み合わせることにより、低周波数信号処理技術を、ミクロン（μｍ）長ないしミリメートル（ｍｍ）長の波長にまで拡張することが可能になる。ＷｉＳＰは、相補型金属酸化膜半導体（ＣＭＯＳ）技術、シリコンゲルマニウム（ＳｉＧｅ）技術、および絶縁体上シリコン（ＳＯＩ）技術で実現できる。

ＷｉＳＰは、状態変数マシンのパラメータを１０ビットの精度で設定できることから、極めて高精度である。また、ＷｉＳＰは、ゲイン（利得）などの状態変数パラメータを適宜変化させることによって全ての周波数帯に拡大できるので、周波数アジャイルである。例えば、ゲインパラメータを変化させるだけで、中心周波数が約１ＧＨｚである状態変数マシンを１０ＧＨｚの周波数にシフトさせることができる。ＷｉＳＰ技術は、線形時不変信号処理および線形時変信号処理のいずれにも適している。状態変数系は、単入力／単出力の構成および多入力／多出力（ＭＩＭＯ）の構成のいずれにも適用可能であり、例えば、ＭＩＭＯワイヤレスアンテナシステムの模倣に用いられることもできる。

一般的に、低周波数アナログ設計は比較的簡単かつ忠実な科学（理論通り）である。その理由は、キャパシタ、抵抗器などの部品、およびそれらを印刷回路基板（ＰＣＢ）上で接続する配線が、処理される信号の波長に対して極めて小さいからである。分散効果もないため、部品をそれぞれ一まとまりの要素として取り扱うことができる。また、典型的に、低周波数アナログ部品の帯域幅は信号の帯域幅よりも大きい（例えば、少なくとも１０倍大きい）。このように帯域幅が比較的大きいため、フィードバックを利用することができ、デザインの簡略化、系の安定化、系の性能の向上、系の精度の向上などを達成することができる。また、フィードバックを活用することにより、プログラマブルハードウェアを実現できる。例えば、プログラマブル抵抗を備えたオプアンプを用いて、プログラマブルゲインデバイスを構築することができる。つまり、このようなプログラマブル性により、プログラマブル手法を用いて複雑な系を構築することができる。

一方、従来の高周波数設計は低周波数アナログ設計のような利点を享受することができない。その理由は、高周波数信号の波長と回路要素のサイズとがほぼ同じだからである。また、ＰＣＢ上の要素間を接続する配線のサイズも、高周波数信号の波長とほぼ同じである。従来の高周波数設計では、配線を伝達ラインとして取り扱う。そのため、配線のレベル及び寸法は、ＰＣＢ上での反射等を生じないように設計される。一般的に、このような設計は多くの電力を必要とし、かつ、帯域幅もＰＣＢの材料によって制限される。また、印刷配線の精度の限界により、分散した要素間で相互作用できない可能性もある。さらに、従来の高周波数設計では、フィードバックを利用することができないので、高精度なデザインを実現できない。

しかし、広帯域アナログデバイスをＰＣＢではなくＣＭＯＳ基板に形成することにより、低周波数設計が利用可能となる。その理由は、高周波数波長に対するＣＭＯＳ配線サイズの比が、低周波数波長に対するＰＣＢ配線サイズの比とほぼ同じだからである。事実、ディープサブミクロンＣＭＯＳ技術を用いた微細な配線サイズはナノメートル単位であり、ナノメートルの世界では、何もかもをそれぞれ１つの要素として取り扱うことができる。これにより、回路の分散的性質を無視できる。つまり、ＣＭＯＳ基板での高周波数設計は、部品の帯域幅が小さ過ぎてフィードバックを活用できない点を除けば、ＰＣＢでの低周波数設計と同じである。

しかし、本明細書で開示する実施形態は、高ゲインだけでなく極めて大きい帯域幅を提供できるので、フィードバック付きの高周波数ＣＭＯＳデザインを実現できる。その根底となる基本の構成要素は、極めて高いゲイン（例えば、８０ｄＢ超から最大で１００ｄＢまたは１２０ｄＢ）および２００ＧＨｚ範囲の大きい帯域幅を有するトランスコンダクタである。このようなトランスコンダクタを用いて、最下位ビット（ＬＳＢ）まで正確な減衰器を構築することができる。そのような減衰器は、１０ビットの精度で（すなわち、約１，０００分の１まで正確に）デジタル的にプログラム可能である。このような高精度のおかげで、プログラマブルアナログハードウェアの構築が可能となる。

トランスコンダクタ及び減衰器に対して広帯域スケーリング情報を組み合せることにより、広帯域アナログプロセッサを構築するための基本となる構成単位または構成ブロックであるバイカッドを形成することができる。詳細には、本明細書で開示する、トランスコンダクタ、減衰器、およびスケーラブルな加算器を用いることにより、周波数アジャイルおよび／または時変である、プログラマブルバイカッド構造を形成することができる。このようなバイカッドを複数カスケード接続することにより、Guptaらの2009年3月10日が出願日である国際出願PCT/US2009/001512（国際公開WO2009/114123）に記載されているような、プログラマブル伝達関数シンセサイザを形成することができる。なお、この国際出願の全教示内容は、参照をもって本明細書に取り入れたものとする。バイカッドベースの回路により、アジャイルなフィルタ（agile filter）、等化器、遅延ラインなどを形成することができ、これらの最終用途としては、レーダ、コグニティブ無線、無線周波数識別（ＲＦＩＤ）などが挙げられる。

図１は、本発明の実施形態を適用可能なバイカッド回路１００を示すブロック図である。バイカッド回路１００は、その構成要素として、１つ以上の積分器１１０、１つ以上の減衰器１２０、および１つ以上の加算器１３０を備える。バイカッドの出力ｙ（ｔ）の特性は、バイカッド１００の伝達関数Ｔ（ｓ）を変更することによって変化できる。これは、ａ_０，ａ_１，ｂ_０，ｂ_１，ｂ_２で構成される減衰器１２０の数値を変更することによって達成される。積分器１１０のゲインＧを変化させることにより、伝達関数の中心周波数を掃引できる。減衰器１２０の前記数値および積分器１１０の前記ゲインは、１２ビットの精度を有するシリアルペリフェラルインターフェース（ＳＰＩ）によってデジタル制御されてもよい。

図２に、図１のバイカッド回路１００に適用可能な積分器回路２００を示す。積分器２００は、フィードフォワード調節のトポロジを用いた、広帯域で自己チューニング型の積分器である。積分器２００は、帯域幅が大きく、線形性が優れており、かつ、相互変調歪みが小さいので、マイクロ波周波数での用途に特に適している。

小信号解析により、この回路の伝達関数は以下のように表される：

式中、

通常、抵抗Ｒは、１／ｇ_ｍ１，１／ｇ_ｍ３，１／ｇ_ｄｓ１，１／ｇ_ｄｓ３に比べて小さくなるように選択される。ディープサブミクロンＣＭＯＳ技術（例えば、１３０ｎｍ以下）の場合には、通常、Ｃ_ｇｓが全寄生容量の大半を占める。これらを踏まえると、以下を導き出すことができる：

ｆ_Ｔはユニティゲイン周波数（単位利得周波数）であり、通常、その数値は大きい。小さい数値を有するＲに比べて、通常、ｚ_２およびｐは極めて大きい。これらを踏まえると、上記の伝達関数は、以下のように近似することができる：

Ｒを、

と選択すると、ａ_０＝０となる。

これにより、上記の伝達関数は、

とさらに簡略化することができる。

上記の式は、理想的な積分器による応答を表す。通常、トランジスタは、ｇ_ｍ１＞ｇ_ｍ３となるように選択される。したがって、

となる。

これは、積分器２００のユニティゲイン周波数が、ディープサブミクロンＣＭＯＳ技術のユニティゲイン周波数とほぼ同じであることを示している。

図３に、ＴＭＳＣ社製の６５ｎｍＣＭＯＳに適用された積分器２００の周波数応答を示す。ユニティ周波数は約６０ＧＨｚである。約１０ＭＨｚ〜６０ＧＨｚにおいて２０ｄＢ／ｄｅｃのゲインロールオフを示し、５０ＭＨｚ〜１０ＧＨｚにおいて約−９０°（±１０°以内の変動あり）の位相を有する。

図２に示す積分器回路２００の実施形態には、様々な変更を施すことができる。図２の中間抵抗Ｒは、図４の積分器回路４００のように、ゲートを電源に接続したトランジスタを用いて実現してもよい。この場合、その抵抗値（上記の伝達関数におけるａ_０の数値）の変更は、電圧を変化させるだけで行うことができる。つまり、ユーザは、フィードバック制御回路を用いることにより、積分器をチューニング（調節）することができる。この点については、後で説明する。

図５に、積分器回路５００の他の実施形態を示す。この実施形態では、図４のＭ２（およびＭ５）の抵抗が電圧ＶｃＲによって制御される。通常、Ｍ２（およびＭ５）の抵抗は、ＶｃＲが増加するにつれて減少する。ＶｃＲが過大にならないように、固定抵抗を、Ｍ２（およびＭ５）と並列に追加してもよい。

図６（ａ）〜（ｃ）に、積分器回路６０１，６０２，６０３のさらなる他の実施形態を示す。図６（ａ）の積分器回路６０１のように、線形性をさらに向上させるために、上方に２つのソースディジェネレーション抵抗（ソース減衰抵抗）を追加してもよい。少し異なる手法として、図６（ｂ）の積分器回路６０２のように、電流源を２つの同等な電流源に分割し、これら２つの電流源枝路間に単一のソースディジェネレーション抵抗を追加してもよい。図６（ｃ）の積分器回路６０３は、上方及び下方の両方に、ソースディジェネレーション抵抗を有する。

図７に、積分器回路７０１（例えば、図２及び図４〜６を参照しながら説明した積分器回路）にチューニング回路７０２を組み合わせてなる、積分器チューニング回路７００を示す。前述したように、電圧ＶｃＲの選択は、理想的な積分器を達成するために正確に行われる必要がある。このような選択は、チューニング回路７０２を介して行われる。このチューニング回路は、全体として、ＤＣ較正回路とゲイン制御回路の２つの部分を含む。当該ＤＣ較正回路の良好な動作のために、積分器の前段に、２つの同一のバッファ（例えば、ソースフォロワなど）が挿入される。一方のバッファは一定電圧Ｖ_ｆｉｘでバイアスされており、他方のバッファはフィードバックループを介して制御される。なお、このフィードバックループは、前記積分器の差動出力を入力とする単なる積分回路である。このようなＤＣ較正回路により、前記積分器の各差動出力のバイアス電圧は、確実に互いにほぼ同じとなる。この結果として、前記積分器は、チューニング（調節）後も高いコモンモード除去（同相分除去）を示す。

電圧ＶｃＲが変化する際、低い周波数域ではＤＣ較正後の積分器の位相が大きく変化する場合があり、また、当該位相は、電圧ＶｃＲに伴って単調に変化する。そのため、前記ゲイン制御回路は本質的には位相検出器であり、前記ＤＣ較正後の積分器が所与の低周波数において所望の位相応答を示すように当該ＤＣ較正後の積分器を駆動する。図７に示すように、発信器が２００ｋＨｚ信号を生成し、これが前記積分器に供給され、その出力が増幅される。同じ２００ｋＨｚ信号が移相器（ＰＳ）及びシングルトゥ差動変換器（単一差動変換器）（Ｓ２Ｄ）にも供給され、（前記積分器側の増幅器と同等な増幅器によって）増幅される。前記積分器側の増幅信号ならびに前記ＰＳ及びＳ２Ｄ側の増幅信号の双方が同じ乗算器に供給される。この乗算器のＤＣ成分はこれら２つの増幅信号の位相差を示す。詳細には、前記２つの増幅信号の位相が合致している場合に前記乗算器のＤＣ値は最大となり、前記２つの増幅信号の位相が互いに９０°ずれている場合に前記乗算器のＤＣ値がゼロとなる。前記移相器の位相値を適切に選択することにより、当該乗算器の後段に位置した別の積分回路が、２００ｋＨｚにおいて前記積分器が所望の位相応答を示すように当該積分器を駆動する。つまり、その積分回路が電圧ＶｃＲの所望の数値を生成する。

図８に、減衰器回路８００とその入力信号及び出力信号とを示す。減衰器は、プロセッサまたはＤＳＰによって指定された所与のバイナリ数（二値数）に比例して信号を減衰する。減衰器には、「電圧線形的」および「ｄＢ線形的」の２種類がある。減衰器８００は、「電圧線形的」な減衰器とされる。なお、「ｄＢ線形的」な減衰器は、ｄＢ単位で減衰される点を除けば「電圧線形的」な減衰器と同じである。

減衰器の用途には、セルラーネットワークの信号処理要素、ケーブルモデムの信号処理要素、デジタル加入者回線の信号処理要素、撮像システムの信号処理要素、各種アプリケーションにおける適応フィルタの信号処理要素、および各種アプリケーションにおける等化器の信号処理要素が含まれる。マイクロ波部品市場では、数千万もの種類の減衰器が販売されており、さらにその何倍もの個数がＶＬＳＩ（超大規模集積回路）設計に組み込まれている。

図９に、Ｒ／２Ｒラダーを用いた典型的な減衰器９００を示す。典型的な減衰器のデザインは、減衰器機能を実現するために多段式の抵抗ラダーを使用する。その段数は、減衰を制御するバイナリビット列（二値ビット列）に含まれるビット数と同じである。より高い精度を所望するほど、段数が増加し、公差が悪化する。そうなると、実現可能なダイナミックレンジも制限される。ＣＭＯＳ設計の場合、有用な抵抗ラダー構造は６〜８ビットに制限され、かつ、ダイナミックレンジも６４〜２５６に制限される。レーザトリミングを用いれば高精度を実現可能であるが、コストが増加する。さらに、各段ごとに固有の帯域幅があるので、カスケード接続する段数が増加するほど、帯域幅が減少する。つまり、１０ビット以上の精度を有する広帯域減衰器を低コストで実現したいのであれば、上記のような多段式の抵抗ラダーによるアーキテクチャは有用でない。

図１０に、本発明の一実施形態の減衰器回路１０００を示す。この減衰器回路１０００は、確率的設計手法を用いることにより、上述したような制限を克服している。この単一段の減衰器１０００は、複数の抵抗Ｒからなる抵抗群で構成されている。抵抗Ｒは、（電源と出力の間の）直列アームと、（前記出力と接地の間の）負荷アームとの間で切り替えられる。各抵抗は、直列アームおよび負荷アームのいずれか一方に設定されている。

前記複数の抵抗を、Ｒ，２Ｒ，４Ｒ，…，（２Ｎ）Ｒという比で構成することにより、Ｎビットの減衰器が得られることは言うまでもない。ＦＥＴをオン状態かオフ状態のいずれかにしているスイッチは、一般に静電容量を有するため、大型の抵抗では帯域幅の問題が生じることを容易に予測できる。また、前記複数の抵抗のなかで最も小型の抵抗でさえも、そのインピーダンスがスイッチのインピーダンスよりも遥かに大きくなるように構成しなければならない。そのため、Ｎ＞９にもなると、前記複数の抵抗のなかで最も大型の抵抗のサイズは極めて大きくなる。これは、広帯域性能に対する深刻な問題である。また、大型の抵抗のサイズが極めて大きくなると、それに伴って多くのシリコン領域が消費されてしまう。さらに、幅広い範囲の抵抗値に対応するには、１種類のモデルの抵抗器では十分な抵抗の範囲をカバーできないので、複数の異なるファミリーの抵抗器を使用する必要が生じる。異なるモデルの抵抗器は互いに異なる温度係数を有するため、特に温度変化等により、精度が低下してしまう。

帯域幅の問題は、ＦＥＴスイッチのサイズを抵抗器のサイズに対して反比例するように選択し、各アームのＲＣ時定数を互いに同じとすることにより、軽減することができる。理論的には、これによって帯域幅が無限大になるはずである。しかし、最も小型のＦＥＴに対して最も大型のＦＥＴの比が極めて大きくなり、今度はレイアウト及びシリコンサイズの問題が生じる。その理由は、最も小型の抵抗に対するミスマッチ関連の変動（variation）を抑えるために、最も小型のＦＥＴを十分に大きく形成しなければならないからである。

減衰器１０００は、Ｎ個の抵抗を用いて２^Ｎ種類（２^Ｎ個）の減衰値（減衰量）を提供する。このような減衰器は、Ｎ種類の数値設定が可能なので、Ｎ個の自由度を有する。理想的な減衰器であれば、数直線０〜１の間で２^Ｎ個の等間隔の減衰点を有するはずである。つまり、減衰値は、０〜１までの区間で一様に分布するはずである（１／２^Ｎ個のビン化が可能になるはずである）。理想的でない状況では、多くのビンが空で、別の多くのビンに複数の数値が含まれる。レーザトリミングを用いれば、前記分布を変化させて全てのビンに数値が含まれるように減衰値を移動させることも可能である。しかし、これは困難かつ高コストである。

図１１に、減衰器回路１１００の他の実施形態を示す。一部の実施形態では、Ｍ個の自由度（Ｍ個の抵抗）がある。ただし、Ｍ＞Ｎである。この場合、０〜１までの区間において、２Ｍ個の点を生成することができる。Ｍ個の抵抗を適切に選択することにより、２^Ｎ個のビンの各ビンに複数の点が含まれるように分布を形成することができる。さらに、この後、抵抗／ＦＥＴの公差を含めてモンテカルロシミュレーションを行い、それらの公差を加味したうえでも各ビンに少なくとも１つの点が含まれる分布が高確率で得られるようにしてもよい。さらに、このようにして得られた結果を２^Ｍ個の点の全ての点について確認することによって較正し、２^Ｎ個の所望値に対応するＭ個の制御ビットの組合せを決定してもよい。このＭ個の制御ビットの組合せのテーブルは、Ｍビットの長さを有するワードを２^Ｎ個収容可能なサイズのメモリに記憶してもよい。所望の減衰値に応じてＮ個のアドレスラインが形成されたメモリは、対応するＭ個のビットからなる数値を減衰器に向けて（データバス上に）送出し、当該減衰器に所望の減衰を行わせる。Ｎ^*ビットの精度を所望し（Ｎ＜Ｎ^*＜Ｍ）、かつ、ミッシングコード（例えば、０近傍の数値または１近傍の数値）が幾つか存在しても構わない場合、Ｍビットの長さを有するワードを２^Ｎ*個収容できるサイズのメモリに、プログラムを組み込んでもよい。このような実施形態を、図１１の減衰器回路１１００で示す。

図１２（ａ）に、Ｎビットの精度を有する減衰器回路によって達成される減衰の分布の一例を示す。この減衰器回路は、抵抗Ｒ，２Ｒ，…，（２Ｎ）Ｒを有するＭ個の自由度のネットワークを具備する。図１２（ｂ）に、図１２（ａ）の各抵抗の数値を１−ｘ／１００から１＋ｘ／１００までの範囲内で一様に分布したランダム変数（ｘ％の誤差）によってディザリング（変更）した場合の制御ビットパターンの典型的な一例を示す。図１２（ｂ）の減衰の分布は、図１２（ａ）の数値の周りに分散している。この方法を用いると、数値が集中した幾つかのビン（特に、そのような複数のビンのうちの中央のビン）の近傍に位置する空のビンにも、数値を埋めることができる。このような手法は、「分布の円滑化」と称される。

図１３に、Ｎビット（この例ではＮ＝１２）の精度を有する、Ｍビット減衰器１３００（この例ではＭ＝２４）を示す。抵抗間（すなわち、ＦＥＴスイッチ間）の最大の比は約６４とする。まず抵抗Ｒ，２Ｒ，４Ｒ，８Ｒ，１６Ｒ，３２Ｒ，６４Ｒから始め、次に数２，４，８，１６，３２に対する素数５９，５３，４７，４３，４１，３７，３１に相当する抵抗５９Ｒ，５３Ｒ，４７Ｒ，４３Ｒ，４１Ｒ，３７Ｒ，３１Ｒを追加する。このようにして得られる分布にｘ＝５％のディザリングを施し、２Ｎ個のビンの最も良好な分布（最大範囲の埋まり）を求める。次に、Ｍ個の抵抗が揃うまで、抵抗値Ｒを追加する（この例では、１０種類の抵抗値Ｒを追加する）。

図１４に、Ｎ＝１０、Ｎ＝１２およびＮ＝１４で得られる分布を示す。モンテカルロシミュレーションによると、６５ｎｍＣＭＯＳ技術において最小抵抗器のサイズがＲ＝１００Ωで最小ＦＥＴのサイズが０．１２μｍである場合のミスマッチに起因するＦＥＴ及び抵抗の変動は約１．５％と算出される。ｘ＝２％で長時間シミュレーションを実行すると、５００組のデザインのうちの全てにおいて、Ｎ＝１２の場合に２^１２のビンのうちの最小ビン０および最大ビン１０２３を除く全てのビンが０〜１までの範囲内の要素を少なくとも１つ有するという要件が満たされた。

図１５に、特定の損失パターンを有する減衰器１３００の周波数領域性能を示す。概して言えば、この減衰器は、帯域幅の上限が１０ＧＨｚを超えると減衰値に変化が生じる。

特定の減衰器を較正する場合、まず名目上のデザインから始める。複数のビンからなるテーブルを生成し、各ビンにわたって分布した制御ビットの組合せを最大１０組生成する。当然ながら、制御ビットの組合せが１０に満たないビンでは、前記最大１０個の組合せにおいて、その全ての要素がリストアップされる。

減衰器を較正する際、まずビンｉ（１≦ｉ≦２Ｎ）から始め、そのビンにおける名目上の制御ビットパターンに注目する。達成される実際の減衰を測定し、誤差を算出する。この誤差に２Ｎを乗算し、当該誤差を補正するのにシフトしなければならないビンの数を決定する。このシフト方向は、前記誤差の正負によって決まる。実際の減衰の測定値が高過ぎると、ビン番号の小さい方向にシフトさせ、当該測定値が低過ぎると、ビン番号の大きい方向にシフトさせる。新たな制御ビットパターンを決定した後は（選択したビンにおいて一部の制御パターンが他の制御パターンよりも優れた数値を複数生成するような場合、そのなかで最も優れた制御パターンを保持する）、所望の精度が得られるまで、上記過程をさらに繰り返す。実際的には、２〜３回のステップで所望の精度を得ることができる。

上記過程の全体を、２^Ｎ個のビンの数値からなる完全なテーブルおよび対応する制御ビットパターンが得られるまで、全てのビンについて繰り返す。

上述した方法により、高精度かつ低コストで、大きい帯域幅および優れた歩留まりを有するＣＭＯＳ減衰器を提供することができる。Ｎビットの精度を所望する場合、まず、Ｍ個の抵抗およびＭ個のスイッチから始める（Ｍ＞Ｎ）。Ｍの数値をＮの数値よりも十分大きく選択することにより、部品公差を加味したうえでもＮビットの精度を満たす減衰器が高確率で得られることを統計学的に「保証」することができるので、十分な高精度を実現できる。また、その製造プロセスにレーザトリミングは不要である。

以上のように、最適な分布を得るための抵抗の選択方法を開示した。また、特定の構成の減衰器を得るための減衰器の較正方法を開示した。なお、前述の例示的な実施形態では「電圧線形的」な減衰器を形成したが、当業者であれば、同じ方法を用いて「ｄＢ線形的」な減衰器を形成することができる。

図１６に、図１を参照しながら説明したバイカッド回路１００に適用可能な加算回路１６００を示す。加算回路１６００は、単一の抵抗ＲとＮ個のトランジスタとを有する。加算器１６００は、広帯域アナログ信号処理を必要とする回路トポロジに使用できる。トランジスタの数であるＮは、加算される入力信号の数によって決まる。

この加算器は、入力信号Ｖ_１，Ｖ_２，…，Ｖ_Ｎを受け取り、出力信号Ｖ_ｏｕｔを生成する。これら入力信号Ｖ_１，Ｖ_２，…，Ｖ_Ｎおよび出力信号Ｖ_ｏｕｔは、いずれもＤＣ項とＡＣ項の両方を含む。抵抗Ｒにより、加算回路網を通るＤＣ電流が設定される。つまり、抵抗Ｒは、加算ブロックの総合ゲインに寄与する。重ね合わせの原理を用いて、１度に１個のトランジスタを考慮すると、単一のソース接地（ＣＳ）増幅器についての分析だけで済む。出力におけるＤＣバイアス項を無視してＡＣ項のみに注目すると、前記ＣＳ増幅器の出力は以下のように表される：

式１において、ｇ_ｍはトランジスタのゲイン（すなわち、トランスコンダクタンス）であり、ｒ_ｏはトランジスタの出力抵抗である。ｒ_ｏ＞＞Ｒと仮定すると、図１６の回路の総出力は以下のように表される：

式２において、対応する入力信号ｖに付随する各ｇ_ｍ項は、加算係数と見なすことができる。抵抗Ｒは一定なので、トランジスタのゲインｇ_ｍを変化させることにより、前記加算係数を調整することができる。トランジスタのゲインｇ_ｍは、トランジスタの幅Ｗを用いて以下のように表すことができる：

式３によると、トランジスタのゲインはトランジスタの幅に正比例する。したがって、トランジスタの幅を変化させることにより、加算係数を調整することができる。

加算回路１６００の帯域幅は、前記ＣＳ増幅器の帯域幅によって決まる。図１７に、ＣＳ増幅器の高周波数挙動の分析に一般的に利用される、等価的な小信号回路モデル１７００を示す。抵抗Ｒ_ＴはＲ‖ｒ_ｏ（Ｒ_Ｔ＝Ｒｒ_ｏ／（Ｒ＋ｒ_ｏ））で与えられ、容量Ｃ_Ｔはトランジスタの出力ノードと接地との間の容量の総計（すなわち、負荷容量とトランジスタ内部の寄生容量と後続段の入力容量との合計）である。

Ｒ_ｓが比較的大きく、かつ、Ｃ_Ｔが比較的小さい場合、前記ＣＳ増幅器の帯域幅は以下のように表される：

Ｒ_ｓが比較的小さい場合、前記ＣＳ増幅器の帯域幅は以下のように表される：

上記の式から、（Ｒ_ＴはＲ‖ｒ_ｏで与えられるので、）Ｒが小さい場合、帯域幅が大きくなることが分かる。通常これは損失につながる。当該損失の軽減、つまりゲインの向上を達成するには、Ｒを増加させる必要があるが、通常これは帯域幅の減少という妥協を伴う。

ＴＳＭＣ社の６５ｎｍプロセスを用いてＣａｄｅｎｃｅ社によって作製された３入力加算回路を用意した。図１８に、電源抵抗Ｒｓを１０Ωとした場合のこの回路の周波数応答を示す。図中の実線は、Ｒ＝２６Ωの場合に相当する。この場合の回路では、損失は５．４ｄＢとなる一方で、３ｄＢ帯域幅は約２００ＧＨｚとなる。図中の破線は、Ｒ＝６０Ωの場合に相当する。この場合の回路では、損失はほぼ０ｄＢである一方で、３ｄＢ帯域幅は９０ＧＨｚに減少する。

図１９に、前述した積分器、減衰器および加算器の実施形態を適用可能な、直列接続した複数のバイカッド回路１９００を示す。このバイカッド構造は二次の状態変数構造である。Ｎ個のバイカッドをカスケード接続することにより、２Ｎ次の伝達関数Ｔ（ｓ）’が得られる。

図１９に示す伝達関数は、単入力単出力（ＳＩＳＯ）のフィールドプログラマブルアナログアレイ（ＦＰＡＡ）を記述しているとも見なせる。減衰器の数値および積分器のゲインを変化させることにより、様々な適応フィルタ特性および遅延ライン特性を実現できる。アナログ領域において動作可能なため、エンジニアにとって広帯域信号を処理するための強力なツールとなる。

以上のとおり、本発明を好ましい実施形態に基づいて具体的に図示し詳細に説明した。しかし、当業者であれば、添付の特許請求の範囲に包含される本発明の範囲を逸脱することなく形態および細部に対して様々な変更が可能であることを理解するであろう。
なお、以下に、本発明の必須の構成要素を含まない態様について説明する。
〔態様１〕
広帯域アナログ無線周波数の減衰器であって、
Ｍ個からなる複数の減衰器ブロックを備え、これらブロックは、それぞれ、
信号レールと出力ノードとの間に接続された第１のスイッチと、
オフセットレールと前記出力ノードとの間に接続された第２のスイッチと、
前記出力ノードと前記第１及び第２のスイッチとの間に直列接続された抵抗要素とを含み、
当該減衰器ブロックが、Ｎビットの精度であって、ＮがＭよりも小さい、精度をもたらす、広帯域アナログ無線周波数の減衰器。
〔態様２〕
態様１に記載の減衰器において、前記ブロックのうちの少なくとも１つにおける抵抗要素の抵抗値が、前記ブロックのうちの他の１つのブロックにおける抵抗値に対する素数に相当する、広帯域アナログ無線周波数の減衰器。
〔態様３〕
態様１に記載の減衰器において、前記ブロックのそれぞれの前記抵抗要素の数値が、一様に分布したランダム変数によってディザリングされたものである、広帯域アナログ無線周波数の減衰器。
〔態様４〕
態様１に記載の減衰器において、前記出力ノードで計測された誤差に基づいて前記第１及び第２のスイッチを制御するプログラム入力を設定することによって、較正が行われる、広帯域アナログ無線周波数の減衰器。
〔態様５〕
態様１に記載の減衰器において、相補型金属酸化膜半導体技術、または絶縁体上シリコン技術を用いて作製された、広帯域アナログ無線周波数の減衰器。
〔態様６〕
広帯域アナログ無線周波数のスケーラブルな加算器であって、
出力ノードと接地レールとの間に並列接続された、Ｎ個からなる複数のスイッチと、
電源レールと前記出力ノードとの間に直列接続された抵抗要素とを備え、
前記スイッチのそれぞれが、それぞれ対応する電圧入力によって制御される、広帯域アナログ無線周波数のスケーラブルな加算器。
〔態様７〕
態様６に記載の加算器において、前記Ｎが、加算すべき入力信号の数に基づいて決定される、広帯域アナログ無線周波数のスケーラブルな加算器。
〔態様８〕
態様６に記載の加算器において、相補型金属酸化膜半導体技術、または絶縁体上シリコン技術を用いて作製された、広帯域アナログ無線周波数のスケーラブルな加算器。

Claims (8)

1. 広帯域アナログ無線周波数の積分器であって、
   第１及び第２のｐチャネルトランジスタであって、それぞれ、第１の電圧供給端子に並列に接続されたソース、およびドレインを有し、当該第１のｐチャネルトランジスタの前記ドレインと、当該第２のｐチャネルトランジスタの前記ドレインとが、互いに相補的な出力信号を提供する、第１及び第２のｐチャネルトランジスタと、
   第１及び第２の可変抵抗手段であって、
   第１の可変抵抗手段は前記第１のｐチャネルトランジスタのドレインに接続された第１端子および第２端子を有し、
   第２の可変抵抗手段は前記第２のｐチャネルトランジスタのドレインに接続された第１端子および第２端子を有する、第１及び第２の可変抵抗手段と、
   第１及び第２のｎチャネルトランジスタであって、
   第１のｎチャネルトランジスタは前記第１の可変抵抗手段の前記第２端子に接続されたドレイン、ゲート、および第２の電圧供給端子に電気的に導通したソースを有し、
   第２のｎチャネルトランジスタは前記第２の可変抵抗手段の前記第２端子に接続されたドレイン、ゲート、および第２の電圧供給端子に電気的に導通したソースを有し、
   当該第１のｎチャネルトランジスタの前記ゲートと、当該第２のｎチャネルトランジスタの前記ゲートとが、互いに相補的な入力信号を受け取る、第１及び第２のｎチャネルトランジスタと、
   当該積分器の出力の位相を調整するチューニング回路とを備えた、広帯域アナログ無線周波数の積分器。
2. 請求項１に記載の積分器において、さらに、
   前記第２の電圧供給端子と前記第１及び第２のｎチャネルトランジスタのソースとの間に直列接続されたバイアス抵抗を備えた、広帯域アナログ無線周波数の積分器。
3. 請求項１に記載の積分器において、
   前記第１および第２の可変抵抗手段がそれぞれ第３及び第４のｐチャネルトランジスタからなり、
   さらに、
   前記第３及び第４のｐチャネルトランジスタのゲートに電気的に導通して当該第１及び第２の可変抵抗手段の抵抗を制御する第３の電圧供給端子を備えた、広帯域アナログ無線周波数の積分器。
4. 請求項１に記載の積分器において、ディープサブミクロン相補型金属酸化膜半導体技術、シリコンゲルマニウム技術、または絶縁体上シリコン技術を用いて作製された、広帯域アナログ無線周波数の積分器。
5. 請求項１に記載の積分器において、前記トランジスタが、バイアスオフセットを減少させるようにインタリーブ構成とされている、広帯域アナログ無線周波数の積分器。
6. 請求項１に記載の積分器において、前記チューニング回路が、ＤＣ較正回路とゲイン制御回路とを含む、広帯域アナログ無線周波数の積分器。
7. 請求項１に記載の積分器において、
   前記第１の可変抵抗手段が第３のｐチャネルトランジスタからなり、
   前記第２の可変抵抗手段が第４のｐチャネルトランジスタからなり、
   前記第３のｐチャネルトランジスタは、前記第１のｎチャネルトランジスタのドレインに接続されたドレイン、前記第２のｎチャネルトランジスタのゲートに接続されたソース、およびゲートを有し、
   前記第４のｐチャネルトランジスタは、前記第２のｎチャネルトランジスタのドレインに接続されたドレイン、前記第１のｎチャネルトランジスタのゲートに接続されたソース、およびゲートを有し、
   前記第３のｐチャネルトランジスタのゲートと前記第４のｐチャネルトランジスタのゲートとが互いに接続されている、広帯域アナログ無線周波数の積分器。
8. 請求項３に記載の積分器において、
   前記第３の電圧供給端子から供給される電圧が、前記チューニング回路から選択される、広帯域アナログ無線周波数の積分器。

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