JP2019041155A - Ｏｔａ回路及びフィルタ - Google Patents

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Abstract

【課題】差動入力電圧の入力可能な電圧範囲の拡大が可能なＯＴＡ回路の提供。
【解決手段】ソースが基準電位に接続される第１のトランジスタ対を有し、前記第１のトランジスタ対のゲートに入力される差動入力電圧を第１の制御電流に変換する第１の入力段と、ソースが前記基準電位に接続される第２のトランジスタ対を有し、前記第２のトランジスタ対のゲートに入力される前記差動入力電圧を第２の制御電流に変換する第２の入力段と、差動出力電流のうち一方の出力電流を前記第１の制御電流に応じて生成する第１の出力回路と、前記差動出力電流のうち他方の出力電流を前記第２の制御電流に応じて生成する第２の出力回路とを備える、ＯＴＡ回路。
【選択図】図６

Description

本発明は、ＯＴＡ（Operational Transconductance Amplifier）回路及びフィルタに関する。
従来、トランスコンダクタンス（「Ｇｍ」とも称される）を制御可能な増幅器として、ＯＴＡ回路が知られている（例えば、特許文献１〜４を参照）。
図１は、従来のＯＴＡ回路の構成の一例を示す図である。ＯＴＡ回路１０は、３個のＮチャネルＭＯＳＦＥＴ１１，１２，１３と、４個の電流源１４，１５，１６，１７と、２個の入力端子１８，１９と、２個の出力端子２０，２１と、制御電圧入力端子２２とを備える。
なお、ＭＯＳＦＥＴは、Metal-Oxide-Semiconductor Field-Effect Transistorの略語である。以下、ＮチャネルＭＯＳＦＥＴをＮＭＯＳとも称し、ＰチャネルＭＯＳＦＥＴをＰＭＯＳとも称する。
ＮＭＯＳ１１のゲートは、入力電圧Ｖｉｎが印加される入力端子１８に接続されている。ＮＭＯＳ１１のドレインは、出力電流ＩｏｕｔＸを出力する出力端子２０に接続されているとともに、電流源１４を介して電源端子に接続されている。ＮＭＯＳ１１のソースは、ＮＭＯＳ１３のソースに接続されているとともに、電流源１６を介して接地されている。
ＮＭＯＳ１２のゲートは、入力電圧ＶｉｎＸが印加される入力端子１９に接続されている。ＮＭＯＳ１２のドレインは、出力電流Ｉｏｕｔを出力する出力端子２１に接続されているとともに、電流源１５を介して電源端子に接続されている。ＮＭＯＳ１２のソースは、ＮＭＯＳ１３のドレインに接続されているとともに、電流源１７を介して接地されている。ＮＭＯＳ１３のゲートは、外部から制御電圧Ｖｃが印加される制御電圧入力端子２２に接続されている。
ＯＴＡ回路１０では、制御電圧Ｖｃの大きさを調節してＮＭＯＳ１３の抵抗値を変化させることにより、ＯＴＡ回路１０のＧｍを制御することが可能である。
特開平１０−３０３６６４号公報 特開２００７−１８１０３２号公報 特開２００８−２８３５５５号公報 特開２００３−１５２４７４号公報
しかしながら、図１の構成では、ＮＭＯＳ１１，１２のゲート間に入力される差動入力電圧が高くなるにつれて、ＮＭＯＳ１３のドレイン−ソース間の電圧は、ＮＭＯＳ１３を可変抵抗として利用できない飽和領域に遷移する。ＮＭＯＳ１３のドレイン−ソース間の電圧が飽和領域に遷移すると、ＮＭＯＳ１１，１２のドレインから出力される出力電流の歪みが図２のように大きくなるため、ＯＴＡ回路に入力可能な差動入力電圧が所定の電圧範囲（例えば、±０．２Ｖ）に制限される。
そこで、本開示では、差動入力電圧の入力可能な電圧範囲の拡大が可能なＯＴＡ回路、及び当該ＯＴＡ回路を備えるフィルタが提供される。
本開示の一態様では、
ソースが基準電位に接続される第１のトランジスタ対を有し、前記第１のトランジスタ対のゲートに入力される差動入力電圧を第１の制御電流に変換する第１の入力段と、
ソースが前記基準電位に接続される第２のトランジスタ対を有し、前記第２のトランジスタ対のゲートに入力される前記差動入力電圧を第２の制御電流に変換する第２の入力段と、
差動出力電流のうち一方の出力電流を前記第１の制御電流に応じて生成する第１の出力回路と、
前記差動出力電流のうち他方の出力電流を前記第２の制御電流に応じて生成する第２の出力回路とを備える、ＯＴＡ回路が提供される。
本開示の他の一態様では、
第１のＯＴＡ回路と、
前記第１のＯＴＡ回路の出力段に入力部が接続されるオペアンプと、
前記オペアンプの出力部に入力段が接続され、前記オペアンプの入力部に出力段が接続される第２のＯＴＡ回路と、
前記第１のＯＴＡ回路の出力段及び前記第２のＯＴＡ回路の出力段から出力される差動出力電流が供給され、前記オペアンプの入力部と前記オペアンプの出力部との間に接続される一対の容量とを備え、
前記第１のＯＴＡ回路と前記第２のＯＴＡ回路は、それぞれ、
ソースが基準電位に接続される第１のトランジスタ対を有し、前記第１のトランジスタ対のゲートに入力される差動入力電圧を第１の制御電流に変換する第１の入力段と、
ソースが前記基準電位に接続される第２のトランジスタ対を有し、前記第２のトランジスタ対のゲートに入力される前記差動入力電圧を第２の制御電流に変換する第２の入力段と、
前記差動出力電流のうち一方の出力電流を前記第１の制御電流に応じて生成する第１の出力回路と、
前記差動出力電流のうち他方の出力電流を前記第２の制御電流に応じて生成する第２の出力回路とを備える、フィルタが提供される。
本開示によれば、差動入力電圧を入力可能な電圧範囲を拡大することが可能となる。
従来のＯＴＡ回路の構成の一例を示す図である。 従来のＯＴＡ回路の入出力特性の一例を示す図である。 本実施形態におけるフィルタを備える受信装置の構成の一例を示す図である。 本実施形態におけるフィルタの第１の構成例を示す図である。 本実施形態におけるフィルタの第２の構成例を示す図である。 本実施形態におけるＯＴＡ回路の第１の構成例を示す図である。 本実施形態におけるフィルタが備えるオペアンプの構成の一例を示す図である。 ＯＴＡ回路とオペアンプとが接続された回路の構成の一例を示す図である。 本実施形態におけるＯＴＡ回路の入出力特性の一例を示す図である。 １次フィルタのシミュレーション結果の一例を示す図である。 ５次バタワースフィルタのシミュレーション結果の一例を示す図である。 Ｖｒｅｆｎ１の生成回路を備えるＯＴＡ回路の構成の一例を示す図である。 位相補償用の容量を備えるオペアンプの構成の一例を示す図である。 カスコード構成を有する出力段負荷部の構成の一例を示す図である。 カスコード構成を有するオペアンプの構成の一例を示す図である。 位相補償用の容量を備えるＯＴＡ回路の構成の一例を示す図である。 トランスコンダクタンスを変更可能なＯＴＡ回路の構成の一例を示す図である。 ＯＴＡ回路に使用されるＧｍ補償バイアス回路の第１の構成例を示す図である。 ＯＴＡ回路に使用されるＧｍ補償バイアス回路の第２の構成例を示す図である。
以下、本実施形態におけるＯＴＡ回路及びフィルタについて図面を参照して説明する。
図３は、本実施形態におけるフィルタを備える受信装置の構成の一例を示す図である。受信装置３４は、高速のデータを無線又は有線で受信する。受信装置３４は、例えば、ミリ波帯の電波を送受信するシステムで使用される。受信装置３４は、ローノイズアンプ２３と、ミキサ２４，２９と、可変利得増幅器２５，３０，２７，３２と、フィルタ２６，３１と、ＡＤＣ（Analog-to-Digital Converter）２８，３３とを備える。
ミキサ２４は、ローノイズアンプ２３によって増幅された受信信号に、Ｉ相用のローカル信号をミキシングして、検波を行う。ミキサ２９は、ローノイズアンプ２３によって増幅された受信信号に、Ｉ相用のローカル信号に対して位相がπ／２ずれたＱ相用のローカル信号をミキシングして、検波を行う。これにより、ＩＦ（Intermedeiate Frequency、中間周波数）信号又はＢＢ（BaseBand、ベースバンド）信号が得られる。
ミキサ２４から出力されるＩＦ信号又はＢＢ信号の一つであるＩ信号は、可変利得増幅器２５によって増幅されて、フィルタ２６によってフィルタ処理が施される。フィルタ２６によってフィルタ処理が施されたアナログのＩ信号は、可変利得増幅器２７によって増幅され、ＡＤＣ２８によってデジタルデータに変換される。同様に、ミキサ２９から出力されるＩＦ信号又はＢＢ信号の一つであるＱ信号は、可変利得増幅器３０によって増幅されて、フィルタ３１によってフィルタ処理が施される。フィルタ３１によってフィルタ処理が施されたアナログのＱ信号は、可変利得増幅器３２によって増幅され、ＡＤＣ３３によってデジタルデータに変換される。
フィルタ２６，３１のそれぞれに、本実施形態におけるフィルタが適用可能である。フィルタ２６，３１のそれぞれで使用されるＯＴＡ回路に、本実施形態におけるＯＴＡ回路が適用可能である。なお、本実施形態におけるフィルタ及びＯＴＡ回路は、データを送信する送信装置で使用されるフィルタ及びＯＴＡ回路にも適用可能である。
また、本実施形態におけるフィルタ及びＯＴＡ回路は、ミリ波帯の信号を送受する通信装置での利用に限られない。例えば、ＵＨＦ（Ultra High Frequency）帯などの他の周波数帯の信号を送受する装置にも適用可能である。
フィルタ２６，３１は、アナログベースバンドフィルタである。高いデータレートが要求される通信システムでは、比較的広いベースバンド帯域が使用されるため、フィルタ２６，３１に要求されるカットオフ周波数も高くなる。例えば、ミリ波帯の信号を送受する場合には、要求されるカットオフ周波数は、数百ＭＨｚ程度まで拡大される。
カットオフ周波数を数百ＭＨｚ程度まで広帯域化できるフィルタとして、ＧｍＣフィルタが知られている。ＧｍＣフィルタは、電圧信号を電流信号に所定のトランスコンダクタンス（Ｇｍ）で変換するトランスコンダクタと、当該電流信号を積分する容量（Ｃ）とを備えるフィルタ回路である。しかしながら、従来のＧｍＣフィルタは、トランスコンダクタで生ずる歪みが大きくなりやすく、扱うことが可能な差動入力電圧の振幅は、低くなる（例えば、０．４Ｖ程度）。本実施形態におけるフィルタで使用されるＯＴＡ回路によれば、差動入力電圧の入力可能な電圧範囲を拡大することができる。
次に、本実施形態におけるフィルタ及びＯＴＡ回路の構成についてより詳細に説明する。
図４は、本実施形態におけるフィルタの第１の構成例を示す図である。フィルタ３５は、１次ＧｍＣフィルタの一例である。フィルタ３５は、第１のＯＴＡ回路３６と、第２のＯＴＡ回路３８と、オペアンプ３７と、一対の容量３９，４０とを備えるローパスフィルタである。
ＯＴＡ回路３６は、差動入力電圧を差動出力電流に変換するトランスコンダクタである。ＯＴＡ回路３６は、差動入力電圧が入力される差動入力段と、差動出力電流を出力する差動出力段とを備える。
オペアンプ３７は、差動入力電圧を差動増幅して差動出力電圧を出力する回路である。オペアンプ３７は、ＯＴＡ回路３６の差動出力段とＯＴＡ回路３８の差動出力段とに接続される差動入力部と、その差動入力部に入力される差動入力電圧を差動増幅した差動出力電圧を出力する差動出力部とを備える。
オペアンプ３７の差動入力部の反転入力ノードには、ＯＴＡ回路３６，３８の差動出力段の非反転出力ノードが接続され、オペアンプ３７の差動入力部の非反転入力ノードには、ＯＴＡ回路３６，３８の差動出力段の反転出力ノードが接続される。オペアンプ３７の差動出力部の非反転出力ノードには、ＯＴＡ回路３８の差動入力段の非反転入力ノードが接続され、オペアンプ３７の差動出力部の反転出力ノードには、ＯＴＡ回路３８の差動入力段の反転入力ノードが接続される。
ＯＴＡ回路３８は、オペアンプ３７の差動出力部から出力される差動出力電圧を差動出力電流に変換するトランスコンダクタである。ＯＴＡ回路３８は、オペアンプ３７の差動出力部に差動入力段が接続され、オペアンプ３７の差動入力部に差動出力段が接続される。つまり、ＯＴＡ回路３８は、オペアンプ３７の差動出力電圧をオペアンプ３７の差動入力部にフィードバックする。
一対の容量３９，４０は、ＯＴＡ回路３６の差動出力段及びＯＴＡ回路３８の差動出力段から出力される差動出力電流が供給され、オペアンプ３７の差動入力部とオペアンプ３７の差動出力部との間に接続される積分容量である。容量３９は、オペアンプ３７の差動入力部の反転入力ノードに一端が接続され、オペアンプ３７の差動出力部の非反転出力ノードに他端が接続される。容量４０は、オペアンプ３７の差動入力部の非反転入力ノードに一端が接続され、オペアンプ３７の差動出力部の反転出力ノードに他端が接続される。
図５は、本実施形態におけるフィルタの第２の構成例を示す図である。フィルタ４１は、２次ＧｍＣフィルタの一例である。フィルタ４１は、第１のＯＴＡ回路３６と、第２のＯＴＡ回路３８と、第３のＯＴＡ回路４２と、第４のＯＴＡ回路４４と、第１のオペアンプ３７と、第２のオペアンプ４３と、一対の容量３９，４０と、一対の容量４５，４６とを備えるローパスフィルタである。フィルタ４１は、図４のフィルタ３５に対して、ＯＴＡ回路４２，４４、オペアンプ４３及び一対の容量４５，４６が追加されている。
ＯＴＡ回路４２は、オペアンプ３７の差動出力部から出力される差動出力電圧を差動出力電流に変換するトランスコンダクタである。ＯＴＡ回路４２は、オペアンプ３７の差動出力電圧が差動入力電圧として入力される差動入力段と、差動出力電流を出力する差動出力段とを備える。ＯＴＡ回路４４は、オペアンプ４３の差動出力部から出力される差動出力電圧を差動出力電流に変換するトランスコンダクタである。ＯＴＡ回路４４は、オペアンプ４３の差動出力部に差動入力段が接続され、オペアンプ３７の差動入力部に差動出力段が接続される。つまり、ＯＴＡ回路４４は、オペアンプ４３の差動出力電圧をオペアンプ３７の差動入力部にフィードバックする。その他の接続形態は、図４と同様である。
図６は、本実施形態におけるＯＴＡ回路の第１の構成例を示す図である。図６に示されるＯＴＡ回路５０は、図４，５に示されるＯＴＡ回路として使用可能である。
ＯＴＡ回路５０は、ソース接地の差動入力段である第１の入力段５１と、ソース接地の差動入力段である第２の入力段６７と、差動の出力段である出力段５７とを備える。
入力段５１は、ソースが基準電位ＶＳＳに接続される第１のトランジスタ対５２，５３を有し、第１のトランジスタ対５２，５３のゲートに入力される差動入力電圧ＩＮ＋，ＩＮ−を第１の制御電流Ｉ１３に変換する。トランジスタ５２，５３は、ＮＭＯＳである。基準電位ＶＳＳは、例えば、グランド電位である。
第１のトランジスタ対５２，５３は、差動入力電圧ＩＮ＋，ＩＮ−のうち一方の入力電圧ＩＮ＋がゲートに入力されるトランジスタ５２と、差動入力電圧ＩＮ＋，ＩＮ−のうち他方の入力電圧ＩＮ−がゲートに入力されるトランジスタ５３との対である。入力段５１は、トランジスタ５２のドレイン電流からトランジスタ５３のドレイン電流を引いて第１の制御電流Ｉ１３を生成する。第１の制御電流Ｉ１３は、トランジスタ５２のドレイン電流からトランジスタ５３のドレイン電流を引いて得られる第１の差電流である。
入力段５１は、例えば、第１のトランジスタ対５２，５３のドレインと電源電位ＶＤＤとの間に接続される第１のカレントミラー５４を有する。電源電位ＶＤＤは、基準電位ＶＳＳよりも高い電位である。カレントミラー５４は、トランジスタ５２のドレイン電流と同じ又は比例する出力電流を出力する。カレントミラー５４は、入力側のトランジスタ５５と出力側のトランジスタ５６とがカレントミラー接続された構成を有する。トランジスタ５５，５６は、ＰＭＯＳである。トランジスタ５５は、ソースが電源電位ＶＤＤに接続され、互いに接続されるゲートとドレインが、トランジスタ５２のドレインとトランジスタ５６のゲートに接続される。トランジスタ５６は、ソースが電源電位ＶＤＤに接続され、ドレインがトランジスタ５３のドレインに接続される。
入力段６７は、ソースが基準電位ＶＳＳに接続される第２のトランジスタ対６８，６９を有し、第２のトランジスタ対６８，６９のゲートに入力される差動入力電圧ＩＮ＋，ＩＮ−を第２の制御電流Ｉ２３に変換する。トランジスタ６８，６９は、ＮＭＯＳである。
第２のトランジスタ対６８，６９は、差動入力電圧ＩＮ＋，ＩＮ−のうち一方の入力電圧ＩＮ＋がゲートに入力されるトランジスタ６８と、差動入力電圧ＩＮ＋，ＩＮ−のうち他方の入力電圧ＩＮ−がゲートに入力されるトランジスタ６９との対である。入力段６７は、トランジスタ６９のドレイン電流からトランジスタ６８のドレイン電流を引いて第２の制御電流Ｉ２３を生成する。第２の制御電流Ｉ２３は、トランジスタ６９のドレイン電流からトランジスタ６８のドレイン電流を引いて得られる第２の差電流である。
入力段６７は、例えば、第２のトランジスタ対６８，６９のドレインと電源電位ＶＤＤとの間に接続される第２のカレントミラー７０を有する。カレントミラー７０は、トランジスタ６９のドレイン電流と同じ又は比例する出力電流を出力する。カレントミラー７０は、入力側のトランジスタ７２と出力側のトランジスタ７１とがカレントミラー接続された構成を有する。トランジスタ７２，７１は、ＰＭＯＳである。トランジスタ７２は、ソースが電源電位ＶＤＤに接続され、互いに接続されるゲートとドレインが、トランジスタ６９のドレインとトランジスタ７１のゲートに接続される。トランジスタ７１は、ソースが電源電位ＶＤＤに接続され、ドレインがトランジスタ６８のドレインに接続される。
出力段５７は、第１の制御電流Ｉ１３と第２の制御電流Ｉ２３とに応じて、差動出力電流ＯＵＴ＋，ＯＵＴ−を出力する。出力段５７は、第１のカスコード回路５７ａと、第２のカスコード回路５７ｂとを備える。第１のカスコード回路５７ａは、第１の出力回路の一例である。第２のカスコード回路５７ｂは、第２の出力回路の一例である。
カスコード回路５７ａは、差動出力電流ＯＵＴ＋，ＯＵＴ−のうち一方の出力電流ＯＵＴ＋を第１の制御電流Ｉ１３に応じて生成する。カスコード回路５７ａは、例えば、トランジスタ５８と、トランジスタ６０と、トランジスタ６５とが縦積みに接続されたカスコード構成を有する。トランジスタ５８，６０は、ＮＭＯＳである。トランジスタ６５は、ＰＭＯＳである。カスコード回路５７ａは、トランジスタ６０のドレインから出力電流ＯＵＴ＋を出力する。
トランジスタ５８は、第１の制御電流Ｉ１３が供給される第１のノードｎ１に接続されるドレインと、基準電位ＶＳＳに接続されるソースと、入力電圧Ｖｒｅｆｎ１が入力されるゲートとを有する。トランジスタ５８は、第１の電流源の一例であり、ドレイン電流Ｉ１１を流す。
トランジスタ６０は、第１のノードｎ１に接続されるソースと、トランジスタ６５のドレインに接続されるドレインと、制御電圧Ｖｒｅｆｎ２が入力されるゲートとを有する。トランジスタ６０は、トランジスタ５８とともに、ＮＭＯＳカスコードを構成する。
トランジスタ６５は、トランジスタ６０のドレインに接続されるドレインと、電源電位ＶＤＤに接続されるソースと、トランジスタ６５のドレインに抵抗６３を介して接続され且つトランジスタ６６のゲートに接続されるゲートとを有する。トランジスタ６５は、第２の電流源の一例であり、バイアス電流Ｉ１２を流す。出力段５７は、出力段負荷部６２を有し、トランジスタ６５は、出力段負荷部６２内の負荷トランジスタである。
カスコード回路５７ｂは、差動出力電流ＯＵＴ＋，ＯＵＴ−のうち他方の出力電流ＯＵＴ−を第２の制御電流Ｉ２３に応じて生成する。カスコード回路５７ｂは、例えば、トランジスタ５９と、トランジスタ６１と、トランジスタ６６とが縦積みに接続されたカスコード構成を有する。トランジスタ５９，６１は、ＮＭＯＳである。トランジスタ６６は、ＰＭＯＳである。カスコード回路５７ｂは、トランジスタ６１のドレインから出力電流ＯＵＴ−を出力する。
トランジスタ５９は、第２の制御電流Ｉ２３が供給される第２のノードｎ２に接続されるドレインと、基準電位ＶＳＳに接続されるソースと、入力電圧Ｖｒｅｆｎ１が入力されるゲートとを有する。トランジスタ５９は、第３の電流源の一例であり、ドレイン電流Ｉ２１を流す。
トランジスタ６１は、第２のノードｎ２に接続されるソースと、トランジスタ６６のドレインに接続されるドレインと、制御電圧Ｖｒｅｆｎ２が入力されるゲートとを有する。トランジスタ６６は、トランジスタ５９とともに、ＮＭＯＳカスコードを構成する。
トランジスタ６６は、トランジスタ６１のドレインに接続されるドレインと、電源電位ＶＤＤに接続されるソースと、トランジスタ６６のドレインに抵抗６４を介して接続され且つトランジスタ６５のゲートに接続されるゲートとを有する。トランジスタ６５は、第４の電流源の一例であり、バイアス電流Ｉ２２を流す。トランジスタ６６は、出力段５７が有する出力段負荷部６２に含まれる負荷トランジスタである。出力段５７は、出力段負荷部６２を有し、トランジスタ６６は、出力段負荷部６２内の負荷トランジスタである。
次に、ＯＴＡ回路５０の回路動作について説明する。
ドレイン電流Ｉ１１は、第１の制御電流Ｉ１３とバイアス電流Ｉ１２との和であり、ドレイン電流Ｉ２１は、第２の制御電流Ｉ２３とバイアス電流Ｉ２２との和である。したがって、入力電圧ＩＮ＋が入力電圧ＩＮ−よりも高くなると、第１の制御電流Ｉ１３は図６の矢印が示す方向に増加し、第２の制御電流Ｉ２３は図６の矢印が示す方向とは反対の方向に増加する。よって、トランジスタ６０のドレイン電流は減少し、吐き出される出力電流ＯＵＴ＋は増加する。トランジスタ６１のドレイン電流は増加し、出力電流ＯＵＴ−は吸い込み側に増加する。逆に、入力電圧ＩＮ−が入力電圧ＩＮ＋よりも高くなると、第１の制御電流Ｉ１３は図６の矢印が示す方向とは反対の方向に増加し、第２の制御電流Ｉ２３は図６の矢印が示す方向に増加する。よって、出力電流ＯＵＴ＋は吸い込み側に増加し、吐き出される出力電流ＯＵＴ−は増加する。
つまり、ＯＴＡ回路５０は、差動入力電圧ＩＮ＋，ＩＮ−の大きさに応じた差動出力電流ＯＵＴ＋，ＯＵＴ−を生成するトランスコンダクタとして機能する。また、ＯＴＡ回路５０では、入力段５１，６７がソース接地のトランジスタ５２，５３，６８，６９を用いて電圧を電流に変換するため、トランジスタ５２，５３，６８，６９のドレイン側に比較的広いダイナミックレンジを確保することができる。その結果、差動入力電圧ＩＮ＋，ＩＮ−を入力段５１，６７のゲートに入力可能な電圧範囲を拡大することができる。また、カスコード回路５７ａ，５７ｂを介して差動出力電流ＯＵＴ＋，ＯＵＴ−が出力されるため、差動出力電流ＯＵＴ＋，ＯＵＴ−が出力される出力段５７の出力インピーダンスを増大させることができる。ＯＴＡ回路５０の出力段５７の出力インピーダンスの増大により、ＯＴＡ回路５０の出力段５７に入力部が接続されるオペアンプを使用するフィルタ（例えば、図４のフィルタ３５、図５のフィルタ４１）の周波数特性が安定する。
図７は、本実施形態におけるフィルタが備えるオペアンプの構成の一例を示す図である。図７に示されるオペアンプ８０は、図４，５に示されるオペアンプとして使用可能である。
オペアンプ８０は、入力部である第３のトランジスタ対８１，８２と、ソースが基準電位ＶＳＳに接続される第４のトランジスタ対８５，８６とを有する。オペアンプ８０は、第３のトランジスタ対８１，８２のドレインと第４のトランジスタ対８５，８６のドレインとの間から差動電圧Ｏ＋，Ｏ−を出力する。
第３のトランジスタ対８１，８２のゲートには、前述のＯＴＡ回路５０の差動出力電流ＯＵＴ＋，ＯＵＴ−が出力される差動出力ノードが接続される。トランジスタ８１，８２は、ＰＭＯＳである。トランジスタ８１は、ソースが電源電位ＶＤＤに接続され、ゲートがＯＴＡ回路５０の差動出力ノードのうちの非反転入力ノード（出力電流ＯＵＴ＋が出力されるノード）に接続され、ドレインがトランジスタ８５のドレインに接続される。トランジスタ８２は、ソースが電源電位ＶＤＤに接続され、ゲートがＯＴＡ回路５０の差動出力ノードのうちの反転入力ノード（出力電流ＯＵＴ−が出力されるノード）に接続され、ドレインがトランジスタ８６のドレインに接続される。
トランジスタ８５，８６は、ＮＭＯＳである。トランジスタ８５は、トランジスタ８１のドレインに接続されるドレインと、基準電位ＶＳＳに接続されるソースと、トランジスタ８５のドレインに抵抗８３を介して接続され且つトランジスタ８６のゲートに接続されるゲートとを有する。トランジスタ８６は、トランジスタ８２のドレインに接続されるドレインと、基準電位ＶＳＳに接続されるソースと、トランジスタ８６のドレインに抵抗８４を介して接続され且つトランジスタ８５のゲートに接続されるゲートとを有する。
図８は、ＯＴＡ回路５０とオペアンプ８０とが接続された回路の構成の一例を示す図である。入力段５１，６７の各ＮＯＭＯＳ（トランジスタ５２，５３，６８，６９）は、ゲート長及びゲート幅は、互いに同じサイズ比である。出力段５７の各ＮＭＯＳ（トランジスタ５８，５９）は、ゲート長及びゲート幅は、互いに同じサイズ比である。出力段５７の各ＮＭＯＳ（トランジスタ６０，６１）は、ゲート長及びゲート幅は、互いに同じサイズ比である。出力段５７の各ＰＭＯＳ（トランジスタ６５，６６）は、ゲート長及びゲート幅は、互いに同じサイズ比である。オペアンプ８０の負荷部の各ＮＭＯＳ（トランジスタ８５，８６）は、ゲート長及びゲート幅は、互いに同じサイズ比である。オペアンプ８０の入力部の各ＰＭＯＳ（トランジスタ８１，８２）は、ゲート長及びゲート幅は、互いに同じサイズ比である。
また、ゲート長及びゲート幅は、ＮＭＯＳのトランジスタ５８，５９とＰＭＯＳのトランジスタ６５，６６とのサイズ比と、ＮＭＯＳのトランジスタ８５，８６とＰＭＯＳのトランジスタ８１，８２とのサイズ比とが互いに等しくなるように形成される。そして、交流波の差動入力電圧ＩＮ＋，ＩＮ−の中心電圧である直流電圧成分Ｖｎｄｃと同じ直流電圧Ｖｎｄｃが、入力電圧ｒｅｆｎ１としてトランジスタ５８，５９のゲートに入力される。この２つの条件が成立することにより、差動入力電圧ＩＮ＋，ＩＮ−の直流電圧成分Ｖｎｄｃと、出力段５７の差動出力ノードから出力される差動出力電圧の直流電圧成分とが略等しくなる。これにより、出力段５７の差動出力ノードから出力される差動出力電圧が安定するように差動出力電流ＯＵＴ＋，ＯＵＴ−を調整するＣＭＦＢ（Common Mode Feedback）回路が不要になる。つまり、ＣＭＦＢ回路で直流電圧を安定化せずに、ＯＴＡ回路５０とオペアンプ８０とを接続することができる。
図９は、本実施形態におけるＯＴＡ回路の入出力特性の一例を示す図である。ａは、入力電圧ＩＮ＋が入力されるソース接地のトランジスタ５２から第１のノードｎ１に電流が吐き出されるときの入出力特性を示す。ｂは、入力電圧ＩＮ−が入力されるソース接地のトランジスタ５３から第１のノードｎ１に電流が吐き出されるときの入出力特性を示す。ＯＴＡ回路の入力段にソース接地のトランジスタを使用することで、差動入力電圧ＩＮ＋，ＩＮ−を入力段５１，６７に入力可能な電圧範囲を、例えば±１Ｖ以上に拡大することができる（入出力特性ｃ参照）。Ｖ＿ＩＮは、入力電圧ＩＮ＋又は入力電圧ＩＮ−を表す。
ＭＯＳトランジスタのドレイン電流は、ゲート電圧とスレッショルド電圧の差の２乗に比例する特性を有するので、入出力特性ｃは、入力可能な電圧範囲が拡大されているが、入力電圧が高くなるほど歪みが大きい。しかしながら、図４，５に示されるように、一方のＯＴＡ回路の出力段に、オペアンプの出力をフィードバックするもう一方のＯＴＡ回路の出力段が接続されることで、それらの２つのＯＴＡ回路のノンリニアリティが打ち消し合う。よって、ＧｍＣフィルタの入出力特性をリニアに近づけることができる。
図１０は、１次フィルタ（具体的には、図４のフィルタ３５）の入出力特性のシミュレーション結果の一例を示す図である。図１０に示されるように、入力差動電圧の絶対値が大きくなっても、出力差動電圧が歪みにくくなり、フィルタの入出力特性をリニアに近づけることができる。また、出力差動電圧の振幅を±１．２Ｖまで拡大することができる。
図１１は、５次バタワースフィルタのシミュレーション結果の一例を示す図である。５次バタワースフィルタは、１つの１次のフィルタ３５（図４参照）と２つの２次のフィルタ４１（図５参照）とを組み合わせて接続した構成を有する。図１０と同様に、入力差動電圧の絶対値が大きくなっても、出力差動電圧が歪みにくくなり、フィルタの入出力特性をリニアに近づけることができる。また、出力差動電圧の振幅を１．４Ｖｐｐ（つまり、±１．４Ｖ）まで拡大することができる。なお、図１１では、カットオフ周波数Ｆｃは、５ＭＨｚであり、入力差動電圧Ｖｉｎの周波数は、２．５ＭＨｚであり、電源電位ＶＤＤと基準電位ＶＳＳとの間の電源電圧は１．２Ｖである。
図１２は、Ｖｒｅｆｎ１の生成回路を備えるＯＴＡ回路の構成の一例を示す図である。ＯＴＡ回路５０Ａは、トランジスタ５８，５９のゲートに入力される入力電圧Ｖｒｅｆｎ１を生成する生成回路の一例として、分圧回路７３を備える。分圧回路７３は、差動入力電圧ＩＮ＋，ＩＮ−を抵抗７４，７５により分圧して、その分圧電圧をトランジスタ５８のゲート及びトランジスタ５９のゲートに入力電圧Ｖｒｅｆｎ１として供給する。
図１３は、位相補償用の容量を備えるオペアンプの構成の一例を示す図である。オペアンプ８０Ａは、第３のトランジスタ対８１，８２のゲート間に接続されるゲート間容量８７を備える。ゲート間容量８７により、トランジスタ８１のゲートに入力される差動電圧Ｉ−とトランジスタ８２のゲートに入力される差動電圧Ｉ＋との間の位相が補償され、オペアンプ８０Ａから出力される差動電圧Ｏ＋，Ｏ−が安定化する。
また、ゲート間容量８７は、制御信号Ｖｘにより容量値が変化する可変容量アレイであってもよい。これにより、フィルタのカットオフ周波数を変更することができる。
図１４は、カスコード構成を有する出力段負荷部の構成の一例を示す図である。出力段負荷部６２Ａは、トランジスタ６５に少なくとも一つのトランジスタ７６が縦積みに接続されたカスコード構成と、トランジスタ６６に少なくとも一つのトランジスタ７７が縦積みに接続されたカスコード構成とを有する。トランジスタ７６，７７は、ＰＭＯＳである。トランジスタ７６，７７のゲートには、電圧Ｖｒｅｆｐ２が入力される。出力段負荷部６２は、一対のカスコード構成を有するので、ＯＴＡ回路の出力インピーダンスが増大する。
図１５は、カスコード構成を有するオペアンプの構成の一例を示す図である。オペアンプ８０Ｂは、差動電圧Ｉ＋，Ｉ−が入力される入力部に一対のカスコード構成を有してもよい。オペアンプ８０Ｂの入力部は、トランジスタ８１に少なくとも一つのトランジスタ９０が縦積みに接続されたカスコード構成と、トランジスタ８２に少なくとも一つのトランジスタ９１が縦積みに接続されたカスコード構成とを有する。トランジスタ９０，９１のゲートには、電圧Ｖｒｅｆｐ２ｂが入力される。トランジスタ９０，９１は、ＰＭＯＳである。
また、オペアンプ８０Ｂの負荷部は、トランジスタ８５に少なくとも一つのトランジスタ８８が縦積みに接続されたカスコード構成と、トランジスタ８６に少なくとも一つのトランジスタ８９が縦積みに接続されたカスコード構成とを有する。トランジスタ８８，８９のゲートには、電圧Ｖｒｅｆｂｎ２ｂが入力される。トランジスタ８８，８９は、ＮＭＯＳである。
このように、オペアンプにカスコード構成を設けることによって、オペアンプの出力インピーダンスを増大させることができる。
図１６は、位相補償用の容量を備えるＯＴＡ回路の構成の一例を示す図である。ＯＴＡ回路５０Ｂは、第１のノードｎ１と第２のノードｎ２との間に接続される容量７８を備える。容量７８により、第１の制御電流Ｉ１３と第２の制御電流Ｉ２３との間の位相が補償され、ＯＴＡ回路５０Ｂから出力される差動出力電流ＯＵＴ＋，ＯＵＴ−が安定化する。
また、容量７８は、制御信号Ｖｙにより容量値が変化する可変容量アレイであってもよい。これにより、フィルタのカットオフ周波数を変更することができる。
図１７は、トランスコンダクタンスを変更可能なＯＴＡ回路の構成の一例を示す図である。ＯＴＡ回路５０Ｃは、ｎ＋１個の入力段５１＜０＞〜５１＜ｎ＞と、ｎ＋１個の入力段６７＜０＞〜６７＜ｎ＞と、１個の出力段５７とを備える。ｎは、自然数である。さらに、ＯＴＡ回路５０Ｃは、ｎ＋１個の第１の選択回路１０５を含む第１の選択部と、ｎ＋１個の第２の選択回路１１０を含む第２の選択部とを備える。
第１の選択部は、ｎ＋１個の第１のセレクト信号Ｓ＜ｉ＞とｎ＋１個の第２のセレクト信号Ｓｘ＜ｉ＞に従って、複数の第１の入力段５１の中から、第１の制御電流Ｉ１３を第２の制御電流Ｉ２３として第２のカスコード回路５７ｂに供給する入力段を選択する。第２の選択部は、ｎ＋１個の第１のセレクト信号Ｓ＜ｉ＞とｎ＋１個の第２のセレクト信号Ｓｘ＜ｉ＞に従って、複数の第２の入力段６７の中から、第２の制御電流Ｉ２３を第１の制御電流Ｉ１３として第１のカスコード回路５７ａに供給する入力段を選択する。なお、ｉは、０〜ｎの整数を示す。また、第２のセレクト信号Ｓｘ＜ｉ＞は、論理が第１のセレクト信号Ｓ＜ｉ＞に対して反転した信号を表す。
このような構成により、ＯＴＡ回路５０ＣのＧｍを負の値から正の値まで切り替えることができる。
具体的には、第１の選択回路１０５及び第２の選択回路１１０は、入力段５１の出力と入力段６７の出力とを入れ替える。
第１の選択回路１０５は、トランジスタ５６のドレインとトランジスタ５３のドレインとの間に接続されている。第１の選択回路１０５は、ＮＭＯＳ１０１とＰＭＯＳ１０２との直列回路と、ＮＭＯＳ１０３とＰＭＯＳ１０４との直列回路とが並列に接続された構成を有する。ＮＭＯＳ１０１のドレインとＰＭＯＳ１０２のドレインとの接続点が第１のノードｎ１に接続され、ＮＭＯＳ１０３のドレインとＰＭＯＳ１０４のドレインとの接続点が第２のノードｎ２に接続される。
第２の選択回路１１０は、トランジスタ６８のドレインとトランジスタ７１のドレインとの間に接続されている。第２の選択回路１１０は、ＮＭＯＳ１０６とＰＭＯＳ１０７との直列回路と、ＮＭＯＳ１０８とＰＭＯＳ１０９との直列回路とが並列に接続された構成を有する。ＮＭＯＳ１０６のドレインとＰＭＯＳ１０７のドレインとの接続点が第２のノードｎ２に接続され、ＮＭＯＳ１０８のドレインとＰＭＯＳ１０９のドレインとの接続点が第１のノードｎ１に接続される。
第１のセレクト信号Ｓ＜ｉ＞及び第２のセレクト信号Ｓｘ＜ｉ＞は、第１の入力段５１＜ｉ＞の第１の選択回路１０５及び第２の入力段６７＜ｉ＞の第２の選択回路１１０に入力される。第１のセレクト信号Ｓ＜ｉ＞は、ＮＭＯＳ１０１，１０６及びＰＭＯＳ１０４，１０９のゲートに入力される。第２のセレクト信号Ｓｘ＜ｉ＞は、ＮＭＯＳ１０３，１０８及びＰＭＯＳ１０２，１０７のゲートに入力される。
第１のセレクト信号Ｓ＜ｉ＞及び第２のセレクト信号Ｓｘ＜ｉ＞のそれぞれをハイレベル又はローレベルに設定することで、第１の制御電流Ｉ１３及び第２の制御電流Ｉ２３の電流値を調整することができる。したがって、ＯＴＡ回路５０ＣのＧｍを負の値から正の値まで切り替えることができる。
図１８は、ＯＴＡ回路に使用されるＧｍ補償バイアス回路の第１の構成例を示す図である。Ｇｍ補償バイアス回路１２０Ａは、Ｇｍ補償回路の一例であり、ＯＴＡ回路３６に入力される交流波の差動入力電圧ＩＮ＋，ＩＮ−の中心電圧である直流電圧成分Ｖｎｄｃを供給する。直流電圧成分Ｖｎｄｃは、上述の入力電圧Ｖｒｅｆｎ１として供給される。また、直流電圧成分Ｖｎｄｃと交流信号とが加算器１２８，１２９により加算されることで、差動入力電圧ＩＮ＋，ＩＮ−が生成される。加算器１２８，１２９は、例えば、抵抗と容量とにより形成されたハイパスフィルタである。
Ｇｍ補償回路は、ＭＯＳと負荷抵抗とが直列に接続された増幅回路に接続され、当該ＭＯＳのゲートをバイアスする。Ｇｍ補償回路は、ＭＯＳのＧｍが負荷抵抗の抵抗値に反比例することを補償するゲート電圧を生成するバイアス回路である。
Ｇｍ補償バイアス回路１２０Ａは、第１のＰＭＯＳ１２１及び第２のＰＭＯＳ１２３と、第１のＮＭＯＳ１２２及び第２のＮＭＯＳ１２４とを有する。第１のＰＭＯＳ１２１は、電源電位ＶＤＤに接続されるソースと、ゲートと、そのゲートに接続されるドレインとを有する。第１のＮＭＯＳ１２２は、第１のＰＭＯＳのドレインに接続されるドレインと、ゲートと、抵抗１２７を介して基準電位ＶＳＳに接続されるソースとを有する。第２のＰＭＯＳ１２３は、電源電位ＶＤＤに接続されるソースと、第１のＰＭＯＳ１２１のゲートに接続されるゲートと、ドレインを有する。第２のＮＭＯＳ１２４は、第２のＰＭＯＳのドレインに接続されるドレインと、そのドレインに接続されるゲートと、基準電位ＶＳＳに接続されるソースとを有する。第２のＰＭＯＳ１２３のドレインと第２のＮＭＯＳ１２４のドレインとの接続ノードから直流電圧成分Ｖｎｄｃが出力される。
Ｇｍ補償バイアス回路１２０Ａは、第１のトランジスタ対５２，５３及び第２のトランジスタ対６８，６９のＧｍを制御信号により調整する。例えば、抵抗１２７は、制御信号の一例である制御電圧に応じて抵抗値が変化する可変抵抗でもよい。これにより、Ｇｍ補償バイアス回路１２０ＡのＧｍを変更することができるので、フィルタのカットオフ周波数の調整することができる。
図１９は、ＯＴＡ回路に使用されるＧｍ補償バイアス回路の第２の構成例を示す図である。Ｇｍ補償バイアス回路１２０Ｂは、Ｇｍ補償回路の一例であり、Ｇｍ補償バイアス回路１２０Ａ（図１８参照）に対して、第３のＰＭＯＳ１２５と、第３のＮＭＯＳ１２６とを備える。
第３のＰＭＯＳ１２５は、電源電位ＶＤＤに接続されるソースと、第１のＰＭＯＳ１２１のゲートに接続されるゲートと、ドレインを有する。第３のＮＭＯＳ１２６は、基準電位ＶＳＳに接続されるソースと、第３のＰＭＯＳ１２５のドレインに接続されるドレインと、そのドレインに接続されるゲートとを有する。第３のＰＭＯＳ１２５のドレインと第３のＮＭＯＳ１２６のドレインとの接続ノードから直流電圧成分Ｖｎｄｃが出力される。
Ｇｍ補償バイアス回路１２０Ｂは、第１のトランジスタ対５２，５３及び第２のトランジスタ対６８，６９のＧｍを制御信号により調整する。例えば、第３のＰＭＯＳ１２５と第３のＮＭＯＳ１２６の少なくとも一方は、トランジスタアレイ構成とし、アレイ内のユニットトランジスタのゲート電圧を制御信号により制御することで、第３のＮＭＯＳ１２６の電流密度を変更可能な構成が形成されてもよい。これにより、ＯＴＡのＧｍ値を可変とすることができ、フィルタのカットオフ周波数を調整することができる。
以上、ＯＴＡ回路及びフィルタを実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
例えば、各ＯＴＡ回路において、ＮＭＯＳとＰＭＯＳとが互いに置換され、且つ、電源電位ＶＤＤと基準電位ＶＳＳとが互いに置換されてもよい。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
ソースが基準電位に接続される第１のトランジスタ対を有し、前記第１のトランジスタ対のゲートに入力される差動入力電圧を第１の制御電流に変換する第１の入力段と、
ソースが前記基準電位に接続される第２のトランジスタ対を有し、前記第２のトランジスタ対のゲートに入力される前記差動入力電圧を第２の制御電流に変換する第２の入力段と、
差動出力電流のうち一方の出力電流を前記第１の制御電流に応じて生成する第１の出力回路と、
前記差動出力電流のうち他方の出力電流を前記第２の制御電流に応じて生成する第２の出力回路とを備える、ＯＴＡ回路。
（付記２）
前記第１の出力回路は、前記第１の制御電流が供給される第１のノードに接続される第１の電流源と、前記第１のノードにソースが接続される第１のトランジスタと、前記第１のトランジスタのドレインに接続される第２の電流源とを有し、前記第１のトランジスタのドレインから前記一方の出力電流を出力し、
前記第２の出力回路は、前記第２の制御電流が供給される第２のノードに接続される第３の電流源と、前記第２のノードにソースが接続される第２のトランジスタと、前記第２のトランジスタのドレインに接続される第４の電流源とを有し、前記第２のトランジスタのドレインから前記他方の出力電流を出力する、付記１に記載のＯＴＡ回路。
（付記３）
前記第１の電流源は、ソースが前記基準電位に接続され且つドレインが前記第１のノードに接続される第３のトランジスタを有し、
前記第３の電流源は、ソースが前記基準電位に接続され且つドレインが前記第２のノードに接続される第４のトランジスタを有する、付記２に記載のＯＴＡ回路。
（付記４）
前記差動入力電圧を分圧して前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートに供給する分圧回路を備える、付記３に記載のＯＴＡ回路。
（付記５）
前記第１のノードと前記第２のノードとの間に接続される容量を備える、付記２から４のいずれか一項に記載のＯＴＡ回路。
（付記６）
前記容量は、制御信号により容量値が変化する可変容量アレイである、付記５に記載のＯＴＡ回路。
（付記７）
前記第２の電流源は、複数のトランジスタが接続されるカスコード構成を有し、
前記第４の電流源は、複数のトランジスタが接続されるカスコード構成を有する、付記２から６のいずれか一項に記載のＯＴＡ回路。
（付記８）
前記第１のトランジスタ対は、前記差動入力電圧のうち一方の入力電圧がゲートに入力される第５のトランジスタと、前記差動入力電圧のうち他方の入力電圧がゲートに入力される第６のトランジスタとの対であり、
前記第１の入力段は、前記第５のトランジスタのドレイン電流から前記第６のトランジスタのドレイン電流を引いて前記第１の制御電流を生成し、
前記第２のトランジスタ対は、前記一方の入力電圧がゲートに入力される第７のトランジスタと、前記他方の入力電圧がゲートに入力される第８のトランジスタとの対であり、
前記第２の入力段は、前記第８のトランジスタのドレイン電流から前記第７のトランジスタのドレイン電流を引いて前記第２の制御電流を生成する、付記１から７のいずれか一項に記載のＯＴＡ回路。
（付記９）
複数の前記第１の入力段と複数の前記第２の入力段とを備えるとともに、
複数の前記第１の入力段の中から、前記第１の制御電流を前記第２の制御電流として前記第２の出力回路に供給する入力段を選択する第１の選択部と、
複数の前記第２の入力段の中から、前記第２の制御電流を前記第１の制御電流として前記第１の出力回路に供給する入力段を選択する第２の選択部を備える、付記１から８のいずれか一項に記載のＯＴＡ回路。
（付記１０）
前記差動入力電圧の中心電圧である直流電圧を供給するＧｍ補償回路が接続される、付記１から９のいずれか一項に記載のＯＴＡ回路。
（付記１１）
前記Ｇｍ補償回路は、前記第１のトランジスタ対及び前記第２のトランジスタ対のＧｍを制御信号により調整する、付記１０に記載のＯＴＡ回路。
（付記１２）
第１のＯＴＡ回路と、
前記第１のＯＴＡ回路の出力段に入力部が接続されるオペアンプと、
前記オペアンプの出力部に入力段が接続され、前記オペアンプの入力部に出力段が接続される第２のＯＴＡ回路と、
前記第１のＯＴＡ回路の出力段及び前記第２のＯＴＡ回路の出力段から出力される差動出力電流が供給され、前記オペアンプの入力部と前記オペアンプの出力部との間に接続される一対の容量とを備え、
前記第１のＯＴＡ回路と前記第２のＯＴＡ回路は、それぞれ、
ソースが基準電位に接続される第１のトランジスタ対を有し、前記第１のトランジスタ対のゲートに入力される差動入力電圧を第１の制御電流に変換する第１の入力段と、
ソースが前記基準電位に接続される第２のトランジスタ対を有し、前記第２のトランジスタ対のゲートに入力される前記差動入力電圧を第２の制御電流に変換する第２の入力段と、
前記差動出力電流のうち一方の出力電流を前記第１の制御電流に応じて生成する第１の出力回路と、
前記差動出力電流のうち他方の出力電流を前記第２の制御電流に応じて生成する第２の出力回路とを備える、フィルタ。
（付記１３）
前記オペアンプは、
ソースが電源電位に接続され、前記入力部である第３のトランジスタ対と、
ソースが前記基準電位に接続される第４のトランジスタ対とを有し、
前記第３のトランジスタ対の一方のトランジスタのドレインと、前記第４のトランジスタ対の一方のトランジスタのドレインとの接続点から差動出力の一方が出力され、
前記第３のトランジスタ対のもう一方のトランジスタのドレインと、前記第４のトランジスタ対のもう一方のトランジスタのドレインとの接続点から差動出力のもう一方が出力される、付記１２に記載のフィルタ。
（付記１４）
前記第３のトランジスタ対のゲート間に接続されるゲート間容量を備える、付記１３に記載のフィルタ。
（付記１５）
前記ゲート間容量は、制御信号に応じて容量値が変化する可変容量アレイである、付記１４に記載のフィルタ。
（付記１６）
前記第３のトランジスタ対と前記第４のトランジスタ対との少なくとも一方は、カスコード構成である、付記１３から１５のいずれか一項に記載のフィルタ。
１０，３６，３８，４２，４４，５０ ＯＴＡ回路
２６，３１，３５，４１ フィルタ
３４ 受信装置
３７，４３，８０ オペアンプ
５２ トランジスタ（第５のトランジスタの一例）
５３ トランジスタ（第６のトランジスタの一例）
５８ トランジスタ（第１の電流源の一例。第３のトランジスタの一例）
５９ トランジスタ（第３の電流源の一例。第４のトランジスタの一例）
６０ トランジスタ（第１のトランジスタの一例）
６１ トランジスタ（第２のトランジスタの一例）
６５ トランジスタ（第２の電流源の一例）
６６ トランジスタ（第４の電流源の一例）
７３ 分圧回路

Claims (16)

  1. ソースが基準電位に接続される第１のトランジスタ対を有し、前記第１のトランジスタ対のゲートに入力される差動入力電圧を第１の制御電流に変換する第１の入力段と、
    ソースが前記基準電位に接続される第２のトランジスタ対を有し、前記第２のトランジスタ対のゲートに入力される前記差動入力電圧を第２の制御電流に変換する第２の入力段と、
    差動出力電流のうち一方の出力電流を前記第１の制御電流に応じて生成する第１の出力回路と、
    前記差動出力電流のうち他方の出力電流を前記第２の制御電流に応じて生成する第２の出力回路とを備える、ＯＴＡ回路。
  2. 前記第１の出力回路は、前記第１の制御電流が供給される第１のノードに接続される第１の電流源と、前記第１のノードにソースが接続される第１のトランジスタと、前記第１のトランジスタのドレインに接続される第２の電流源とを有し、前記第１のトランジスタのドレインから前記一方の出力電流を出力し、
    前記第２の出力回路は、前記第２の制御電流が供給される第２のノードに接続される第３の電流源と、前記第２のノードにソースが接続される第２のトランジスタと、前記第２のトランジスタのドレインに接続される第４の電流源とを有し、前記第２のトランジスタのドレインから前記他方の出力電流を出力する、請求項１に記載のＯＴＡ回路。
  3. 前記第１の電流源は、ソースが前記基準電位に接続され且つドレインが前記第１のノードに接続される第３のトランジスタを有し、
    前記第３の電流源は、ソースが前記基準電位に接続され且つドレインが前記第２のノードに接続される第４のトランジスタを有する、請求項２に記載のＯＴＡ回路。
  4. 前記差動入力電圧を分圧して前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートに供給する分圧回路を備える、請求項３に記載のＯＴＡ回路。
  5. 前記第１のノードと前記第２のノードとの間に接続される容量を備える、請求項２から４のいずれか一項に記載のＯＴＡ回路。
  6. 前記容量は、制御信号により容量値が変化する可変容量アレイである、請求項５に記載のＯＴＡ回路。
  7. 前記第２の電流源は、複数のトランジスタが接続されるカスコード構成を有し、
    前記第４の電流源は、複数のトランジスタが接続されるカスコード構成を有する、請求項２から６のいずれか一項に記載のＯＴＡ回路。
  8. 前記第１のトランジスタ対は、前記差動入力電圧のうち一方の入力電圧がゲートに入力される第５のトランジスタと、前記差動入力電圧のうち他方の入力電圧がゲートに入力される第６のトランジスタとの対であり、
    前記第１の入力段は、前記第５のトランジスタのドレイン電流から前記第６のトランジスタのドレイン電流を引いて前記第１の制御電流を生成し、
    前記第２のトランジスタ対は、前記一方の入力電圧がゲートに入力される第７のトランジスタと、前記他方の入力電圧がゲートに入力される第８のトランジスタとの対であり、
    前記第２の入力段は、前記第８のトランジスタのドレイン電流から前記第７のトランジスタのドレイン電流を引いて前記第２の制御電流を生成する、請求項１から７のいずれか一項に記載のＯＴＡ回路。
  9. 複数の前記第１の入力段と複数の前記第２の入力段とを備えるとともに、
    複数の前記第１の入力段の中から、前記第１の制御電流を前記第２の制御電流として前記第２の出力回路に供給する入力段を選択する第１の選択部と、
    複数の前記第２の入力段の中から、前記第２の制御電流を前記第１の制御電流として前記第１の出力回路に供給する入力段を選択する第２の選択部を備える、請求項１から８のいずれか一項に記載のＯＴＡ回路。
  10. 前記差動入力電圧の中心電圧である直流電圧を供給するＧｍ補償回路が接続される、請求項１から９のいずれか一項に記載のＯＴＡ回路。
  11. 前記Ｇｍ補償回路は、前記第１のトランジスタ対及び前記第２のトランジスタ対のＧｍを制御信号により調整する、請求項１０に記載のＯＴＡ回路。
  12. 第１のＯＴＡ回路と、
    前記第１のＯＴＡ回路の出力段に入力部が接続されるオペアンプと、
    前記オペアンプの出力部に入力段が接続され、前記オペアンプの入力部に出力段が接続される第２のＯＴＡ回路と、
    前記第１のＯＴＡ回路の出力段及び前記第２のＯＴＡ回路の出力段から出力される差動出力電流が供給され、前記オペアンプの入力部と前記オペアンプの出力部との間に接続される一対の容量とを備え、
    前記第１のＯＴＡ回路と前記第２のＯＴＡ回路は、それぞれ、
    ソースが基準電位に接続される第１のトランジスタ対を有し、前記第１のトランジスタ対のゲートに入力される差動入力電圧を第１の制御電流に変換する第１の入力段と、
    ソースが前記基準電位に接続される第２のトランジスタ対を有し、前記第２のトランジスタ対のゲートに入力される前記差動入力電圧を第２の制御電流に変換する第２の入力段と、
    前記差動出力電流のうち一方の出力電流を前記第１の制御電流に応じて生成する第１の出力回路と、
    前記差動出力電流のうち他方の出力電流を前記第２の制御電流に応じて生成する第２の出力回路とを備える、フィルタ。
  13. 前記オペアンプは、
    ソースが電源電位に接続され、前記入力部である第３のトランジスタ対と、
    ソースが前記基準電位に接続される第４のトランジスタ対とを有し、
    前記第３のトランジスタ対の一方のトランジスタのドレインと、前記第４のトランジスタ対の一方のトランジスタのドレインとの接続点から差動出力の一方が出力され、
    前記第３のトランジスタ対のもう一方のトランジスタのドレインと、前記第４のトランジスタ対のもう一方のトランジスタのドレインとの接続点から差動出力のもう一方が出力される、請求項１２に記載のフィルタ。
  14. 前記第３のトランジスタ対のゲート間に接続されるゲート間容量を備える、請求項１３に記載のフィルタ。
  15. 前記ゲート間容量は、制御信号により容量値が変化する可変容量アレイである、請求項１４に記載のフィルタ。
  16. 前記第３のトランジスタ対と前記第４のトランジスタ対との少なくとも一方は、カスコード構成である、請求項１３から１５のいずれか一項に記載のフィルタ。
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