JP2005080194A

JP2005080194A - アクティブフィルタ回路の設計方法

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Publication number: JP2005080194A
Application number: JP2003311463A
Authority: JP
Inventors: Gougi Matsumoto; 剛宜松本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-09-03
Filing date: 2003-09-03
Publication date: 2005-03-24

Abstract

【課題】従来と比べて周波数特性が劣るＧＢ積の低い差動増幅器を用いて所望の周波数特性を有するアクティブフィルタ回路を実現することができ、回路の消費電力を低減する。
【解決手段】差動増幅器として理想差動増幅器を用いた場合に所望のカットオフ周波数が得られるアクティブフィルタ回路の型を決定し、差動増幅器として理想差動増幅器を用い前記カットオフ周波数を変移させた周波数をカットオフ周波数とする前記型のアクティブフィルタ回路を構成した場合の前記抵抗および容量の素子値と、差動増幅器として所与のＧＢ積から決定される増幅率を有する実差動増幅器を用いて同じ型のアクティブフィルタ回路を構成した場合の前記抵抗および容量の素子値とを一致させることにより前記抵抗および容量の素子値の解を求める。
【選択図】図１

Description

本発明は半導体集積回路で構成したアクティブフィルタ回路の設計方法に関し、特に消費電力を低減して所望のフィルタ特性を実現する技術に係る。

抵抗と容量と差動増幅器で構成するアクティブフィルタ回路を用いてローパスフィルタを実現する場合、通常は理想状態の差動増幅器を用いることを想定し、伝達関数を求めた後に各素子値を求める。

その際に、所望の周波数特性におけるカットオフ周波数の１００倍以上もの利得帯域幅積（ＧＢ積）を有する差動増幅器を使用することで理想状態に近い特性を得る。これは、現実の差動増幅器が理想の差動増幅器と異なり、周波数の増加に伴い増幅率が低下することに起因する。

理想状態の差動増幅器を用いることを想定しているが、回路構成を簡素化し、消費電力を減らして所望の周波数特性を実現する技術もある（例えば、特許文献１参照）。また、現実の差動増幅器の特性を考慮し、回路構成の工夫により高精度化を図る技術や、製造段階での周波数特性の調整を容易にする技術がある（例えば、特許文献２、３、４参照）。また、アナログフィルタの設計方法については非特許文献１が詳しい。
特許第３１４９５２８号公報（第２−７頁、第３図）特許第２８４０４９０号公報特開平７−２４０６６３号公報特開２００２−１９８７７８号公報著者 M.E. VAN VALKENBURG 監訳者柳沢健、「アナログフィルタの設計」、秋葉出版、１９８６年２月１日

通常、差動増幅器はＧＢ積を高くすると消費電力が増加する。近年広まりつつある広帯域通信機器に使用されるフィルタ回路は、デジタルデータ通信など非音声でも使用され、音声帯のみの場合に比べてはるかに高い周波数帯での特性が求められる。

半導体集積回路で広帯域の周波数特性を有するフィルタを作成するには、デジタルフィルタよりもアナログフィルタで構成する方が面積やコストなどの面で有利な場合が多く、アナログフィルタの中でも各素子の変化に対して周波数特性の感度が低いアクティブフィルタ回路が多用される。

高い周波数帯で所望の周波数特性を得るにはＧＢ積が高く、消費電力も大きい差動増幅器を用いなければならない。一方、通信機器の携帯性が高まり、機器の動作時間をできるだけ長くするために、フィルタ回路においても消費電力の低減が必要となっている。

本発明は上記事情に鑑みてなされたもので、従来のアクティブフィルタ回路の構成と比べて周波数特性が劣るＧＢ積の低い差動増幅器を用いても所望の周波数特性を有するローパスフィルタを実現することができ、回路の消費電力を低減することができるアクティブフィルタ回路の設計方法を提供することを目的とする。

本発明のアクティブフィルタ回路の設計方法は、抵抗、容量および差動増幅器を含むアクティブフィルタ回路の設計方法であって、差動増幅器として理想差動増幅器を用いた場合に所望のカットオフ周波数が得られるアクティブフィルタ回路の型を決定し、差動増幅器として理想差動増幅器を用い前記カットオフ周波数を変移させた周波数をカットオフ周波数とする前記型のアクティブフィルタ回路を構成した場合の前記抵抗および容量の素子値と、差動増幅器として所与のＧＢ積から決定される増幅率を有する実差動増幅器を用いて前記型のアクティブフィルタ回路を構成した場合の前記抵抗および容量の素子値とを一致させることにより前記抵抗および容量の素子値の解を求める。

上記構成によれば、有限の増幅率を有する実差動増幅器を用いて構成されるアクティブフィルタ回路を直接解析する代わりに、カットオフ周波数を変移させた周波数をカットオフ周波数とする同じ型のアクティブフィルタ回路の解を求めることになるので、ＧＢ積の低い差動増幅器を用いてアクティブフィルタ回路を構成する際に、容易に回路の素子値を決定することができ、低消費電力のアクティブフィルタ回路を容易に設計することができる。

また、本発明のアクティブフィルタ回路の設計方法は、抵抗および容量および差動増幅器で構成されるアクティブフィルタ回路の設計方法であって、カットオフ周波数およびこのカットオフ周波数における減衰量を含む所望の周波数特性を決定するステップと、前記周波数特性の実現が可能なアクティブフィルタ回路の型を決定し、前記アクティブフィルタ回路を理想差動増幅器を用いて構成した場合の前記抵抗および容量の素子値とカットオフ周波数の関係式を求めるステップと、理想差動増幅器に代えて有限の増幅率Ａを有する実差動増幅器を用いて前記アクティブフィルタ回路を構成した場合の伝達関数を求めるステップと、目標電流値から前記実差動増幅器のＧＢ積を決定し、前記カットオフ周波数における前記増幅率Ａを求めるステップと、前記カットオフ周波数を該カットオフ周波数に変数Ｍを乗じた式に変えた前記関係式と前記カットオフ周波数における増幅率Ａと前記減衰量とを前記伝達関数に代入して変数Ｍの値を得るステップと、前記カットオフ周波数に前記変数Ｍの値を乗じた値を前記関係式に代入して前記素子値を決定するステップとを備える。

上記構成によれば、目標電流値から実差動増幅器のＧＢ積を低く決定し、この差動増幅器を用いて所望のカットオフ周波数を有するアクティブフィルタ回路を構成する際に、カットオフ周波数をＭ倍に変移させた周波数をカットオフ周波数とする同じ型のアクティブフィルタ回路の解を求めることで、容易に回路の素子値を決定することができるため、低消費電力のアクティブフィルタ回路を容易に設計することができる。

本発明のアクティブフィルタ回路は、本発明のアクティブフィルタ回路の設計方法により決定された抵抗および容量の素子値を有する。

上記構成によれば、目標電流値から決定されたＧＢ積の低い実差動増幅器を用いたアクティブフィルタ回路が得られるため、回路の低消費電力を低減することができる。

さらに、差動増幅器の増幅率を可変するバイアス電流制御手段を前記差動増幅器に付加する。

上記構成によれば、バイアス電流制御手段により差動増幅器の増幅率を可変することができるため、製造された後の素子のばらつきによるアクティブフィルタ回路のカットオフ周波数のずれを校正することができる。

本発明によれば、従来と比べて周波数振幅特性が劣るＧＢ積の低い差動増幅器を用いても所望のカットオフ特性を有するアクティブフィルタ回路を構成することができる。その結果、消費電力を大幅に削減したアクティブフィルタ回路を構成することができる。

本発明に係るアクティブフィルタ回路設計方法は、理想的でない現実の差動増幅器を用いたアクティブフィルタ回路において、所望のカットオフ周波数を得るための素子値を決定するものである。以下、本発明の最良の実施形態について図面を参照しながら詳細に説明する。

図１は本発明の一実施の形態に係るアクティブフィルタ回路設計方法を示すフローチャートである。ここで、図９に構成を示す２次のバタワース型フィルタを設計する例を用いて、本実施形態の設計方法を説明する。

図９において、入力Vinは抵抗R1と抵抗R3を介して差動増幅器の負入力V1に接続され、差動増幅器の負入力V1は容量C2を介して出力Voutに接続されている。抵抗R1と抵抗R3の接続点は抵抗R2を介して差動増幅器の出力Voutに接続され、さらに容量C1を介して接地されている。また、差動増幅器の正入力V2は接地されている。

このようなアクティブフィルタ回路を設計するために、図１において、最初にステップ１０１でカットオフ周波数Fcとその周波数での減衰量Dを決定する。カットオフ周波数は周波数振幅特性が通過域から3db下がる周波数を指すものとする。ここでは、Fcを2MHz、Dを-3dbとする。

ステップ１０２で所望のフィルタ特性を得ることができるアクティブフィルタ回路の型を決め、まず、差動増幅器が周波数によらず無限の増幅率を有する理想差動増幅器であるとして伝達関数を求める。ここでは、アクティブフィルタ回路の型は図１に示す２次のバタワース型フィルタとするので、伝達関数は数１で表される。

数１では、右辺に負符号があることで反転の特性を有する。本発明は周波数振幅特性に着目しており、反転の特性は周波数振幅特性に影響しないため、本発明の説明の本質には係らない。

数１で求めた伝達関数から、ステップ１０３でFcと素子値の関係式を求める。一般に２次のローパスフィルタ回路の伝達関数は、カットオフ周波数Wc=2πFcと尖鋭度Qを用いて、数２で与えられる。

数１と数２から式の自由度を減らすため、R1=R2=R3=Rという制約を与えると、C1とC2は数３で決定される。ここで、D=-3dbであることから、Q=0.7071で与えれば良い。

なお、アクティブフィルタ回路の素子値の計算方法は、目的とするフィルタ特性に適合する方法であれば、上記方法に限定されるものではない。

以上の手順で得られたアクティブフィルタ回路の周波数振幅特性を試算する。ここで、Rを10kΩとしてC1とC2の素子値を決定し、表１のように与えるものとする。

図２の２０１は、図９のアクティブフィルタ回路に対して表１の素子値を割り当てた場合の周波数振幅特性を示すグラフである。カットオフ周波数が1.99MHzであり、ほぼ設計値どおりの特性が実現されている。なお、所望の周波数振幅特性は２０１と同様となっており、図２の２０１に重ねて表示している。

図２に示した周波数特性２０１は差動増幅器が理想状態の場合のものであるが、現実に使用される差動増幅器は周波数特性を持つため、図２に示された特性にはならない。そこで、差動増幅器が理想状態の場合と現実の場合について、それぞれがカットオフ周波数に及ぼす影響について考察する。

まず、一般的な差動増幅器の構成および設計方法を説明する。図３は一般的な差動増幅器の構成を示す回路図である。なお、以下の説明では、Ｎチャネルトランジスタのサブストレートは接地に、Ｐチャネルトランジスタのサブストレートは電源に接続するものとする。

差動増幅器は通常、差動段と出力段に分けることができる。図４は、図３の差動増幅器の構成を小信号等価回路で置き換えた回路図である。図４の容量はsパラメータで表示している。なお、以下の説明は、本発明の設計手法を説明するためのものであり、差動増幅器を図３および図４の構成に限定するものではない。

図４におけるgm1、gm3は相互コンダクタンスであり、飽和領域において数４で表される。また、gd1、gd3、gd5は飽和ドレイン抵抗の逆数であるドレインコンダクタンスであり、飽和領域において数５で表される。

実際の回路には寄生容量や負荷容量が存在し、図３において、これらを合成した容量を寄生容量Caおよび負荷容量CLとしている。これらの容量が差動増幅器に周波数特性を持たせる。一般にCaの影響を減らすために位相補償容量としてCc>>CaなるCcを挿入する。

図４における差動増幅器の伝達関数はキルヒホッフの電流法則を用いて求めることができ、数６のように表現される。

数６の伝達関数から、分母が零となる極の周波数は数７および数８で表すことができる。数７のsp1は第１の極であり数８のsp2は第２の極である。

また、数６の伝達関数からＧＢ積、すなわち周波数振幅特性において増幅率が0db（１倍）になる周波数を求める。これは数９で表される。

次に、ＧＢ積を決定した場合の、図３における各トランジスタの大きさの決定方法を説明する。ここで、図３中のPMOS、NMOSの基本パラメータは表２を想定する。また、図４のCcを6pF、CLを20pFと想定する。さらに、出力Voutから取り出す出力電流を1mAと想定する。

ＧＢ積を決定した場合のgm1を数９により計算することができる。次に、gm1から数４、表２を用いてTr3のIdsが求まり、数４、数５からgm3とgd3が求まる。次に、数８からgm6を求める。このとき差動増幅器の位相余裕を十分に得るため、sp2はＧＢ積の３倍にとるものとする。

次に求まったgm6から数４、表２を用いてTr6のIdsを求め、数５からgd6を計算する。Tr7のIdsには出力Voutの負荷電流1mAとTr6のIdsの合計の電流が流れるため、この合計値から数５を用いgd7を計算する。差動増幅器の消費電力はTr5とTr7のIdsの合計値となる。すなわち、Tr3=Tr4であり、Tr5のIdsはTr3のIdsの２倍となり、Tr7のIdsは上記のごとく計算の過程で求まる。

図５は、上記一般的な設計手法による差動増幅器について、カットオフ周波数の１００倍となる200MHzのＧＢ積を持つ差動増幅器と、カットオフ周波数の１０倍となる20MHzのＧＢ積を持つ差動増幅器の周波数振幅特性を示すグラフである。ここでは、差動増幅器の正入力を０Ｖとしており、５０１はＧＢ積が200MHzの場合の周波数振幅特性、５０２はＧＢ積が20MHzの場合の周波数振幅特性をそれぞれ示している。

次に、図９のアクティブフィルタ回路の差動増幅器が数６で示す伝達関数を持つとして伝達関数を求めた結果を数１０に示す。式の簡単化のため、数６の各値をK1〜K5で記載した。

図２の２０２は、数１０の伝達関数につき、表１の素子値を用い、カットオフ周波数の１００倍となる200MHzのＧＢ積を持つ差動増幅器を構成した場合の周波数特性を示すグラフである。カットオフ周波数は1.984MHzとなり、設計値である2MHzに対して0.82%下回っているが、ほぼ所望の特性を得られている。

次に、ＧＢ積が低い差動増幅器を使用した場合を検討する。図６の６０２は、ＧＢ積をカットオフ周波数の１０倍である20MHzとして、上述の手法にて求めた周波数特性を示すグラフである。図６の６０１は所望の周波数振幅特性を示すグラフである。

図６に示す結果は、カットオフ周波数が1.85MHzとなり、設計値である２MHzに対し7.53%も下回っている。これは差動増幅器の増幅率が周波数が高くなるに連れて減衰することに起因する。

ここで、我々は、理想差動増幅器を用いて設計段階で予めカットオフ周波数を高く設定して素子値を求めておくことにより、実際の差動増幅器で所望のカットオフ周波数を得ることができることを見出した。

再び図１のフローチャートに戻り、以降のステップで、理想的でない差動増幅器を用いる場合に予めカットオフ周波数をどの位ずらして設計するかを求める。ステップ１０４で、差動増幅器の増幅率Aを、Vout=A*(V2-V1)として、アクティブフィルタ回路の伝達関数を求める。図９においてV2=0であるので、伝達関数は数１１で表される。

次にステップ１０５で、目標とする電流値から差動増幅器のＧＢ積を決定する。ここでは前述のＧＢ積が20MHzの差動増幅器を用いる。次にステップ１０６で、カットオフ周波数Fcにおける差動増幅器の増幅率Aを求める。これは数９でＧＢ積を20MHzとし、数６においてs=2πFc*i（iは虚数単位）を代入したもので、数１２のように複素数で表現される。

次にステップ１０７で、ステップ１０３で求めた式に、差動増幅器の増幅率Aとカットオフ周波数Fcに変数Mを掛けた値を代入する。これは数１３で表される。

先に求めたAをA=X*i+Yとおき、数１２、数１３を数１１に代入すると伝達関数は数１４で表現される。

次にステップ１０８で、ステップ１０７で求めた式と、ステップ１０１で決めた所望の減衰量を等式とし、これを変数Mについて解く。この等式は数１５で表される。数１６に示すこれまでに求めた値を数１５に代入しMの値を求める。

この結果、M=1.088となる。すなわち、理想差動増幅器にて素子値を設計する際に、カットオフ周波数を設計値2MHzに対して8.8%増加させ、2.18MHzに設定して設計すれば良いこととなる。

ステップ１０９で、カットオフ周波数Fcに変数Mを掛けた値を新たなカットオフ周波数Fcとし、アクティブフィルタ回路の各素子値を決定する。この結果、理想的でない差動増幅器にて所望のカットオフ周波数が得られることは前記の通りである。

この手法で得た素子値を表３に示す。表１に比し容量の多少の増加があるが、ほぼ同じ大きさの素子値であり、回路規模に大きな影響は及ぼさない。

図７は、このときのアクティブフィルタ回路の周波数特性を示すグラフである。７０１は所望の周波数振幅特性であり、７０２はカットオフ周波数を2.18MHzに設定し理想差動増幅器を用いた場合の周波数振幅特性であり、７０３はカットオフ周波数を2.18MHzに設定し実際の差動増幅器用いた場合の周波数振幅特性である。７０４は2MHzでのグラフであり、カットオフ周波数が1.9978MHzで設計値である2MHzに対し0.11%減となり、理想状態とほぼ同様のカットオフ周波数が得られていることが分かる。

次に本発明の効果を示すために、消費電力を比較する。図８は上述例の差動増幅器におけるＧＢ積と電流値の関係を示すグラフである。200MHzのＧＢ積を有する従来設計による差動増幅器の消費電流は前述の計算から6.81mAとなる（８０１）。一方、本発明の手法を用いた場合の20MHzのＧＢ積を有する差動増幅器の消費電流は1.58mAとなる（８０２）。出力電流を1mAと想定しているため、これを差し引くと、従来手法の5.81mAに対して、本発明の手法では約１／１０の0.58mAとなり、消費電力を大幅に減らせることが分かる。

ところで、以上説明した設計方法によりアクティブフィルタ回路を設計しても、半導体集積回路でアクティブフィルタ回路を作成すると、通常は製造段階で各素子値が設計値からずれて誤差が発生する。そのため周波数振幅特性も設計通りにならず、所望の特性が得られなくなる。

図１２は、上記設計方法で求めた表３の素子値を全て3%減らした場合のアクティブフィルタ回路の周波数振幅特性８０４を示すグラフである。図７の７０３に示したカットオフ周波数が1.9978MHzであったのに対し、図１２の８０４では1.9428MHzとなり、所望の周波数より2.86%も下回っている。

図１１は、本発明の一実施の形態に係るアクティブフィルタ回路において、差動増幅器に付加するためのバイアス電流調整機構の構成を示す回路図である。上記設計方法で素子値が決定された図３の差動増幅器に対して、このバイアス電流調整機構を付加してＧＢ積を調整可能にすることで、素子値に発生した誤差を校正しようとするものである。

差動増幅器のＧＢ積は図８に示すように、Tr5、Tr7に流す電流値が大きくなるにつれ増大する。そこで、図３に示す回路のBIASに図１１のバイアス電流調整機構のBIASを接続し、ＧＢ積を調整できるようにする。

図１１のバイアス電流調整機構の動作を説明する。Tr8はBIASに定電流源I1から電流を供給され、Tr8とTr9、Tr10、Tr11はカレントミラーの構成となり、W/L（L:チャネル長、W:チャネル幅）同士の比により電流値が決定される。

Tr9、Tr10、Tr11は、スイッチSW1、SW2、SW3で切断可能な構成をとり、このスイッチの同通、非同通の組み合わせにより、Tr12に流れる電流値を可変とすることができる。Tr12とそのゲートに接続される図３のTr5およびTr7はカレントミラーの構成となり、Tr5およびTr7の電流はTr12とTr5、Tr7のW/L同士の比で決定される。

このようにしてTr5、Tr7に流す電流値を調整することで、バイアス電流値を可変にすることができ、これによりＧＢ積が調整されるため、素子のばらつきによるアクティブフィルタ回路のカットオフ周波数のずれを校正することができる。

図１０は、本発明に係るアクティブフィルタ回路の用途として、ローパスフィルタを有するQPSKデジタル無線通信機の構成例を示すブロック図である。無線通信機では信号帯域外の不要な輻射を押さえるために、通常、アナログ素子を用いたローパスフィルタを使用する。

図１０において、デジタル無線通信機は送信部９１４と受信部９１５に分けられ、デュプレクサ９０７で分離される。送信部９１５は同相成分（Ｉ成分）と直交成分（Ｑ成分）の２系統のデジタル送信信号がＤＡ変換機９０１でアナログ変換され、本発明によるローパスフィルタ９０２で帯域制限がなされ、局部発振器９０９と９０度移相器９０８と乗算器９０３により直交変調がなされ、加算器９０４にてＩＱ成分が加算され、局部発信器９１２と乗算器９１１とにより無線送信周波数にまで高められ、増幅器９０５を経由しアンテナ９０６から送信される。

受信部９１４はアンテナ９０６で受信された信号が、増幅器９０５で増幅され、復調器９１１で無線送信周波数から復調する信号の帯域まで周波数が低められ、本発明によるローパスフィルタ９１３で帯域制限され、局部発振器９０９と９０度移相器９０８と乗算器９０３により直交復調がなされてＩＱ成分が分離され、本発明によるローパスフィルタ９０２において不要な周波数成分が減衰され、ＡＤ変換機９１０によりデジタル信号に変換される。

本発明の一実施の形態に係るアクティブフィルタ回路設計方法を示すフローチャート。ＧＢ積の高い差動増幅器を用いたローパスフィルタの周波数振幅特性を示すグラフ。一般的な差動増幅器の構成を示す回路図。一般的な差動増幅器の小信号等価回路図。ＧＢ積の高い差動増幅器と低い差動増幅器の周波数振幅特性を示すグラフ。ＧＢ積の低い差動増幅器を用いたローパスフィルタの周波数振幅特性を示すグラフ。本発明の設計方法によるローパスフィルタの周波数振幅特性を示すグラフ。本発明の設計方法による差動増幅器のＧＢ積と消費電流の関係を示すグラフ。２次のバタワース型フィルタ回路の構成を示すブロック図。ローパスフィルタを有するデジタル無線通信機の構成例を示すブロック図。本発明の一実施の形態に係るアクティブフィルタ回路を構成するために差動増幅器に付加するバイアス電流調整機構の構成を示す回路図。素子値を3%減らした場合の周波数振幅特性の変化

符号の説明

１０１〜１０９アクティブフィルタ回路設計方法のステップ
２０１、２０２、５０１、５０２、６０１、６０２、７０１〜７０４、８０３、８０４周波数振幅特性のグラフ
８０１、８０２差動増幅器の消費電流
９０１ＤＡ変換器
９０２、９１３ローパスフィルタ
９０３、９１１乗算器
９０４加算器
９０５増幅器
９０６アンテナ
９０７デュプレクサ
９０８９０度移相器
９０９、９１２局部発信器
９１０ＡＤ変換器
９１４送信部
９１５受信部
C1、C2、Ca、Cc、CL 容量
I1 定電流源
R1〜R3 抵抗
SW1〜SW3 スイッチ
Tr1、Tr2、Tr5、Tr7、Tr8、Tr12 PMOSトランジスタ
Tr3、Tr4、Tr6、Tr9、Tr10、Tr11 NMOSトランジスタ
Vin 入力電圧
Vout 出力電圧

Claims

抵抗、容量および差動増幅器を含むアクティブフィルタ回路の設計方法であって、
前記差動増幅器として理想差動増幅器を用いた場合に所望のカットオフ周波数が得られるアクティブフィルタ回路の型を決定し、
前記差動増幅器として理想差動増幅器を用い前記カットオフ周波数を変移させた周波数をカットオフ周波数とする前記型のアクティブフィルタ回路を構成した場合の前記抵抗および容量の素子値と、前記差動増幅器として所与のＧＢ積から決定される増幅率を有する実差動増幅器を用いて前記型のアクティブフィルタ回路を構成した場合の前記抵抗および容量の素子値とを一致させることにより前記抵抗および容量の素子値の解を求めるアクティブフィルタ回路の設計方法。
抵抗、容量および差動増幅器を含むアクティブフィルタ回路の設計方法であって、
カットオフ周波数および該カットオフ周波数における減衰量を含む所望の周波数特性を決定するステップと、
前記周波数特性の実現が可能なアクティブフィルタ回路の型を決定し、前記アクティブフィルタ回路を理想差動増幅器を用いて構成した場合の前記抵抗および容量の素子値とカットオフ周波数の関係式を求めるステップと、
理想差動増幅器に代えて有限の増幅率Ａを有する実差動増幅器を用いて前記アクティブフィルタ回路を構成した場合の伝達関数を求めるステップと、
目標電流値から前記実差動増幅器のＧＢ積を決定し、前記カットオフ周波数における前記増幅率Ａを求めるステップと、
前記カットオフ周波数を該カットオフ周波数に変数Ｍを乗じた式に変えた前記関係式と前記カットオフ周波数における増幅率Ａと前記減衰量とを前記伝達関数に代入して変数Ｍの値を得るステップと、
前記カットオフ周波数に前記変数Ｍの値を乗じた値を前記関係式に代入して前記素子値を決定するステップと、
を備えるアクティブフィルタ回路の設計方法。
請求項１または２のアクティブフィルタ回路設計方法により決定された抵抗および容量の素子値を有するアクティブフィルタ回路。
差動増幅器の増幅率を可変するバイアス電流制御手段を前記差動増幅器に付加した請求項３記載のアクティブフィルタ回路。
請求項３または４記載のアクティブフィルタ回路を、変復調された高周波信号の処理に用いた通信装置。