JP2012119835A - アクティブフィルタ - Google Patents
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Abstract
【解決手段】位相容量素子を含む演算増幅器、フィルタ用抵抗素子、フィルタ用容量素子、バイアス回路を含むアクティブフィルタにおいて、バイアス回路を、ゲート同士が接続されるMOSTr41、42、MOSTr41とドレイン同士が接続されるMOSTr43、MOSTr44とゲート同士が接続され、MOSTr42とドレイン同士が接続されるMOSTr44、MOSTr41またはMOSTr42のうちのいずれか1つのソースに接続される抵抗素子45、MOSTr41のドレインに接続される出力端子46またはMOSTr44のドレインに接続される出力端子47によって構成し、抵抗素子45を、フィルタ用抵抗素子と同じプロセス条件で製造し、位相補償容量素子をフィルタ用容量素子と同じプロセス条件で製造する。
【選択図】図3
Description
図7は、代表的なアクティブフィルタを示した図である。図7に示したアクティブフィルタは、次数が1次であり、演算増幅器11、抵抗素子12、13、容量素子14からなる。ここで、抵抗素子12、13の抵抗値をそれぞれR12、R13、容量素子14の容量値をC14とする。入力端子16に入力信号電圧Vinを与えることで、出力端子17から出力信号電圧Voutが出力される。演算増幅器11の周波数帯域が十分高い場合、入力電圧Vinに対する出力電圧Voutの比として表されるアクティブフィルタの伝達関数Ho(s)は、式(1)のように記述できる。
Ho(s)=Vout/Vin=G/{1+(s/ωo)} 式(1)
G=−R13/R12 式(2)
ωo=1/(R13・C14) 式(3)
このように、図7のアクティブフィルタは、抵抗素子12、13と容量素子14の値を適当に選ぶことによって、式(1)で示されるように任意のフィルタを実現できる。カットオフ周波数ωoを高くするには、式(3)からもわかるように、抵抗値R13と容量値C14との積を小さくすればよい。
式(4)
式(4)において、V17はアクティブフィルタの出力端子17の出力電圧であり、また、演算増幅器11の出力電圧でもある。V18は演算増幅器11の反転入力端子18の電圧、V16はフィルタの入力端子16の入力電圧である。
V17=−A(s)・V18 式(5)
{(R13/R12)A(s)/(1+sC14・R13)}V16
+[A(s)+1+{(R13/R12)/(1+sC14・R13)}]V17=0 式(6)
H(s)=−(R13/R12)A(s)/(1+sC14・R13)/
[A(s)+1+{(R13/R12)/(1+sC14・R13)}] 式(7)
式(7)中の演算増幅器の伝達関数A(s)は、式(8)のように1ポールモデルで表すことができる。
A(s)=Ao/{1+(s/ωp)} 式(8)
式(8)中のAoは、演算増幅器のDCゲイン、ωpは、演算増幅器の第1ポール周波数(オープンループ特性における帯域に相当する)である。式(8)を式(7)に代入することで、演算増幅器の帯域を考慮に入れたフィルタ伝達関数H(s)は、式(9)のように示される。
H=−(R13/R12)/
[1+{C14・R13+(R12+R13)/(R12・ωgb)}s
+{(C14・R13)/ωgb}s2] 式(9)
ただし、式(9)中のωgbは、式(10)で表されるGB積(Gain Bandwidth積:ゲイン帯域積)と呼ばれる演算増幅器11の動作速度を表す重要なパラメータである。
ωgb=Ao・ωp 式(10)
H=−(R13/R12)/[1+{1/ωo+(R12+R13)/(R12・ωgb)}s
+{1/(ωo・ωgb)}s2] 式(11)
式(11)は、2次のフィルタ特性を表す伝達関数でありこのフィルタのQ値は式(12)で表される。
Q=(ωo・ωgb)1/2/[{(R12+R13)/R12}・ωo+ωgb]
=1/[{(R12+R13)/R12}・(ωo/ωgb)1/2+(ωgb/ωo)1/2]
式(12)
また、式(12)において、
M=(ωo/ωgb) 式(13)
とおいて、Q値を表す式(12)をMで微分すると、式(14)を得る。
dQ/dM=−{(R12+R13)/R12−1/M}
/2・{(R12+R13)/R12・M1/2+M-1/2}・M1/2 式(14)
図9に示したバイアス回路300では、MOSトランジスタ120のドレインに接続される端子122と、抵抗素子121の一方の端子とが接続されている。このようなバイアス回路300では、抵抗素子121の両端子間の電圧を抵抗素子121の抵抗値で割った値の電流がMOSトランジスタ120に流れる。抵抗素子121の両端子間の電圧はほぼ一定であるから、MOSトランジスタ120に流れる電流はほぼ一定となる。
式(15)
ここで、G2はアクティブフィルタのゲインであり、式(16)によって表される。ωo2はアクティブフィルタのカットオフ周波数であり、式(17)によって表される。また、Q2はアクティブフィルタのQ値であり、式(18)によって表される。
G2=−R84/R82 式(16)
ωo2=1/(R83・R84・C85・C86)1/2 式(17)
Q2=R82(C85・R83・R84)1/2
/(R82・R83+R83・R84+R84・R82)・C861/2 式(18)
(V93―V88)/R82+sC85・V93+(V93−V91)/R83
+(V93−V89)/R84=0 式(19)
(V91−V93)/R83+sC86・(V91−V89)=0 式(20)
V89=−A(s)・V91 式(21)
式(19)、式(20)及び式(21)からV93とV91を消去して、入力電圧V88に対する出力電圧V89の比、すなわちフィルタの伝達関数H3(s)=V89/V88を式(22)のように求めることができる。
H3(s)=−1/R82/R83
/[{1/R83/A(s)+s・C86/A(s)+s・C86}
・{1/R82+s・C85+1/R83+1/R84}
−1/R832/A(s)+1/R83/R84] 式(22)
なお、図10のフィルタは3つの抵抗素子R82、R83、R84と2つの容量素子C85、C86からなり、フィルタのパラメータとしては冗長であるため、式(23)においては、R82=R83=R84=R20としている。
H3(s)=−1/[1+{3・C86・R20+(2/ωgb)}s
+{R202・C85・C86+(3・C86・R20+C85・R20)/ωgb}s2
+{(C85・C86・R202)/ωgb}s3] 式(23)
Q=Qo/β 式(24)
ただし、式(24)中において、Qoは、演算増幅器の帯域がアクティブフィルタのカットオフ周波数に対して十分高い時のQ値で具体的には式(18)によって表される。またβは式(25)のように表される。
β=1+{1+(M−Qo)(1−3・M・Qo)
/(6・M・Qo2+2・M2Qo−2・M+Qo)}/M 式(25)
また、本発明のアクティブフィルタは、半導体上に形成された抵抗素子、容量素子、演算増幅器素子とから構成されるアクティブフィルタにおいて、アクティブフィルタのカットオフ周波数と演算増幅器のGB積の比が一定となっていることを特徴とする。
このようなアクティブフィルタを使用すれば、演算増幅器の帯域を従来のアクティブフィルタに比べて格段に低くすることができるので、演算増幅器の低消費電流化が達成できる。また、演算増幅器のGB積を大きくしなくても、アクティブフィルタのカットオフ周波数を従来のものより高くすることができるし、従来なら演算増幅器のGB積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
(実施形態1)
図1は、本発明の実施形態1のアクティブフィルタを説明するための図である。図1において、図7に示した構成と同様の構成には図7と同様の符号を付す。すなわち、図1のアクティブフィルタは、演算増幅器101、演算増幅器101の反転入力端子108と出力端子107との間に接続される抵抗素子13、抵抗素子13と並列に接続される容量素子14と、反転入力端子108に一方の端子が接続される抵抗素子12と、を含んでいる。抵抗素子12の他方の端子は入力端子16に接続される。また、演算増幅器101の出力端子107は、出力端子17に接続され、非反転入力端子109には基準電圧が印加されている。
図2は、演算増幅器101をより詳細に説明するための図である。演算増幅器101は、入力MOSトランジスタ対として動作するn型のMOSトランジスタ21、22と、ロードMOSトランジスタ対として動作するp型のMOSトランジスタ23、24と、MOSトランジスタ21、22へ電流を供給するための電流源として動作し、電流源の電流値をゲート端子35からのフィルタ制御信号で制御されるn型のMOSトランジスタ25と、から構成される差動増幅回路と、p型のMOSトランジスタ26、n型のMOSトランジスタ27からなる出力増幅回路と、抵抗素子28と、位相補償容量素子29(容量値C1)とからなる位相補償回路と、を含む演算増幅器である。
MOSトランジスタ21のドレインはMOSトランジスタ23のドレインに、MOSトランジスタ22のドレインはMOSトランジスタ24のドレインに接続される。また、MOSトランジスタ21のドレインは、MOSトランジスタ23、24のゲートに接続されている。MOSトランジスタ24のドレインは、MOSトランジスタ26のゲート及び抵抗素子28の一の端子に接続されている。さらに、MOSトランジスタ21のゲート端子31は、演算増幅器の反転入力端子であり、図1の端子108に対応する。またMOSトランジスタ22のゲート端子32は、演算増幅器の非反転入力端子であり、図1の端子109に対応する。
MOSトランジスタ43、44のトランジスタサイズ(チャネル長及びチャネル幅)は等しく、MOSトランジスタ41、42とのトランジスタサイズの比N(以下、トランジスタサイズ比N:Nは1より大きい任意の値)は、式(26)のように表される。
N=(W42/L42)/(W41/L41) 式(26)
I41=(N1/2−1)2/(N・K41・R12) 式(27)
K41=(1/2)・μn・Cox・(W41/L41) 式(28)
式(28)のμnはNMOSトランジスタの移動度、CoxはMOSトランジスタのゲート酸化膜の単位容量である。なお、上述したK43はK41を表す式(28)において、μnの代わりにPMOSトランジスタの移動度μpに、(W41/L41)の代わりにMOSトランジスタ43のサイズ(W43/L43)に置き換えたものになる。
gm1=2(K21・I21)1/2 式(29)
式(29)のI21は、式(27)によって求められる電流I41に等しい。また、式(29)中のK21は、式(30)によって求められる。
K21=(1/2)・μn・Cox・(W21/L21) 式(30)
式(30)、式(27)を式(29)に代入すると、式(31)が得られる。
gm1=(2/R1)・[{(W21/L21)/(W41/L41)}
・{(N1/2−1)2/N}]1/2 式(31)
ωgb=gm1/C1 式(32)
なお、このような原理は、例えば、非特許文献、「PHILLIP E. ALLEN, DOUGLAS R. HOLBERG著 CMOS ANALOG CIRCUIT DESIGN, HOLT RINEHART AND WINSTON, INC. page 379-381.」に記載されているように周知である。
式(32)に式(31)を代入することにより、GB積ωgbは式(33)のように表すことができる。ただし、式(33)中のAは式(34)で与えられる。
A=[{(W21/L21)/(W41/L41)}・{(N1/2−1)2/N}]1/2
式(34)
したがって、実施形態1によれば、アクティブフィルタのカットオフ周波数と演算増幅器101のGB積の比がいつも一定であるので、例えアクティブフィルタが備える抵抗素子の抵抗値と容量素子の容量値との積が変動しても、アクティブフィルタのQ値は変動することがない。このため抵抗値と容量値の積が変動することにより、フィルタ特性が周波数軸方向に変動することがあってもフィルタ周波数特性形状は変化しない。この効果は、アクティブフィルタが高次フィルタ、すなわち通過域リップルが平坦な特性を実現するような場合に特に有用である。
図4は、図1に示す実施形態1のアクティブフィルタに使用される演算増幅器101の代わりに用いられる別の演算増幅器102の回路を例示した図である。図4に示した演算増幅器102は、入力MOSトランジスタ対として動作するMOSトランジスタ50、51と、電流源トランジスタ対として動作するMOSトランジスタ53、54と、カスコードMOSトランジスタとして動作するMOSトランジスタ55、56と、ロードMOSトランジスタ対として動作するMOSトランジスタ57、58と、MOSトランジスタ50、51へ電流を供給するための電流源として動作し、電流源の電流値をゲート端子69からのフィルタ制御信号で制御されるMOSトランジスタ52と、から構成される差動増幅回路と、MOSトランジスタ59、60から構成される出力増幅回路と、抵抗素子62、位相補償容量素子61からなる位相補償回路と、を含む演算増幅器である。またMOSトランジスタ52の電流値を制御するためのフィルタ制御信号は、図3に示したバイアス回路30で生成される。
MOSトランジスタ50のドレインは、MOSトランジスタ53のドレインとMOSトランジスタ55のソースに、MOSトランジスタ51のドレインはMOSトランジスタ54のドレインとMOSトランジスタ56のソースに接続される。MOSトランジスタ55、56は互いにゲート同士が接続されていて、MOSトランジスタ55のドレインはMOSトランジスタ57のドレインとゲートに、MOSトランジスタ56のドレインはMOSトランジスタ58のドレインにそれぞれ接続されている。
gm50=2(K50・I50)1/2 式(35)
式(35)の電流I50は、式(27)によって求められる電流I41に等しい。また、式(35)中のK50は、式(36)によって与えられる。
K50=(1/2)・μn・Cox・(W50/L50) 式(36)
式(36)、式(27)を式(35)に代入すると、式(37)が得られる。
gm50=(2/R1)・[{(W50/L50)/(W41/L41)}
・{(N1/2−1)2/N}]1/2 式(37)
図4に示す演算増幅器のGB積ωgbは、式(38)に示すように、MOSトランジスタ50またはMOSトランジスタ51のgm値(両者とも同じ値である)を位相補償容量素子61の容量値C2で割ることによって求められる。
ωgb=gm50/C2 式(38)
式(38)に式(37)を代入することで、GB積ωgbは式(39)のように表すことができる。ただし、式(39)中のAは式(40)で与えられる。
ωgb=A1・{2/(R1・C2)} 式(39)
A1=[{(W50/L50)/(W41/L41)}・{(N1/2−1)2/N}]1/2
式(40)
以上説明した実施形態1によれば、演算増幅器のGB積ωgbがフィルタのカットオフ周波数ωoに常に比例するため、図1のアクティブフィルタに図2に示した演算増幅器101を用いても、図4の演算増幅器102を用いても、同様の効果を発揮する。したがって、実施形態1は、図2、図4に示した演算増幅器以外の演算増幅器を用いた場合にも、MOSトランジスタ21、22またはMOSトランジスタ50、51に流れる電流が図3に示したバイアス回路30から供給されるような場合には、MOSトランジスタ21、22またはMOSトランジスタ50、51のgm値が式(31)あるいは式(37)で与えられるので、フィルタのカットオフ周波数ωoが変化してもQ値が変動することはない。
次に、実施形態2のアクティブフィルタを説明する。図5は、実施形態2のアクティブフィルタを説明するための図である。実施形態2のアクティブフィルタは、実施形態1のアクティブフィルタの次数が1次であったのに対し、図5に示すような2次のアクティブフィルタである点で実施形態1と相違する。図5に示した実施形態2のアクティブフィルタの構成は、演算増幅器に実施形態1で説明した図2の演算増幅器101を用いること以外は従来の図10に示したアクティブフィルタと全て同じである。このため、図5において、図10に示したアクティブフィルタと同一の構成には同一の符号を付してその説明を一部略すものとする。
図2に示した演算増幅器のGB積ωgbは、式(33)を用いて表すことができる。先に述べたように、式(33)、式(34)によるとAは一定値であるので、GB積ωgbは図3に示したバイアス回路30の抵抗素子45の抵抗値R1と演算増幅器101の位相補償容量素子29の容量値C1の積に反比例する。ここで、図3の抵抗素子45が図5のアクティブフィルタの抵抗素子82〜84と同じ種類の素子であり、図2の位相補償容量素子29が図5の容量素子85、86と同じ種類のものであるならば、式(17)と見比べてみればわかるように、図2の演算増幅器101のGB積ωgbは、図1のアクティブフィルタのカットオフ周波数ωoに正確に比例する。すなわち、式(13)で与えられるフィルタのカットオフ周波数ωoと演算増幅器のGB積ωgbの比を示すMが一定であるので、式(24)、式(25)より、アクティブフィルタに用いている抵抗素子の抵抗値及び容量素子の容量値が変化したとしてもフィルタのQ値が変動することはない。
このように、図5のアクティブフィルタに図2の演算増幅器101を用いても、図4の演算増幅器102を用いても、演算増幅器のGB積がフィルタのカットオフ周波数にいつも比例するので、同じ効果を発揮する。したがって、図2、図4以外の演算増幅器の場合にも、入力MOSトランジスタとして機能するMOSトランジスタ21、22またはMOSトランジスタ50、51に流れる電流が図3のバイアス回路30から供給されるような場合には、MOSトランジスタ21、22またはMOSトランジスタ50、51のgm値が式(31)あるいは式(37)で与えられるようになるので、フィルタカットオフ周波数ωoが変化してもQ値が変動することはない。
14,85,86 容量素子
16 入力端子
17 出力端子
21〜27,41〜44,50〜60 MOSトランジスタ
29,61 位相補償容量素子
30 バイアス回路
46,47 出力端子
101,102 演算増幅器
Claims (5)
- 入力MOSトランジスタが第1導電型のMOSトランジスタである演算増幅器と、フィルタ用抵抗素子と、フィルタ用容量素子と、前記演算増幅器のGB積を制御するフィルタ制御信号を生成するバイアス回路と、を含むアクティブフィルタにおいて、
前記バイアス回路は、
自己のドレインとゲートが接続される第1導電型の第1MOSトランジスタと、当該第1MOSトランジスタとゲート同士が接続される第1導電型の第2MOSトランジスタと、からなる第1MOSトランジスタ対と、
前記第1MOSトランジスタとドレイン同士が接続される第2導電型の第3MOSトランジスタと、自己のドレインとゲートが接続されると共に、前記第3MOSトランジスタとゲート同士が接続され、前記第2MOSトランジスタとドレイン同士が接続される第2導電型を有する第4MOSトランジスタと、からなる第2MOSトランジスタ対と、
前記第1MOSトランジスタ、前記第2MOSトランジスタのうちのいずれか1つのソースに接続される第1抵抗素子と、
前記第1MOSトランジスタのドレインに接続される第1出力端子、前記第4MOSトランジスタのドレインに接続される第2出力端子の少なくとも一方と、を含み、
前記第1出力端子または前記第2出力端子から、前記フィルタ制御信号が出力され、
前記第1抵抗素子は、前記フィルタ用抵抗素子と同じプロセス条件で製造され、
前記演算増幅器は位相補償容量素子を有しており、当該位相補償容量素子は前記フィルタ用容量素子と同じプロセス条件で製造されていることを特徴とするアクティブフィルタ。 - 前記フィルタ用抵抗素子のうち、第1フィルタ用抵抗素子がアクティブフィルタの入力端子と前記演算増幅器の反転入力端子との間に接続され、第2フィルタ用抵抗素子が前記演算増幅器の反転入力端子と出力端子との間に接続され、前記フィルタ用容量素子は前記演算増幅器の反転入力端子と出力端子との間に前記第2抵抗素子と並列に接続されることを特徴とする請求項1に記載のアクティブフィルタ。
- 前記演算増幅器は、
互いにソース同士が接続される第1導電型の第5MOSトランジスタ及び第6MOSトランジスタから構成される入力MOSトランジスタ対と、前記第5MOSトランジスタとドレイン同士が接続される第2導電型の第7MOSトランジスタ及び前記第6MOSトランジスタとドレイン同士が接続される第2導電型の第8MOSトランジスタから構成されるロードMOSトランジスタ対と、前記入力MOSトランジスタ対のソースに電流を供給する第1導電型の電流源MOSトランジスタと、を含む差動増幅回路と、
前記第6MOSトランジスタ及び前記第8MOSトランジスタのドレインに自己のゲートが接続される第2導電型の第9MOSトランジスタと、前記第9MOSトランジスタのドレインに自己のドレインが接続される第1の導電型の第10MOSトランジスタと、を含む出力増幅回路と、
前記第6MOSトランジスタのドレインと、前記第8MOSトランジスタのドレインと、前記位相補償容量素子と接続される第2抵抗素子と、前記位相補償容量素子とを含む位相補償回路と、を含み、
前記バイアス回路は、前記電流源MOSトランジスタのゲートに前記フィルタ制御信号を印加することを特徴とする請求項1または2に記載のアクティブフィルタ。 - 前記フィルタ用抵抗素子と前記第1抵抗素子とが同一基板上で作成された抵抗素子であり、前記位相補償容量素子と前記フィルタ用容量素子とが同一基板上で作成された容量素子であることを特徴とする請求項1から3のいずれか1項に記載のアクティブフィルタ。
- 半導体上に形成された抵抗素子、容量素子、演算増幅器素子とから構成されるアクティブフィルタにおいて、アクティブフィルタのカットオフ周波数と演算増幅器のGB積の比が一定となっていることを特徴とするアクティブフィルタ。
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