JP5571932B2 - フィルタ回路 - Google Patents

Description

本発明は、フィルタ回路にかかり、特に、プロセスに起因するＩＣ素子のばらつき及び温度特性変動によらず所望の特性を有するフィルタ回路に関する。

現在、電気信号から雑音や妨害信号を除去するフィルタは、ＩＣ（Integrated Circuit ）回路として形成されている。フィルタには、時間連続フィルタと、時間離散系フィルタとがある。時間離散系フィルタには、高速動作には適さない、折り返し(aliasing)が発生するという欠点がある。時間離散系フィルタの代表的なフィルタには、ＳＣＦ（Switched Capacity Filter：スイッチド・キャパシタ・フィルタ）やデジタルフィルタがある。

一方、時間連続フィルタの周知の例としては、Ｇｍ−ＣフィルタやＲＣアクティブフィルタがある。Ｇｍ−Ｃフィルタは、高速動作に適するものの、入力信号範囲が小さい、線形性能が悪いという欠点がある。また、ＩＣの内蔵抵抗や容量を用いたアクティブフィルタは、入力信号範囲や線形性能についてＧｍ−Ｃフィルタの性能をはるかに上回る。しかし、ＩＣとして製造される際、ＩＣに含まれる抵抗素子の抵抗値や容量素子の容量値に製造のばらつきがある。さらに、抵抗素子の抵抗値には温度依存性があるため、フィルタの周波数特性に±３０〜４０％のばらつきが生じるという問題があった。また、アクティブフィルタの帯域は、使用しているフィルタの帯域に対してせいぜい１／５程度しか実現できず、同じ時間連続フィルタでありながらＧｍ−Ｃフィルタより劣るという問題もあった。

ところで、演算増幅器の出力端子と反転入力端子とを接続すると、ボルテージフォロワ回路が構成できる。フィルタ回路において、演算増幅器から出力される信号が所定の値以上の利得（ゲイン）が得られる周波数の範囲を周波数帯域（以降、単にフィルタの帯域とも記す）と呼ばれている。所定の値には、通過帯ゲインに対して−３ｄＢとなる周波数が用いられることがある。ボルテージフォロワでは、周波数帯域におけるゲインが１倍（０ｄＢ）で、帯域外では１次の低域通過フィルタ（Low-pass filter：ＬＰＦ）特性を示す。

ボルテージフォロワの帯域は、演算増幅器のＧＢ積で決まる。このため、ボルテージフォロワ回路は、カットオフ周波数がＧＢ積に等しい１次のフィルタ回路となる。なお、ＧＢ積（Gain-Bandwidth Product）とは、第１ポール周波数とゲインとの積として表される、演算増幅器の性能を表す指標の１つである。
また、演算増幅器のＧＢ積と第２ポール周波数とが同じ、あるいは近い位置にある場合、ボルテージフォロワ回路は２次のＬＰＦ特性を示す。ボルテージフォロワ回路によって実現されるフィルタは、演算増幅器を負帰還で使用しているので、ＲＣアクティブフィルタと同様に、信号の入力範囲や線形性能についてＧｍ−Ｃフィルタの性能を遥かに上回る。

ただし、上記した回路をフィルタとして積極的に利用することは一般的に行われていない。この理由は、上記した回路によって２次以上のＬＰＦを実現することが困難であるためであると思われる。
２次以上のフィルタは、２次のフィルタを１つあるいは複数直列接続することで実現できる。すなわち、ＧＢ積と第２ポールをほぼ同じ値にしたボルテージフォロワ回路を単体または複数直列接続することで２次フィルタあるいは２次を超える高次フィルタを実現できる。これらフィルタをＧｍ−Ｃフィルタ並の精度で実現するためには、それぞれの２次フィルタのカットオフ周波数だけでなく、フィルタのクオリティファクタ（quality factor：Ｑ値）の両方のパラメータを高い精度で実現する必要がある。

演算増幅器をボルテージフォロワ構成にして精度の良いＱ値を有したフィルタ実現するには、演算増幅器の位相余裕の精度を良くしなければならない。位相余裕とＱ値の関係については非特許文献１に記載されている。なお、位相余裕とは、演算増幅器の周波数・ゲイン特性および周波数・位相周波数特性において、ゲインが１になる周波数での位相遅れ角と１８０度との差分をいうものとする。例えば、Ｑ値が１．０のフィルタを実現する場合、演算増幅器の位相余裕は５１．８度とする必要がある。そしてＱ値が１．０に対して±０．０５（カットオフ周波数でのゲイン変動が±０．４５ｄＢに相当）の変動まで許容できる場合、対応する位相余裕の許容範囲は位相余裕５１．８度に対して±２．１度となる。通常の演算増幅器を設計する場合、ＭＯＳトランジスタ等素子の製造変動および温度変動の影響を受けるので、位相余裕を±１０度以内に抑えることすら困難であった。

また２次を超える高次のフィルタは、Ｑ値の高い２次フィルタを含んだ複数の２次フィルタから構成される。例えば、８次バターワース型のＬＰＦの場合、４つの２次フィルタが必要であるが、このうちＱ値が一番高い２次フィルタの場合、Ｑ＝２．５となる。ボルテージフォロワでＱ＝２．５を実現する場合、演算増幅器の位相余裕は２２．６度とする必要がある。一般的な増幅器の設計では、回路の安定性のために、位相余裕の低下を避けなくてはいけない。非特許文献２には、増幅器の位相余裕は、少なくとも４５度、好ましくは６０度必要であるということが記載されている。従って、位相余裕が２２．６度となるような演算増幅器を設計するという概念はなかった。しかも、Ｑ値が２．５に対して±０．１（ピークゲインの変動が±０．３５ｄＢに相当）以内に抑える場合、対応する位相余裕の許容範囲は位相余裕２２．６度に対してわずか±０．９度以内に抑えることが必要になる。この位相余裕の許容範囲は、先に説明した位相余裕が５１．８度の場合より狭い。このことから、位相余裕特性が２２度程度しかない演算増幅器を設計することは、回路の安定性確保の点と位相余裕精度の点で従来の設計思想ではあり得ないことであった。

Phillip E. Allen, Douglas R. Holdberg 著 CMOS Analog Circuit Design, Holt, Rinehart Winston, inc.1987年, pp. 685-693． PAUL R. GRAY, ROBERT G. MEYER著 ANLYSIS AND DESIGN OF ANALOG INTEGRATED CIRCUITS SECOND EDITION, JOHN WILLEY & SONS Inc., page 534．

上記のようにターゲット値の位相余裕２２．６度に対して±０．９度とするような非常に高い精度の位相余裕はおろかターゲット値の位相余裕５１．８度に対して±２．１度とするような高い精度の位相余裕を有する演算増幅器を実現する方法については知られていない。また、演算増幅器だけを使った高精度のフィルタも実現されていなかった。

以下に、上記した課題を解決するためのアプローチの具体的な手法を、伝達関数を使って説明する。
図３０は、演算増幅器を用いた一般的なボルテージフォロワ回路を示した図である。図示したボルテージフォロワ回路は、演算増幅器１を使って構成されていて、演算増幅器は反転入力端子４、非反転入力端子３、出力端子６、バイアス端子７を備えている。出力端子６から出力された信号は、反転入力端子４から演算増幅器１に帰還されている。

図３０に示したボルテージフォロワの伝達関数Ｈ（ｓ）＝Ｖout（ｓ）／Ｖin（ｓ）は、演算増幅器１の帰還がない場合の伝達関数Ａ（ｓ）を用いて（１）のように表すことができる。
Ｈ（ｓ）＝Ａ（ｓ）／｛Ａ（ｓ）＋１｝ …式（１）
式（１）の伝達関数Ａ（ｓ）は、近似的に（２）で表される。
Ａ（ｓ）＝Ａo・ω1・ω2／（（ｓ＋ω1）（ｓ＋ω2）） …式（２）
式（２）において、ＡoはＤＣゲイン、ω1は角周波数で表される第１ポール周波数、ω2は角周波数で表される第２ポール周波数を示している。

ここで周波数ｆと角周波数ωについて説明する。角周波数ωと周波数ｆの関係は、ω＝２πｆとしてよく知られていて、いずれも信号の周波数の高さを表す用語である。フィルタをはじめとした電気分野において通常は周波数ｆが好んで用いられるが、伝達関数でその周波数特性を記述する場合は、式（２）のように角周波数ωを使用することによって、式の中で２πまたは４π²といった記号の出現を抑えることができる。

このような理由から、本明細書においても、説明する記述内容によりこれら２通りの語句および記号のいずれかが用いられる。また、明細書において、ωの後にサフィックスが付けられている記号は角周波数、ｆの後にサフィックスが付けられている記号は周波数を表している。ただし、周波数、角周波数のいずれもが周波数を表すものであり、本質的に差異がない。

また、ボルテージフォロワ回路のゲイン・バンド幅積(gain bandwidth product：以降、文中ではＧＢ積、式においては単にＧＢと記す)は、式（３）のように表すことができる。
ＧＢ＝Ａo・ω1 …式（３）
上記した式（１）に式（２）を代入して整理すると、以下の式（４）が得られる。
Ｈ（ｓ）＝Ａo・ω1・ω2／｛ｓ²＋ｓ（ω1＋ω2）＋ω1・ω2＋Ａo・ω1・ω2｝
…式 （４）
式（４）は、分子が定数、分母がｓの２次の多項式である。このことから、図３０に示したボルテージフォロワ回路は２次ＬＰＦ特性を有することが分かる。ここで式（４）が具体的にどのような特性を示すかについて一般的な２次ＬＰＦの伝達関数を用いて説明する。

一般的な２次ＬＰＦの伝達関数は、式（５）によって表される。
Ｈ（ｓ）＝ωo²／｛ｓ²＋ｓ（ωo／Ｑ）＋ωo²｝ …式（５）
式（５）に示したωoは角周波数で表されるカットオフ周波数（カットオフ周波数を２π倍した値）、Ｑはクオリティファクタである。クオリティファクタＱを、以降Ｑ値と記す。

式（５）の分母に含まれる、ｓの１次の項と０次の項と上記した式（４）とを比較し、さらに式（３）を用いることにより、カットオフ周波数ωoとクオリティファクタＱはそれぞれ式（６）、式（７）のように表すことができる。
ωo＝(Ａo・ω1・ω2)^1/2＝（ＧＢ・ω2）^1/2 …式（６）
Ｑ＝（Ａo・ω1／ω2）^1/2＝（ＧＢ／ω2）^1/2 …式（７）
ただし、式（６）、式（７）は、ＤＣゲインＡoが１に比べて十分大きく、また第２ポール周波数ω2が第１ポール周波数ω1よりも充分大きいとした場合の近似式である。これら２つの近似条件は、通常の演算増幅器の場合、十分満足できる。

式（６）によれば、フィルタのカットオフ周波数ωoがＧＢ積と第２ポール周波数の相乗平均で求めることができることが分かる。また、式（７）によれば、Ｑ値がＧＢ積と第２ポール周波数の比の平方根で求めることができることが分かる。式（７）によれば、高いＱ値を実現するには、ＧＢ積は第２ポール周波数よりも大きくする必要があり、ＧＢ積と第２ポール周波数の比が大きいほどＱ値を高くすることが分かる。

図３１は、図３０で示したボルテージフォロワを４段に直列接続して構成された８次低域通過フィルタ回路の周波数特性を表した図である。なお、周波数特性は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によるシミュレーションの結果得られたものである。また、ボルテージフォロワ回路に使用される演算増幅器には後に述べる図１５の演算増幅器を用いた。フィルタはバターワース型の８次低域通過フィルタで、カットオフ角周波数は４０ＭＨｚである。またシミュレーション条件として、図３０に示した演算増幅器のＭＯＳトランジスタに供給される電流は、ＭＯＳトランジスタの性能値と無関係に常に一定としている。この一定の電流値としては、ｔｙｐの場合に目標とするフィルタ周波数特性（カットオフ周波数が４０ＭＨｚとなるバターワース型低域通過フィルタ）が実現できるような電流値であり、この電流値はｍａｘ及びｍｉｎの場合にも同じ電流値が用いられる。

なお、ｔｙｐとは、ＭＯＳトランジスタの性能がターゲット値のものを使って得られた特性図を示している。また、ｍａｘとは温度特性を含めて最高の性能のＭＯＳトランジスタを使って得られた特性図を、ｍｉｎとは温度特性を含めて最低の性能のＭＯＳトランジスタを使って得られた特性図を示している。
図３１に示した周波数特性で中央のｔｙｐはほぼ狙いどおりのカットオフ周波数が実現できている。しかし、ＭＯＳトランジスタの性能値が変動すると、最大Ａ（ｍａｘ）からＣ（ｍｉｎ）の範囲でＭＯＳトランジスタ特性が大きく変動することが分かる。この特性の変動の原因は、製造プロセスに起因する特性のばらつき（以降、製造変動とも記す）および温度に依存する特性変動（以降、温度変動とも記す）である。ＭＯＳトランジスタのトランスコンダクタンス値が変動を受けると、その結果、式（４）で与えられる伝達関数も影響を受けるからである。

また、フィルタの周波数特性変動は、演算増幅器のＧＢ積と第２ポール周波数の変動だけでなく、第３ポール等の高次ポールの影響や、演算増幅器の位相補償回路によって発生するゼロ点が位相余裕の値に影響することによっても生じる。特に高速フィルタを目指す場合は、ＧＢ積、第２ポール周波数が共に高い値に設定されるので、高次ポール、ゼロ点の影響を受ける可能性が高くなる。

以上のことから、高速フィルタをボルテージフォロワ回路単体または複数を直列接続構成で実現するためには、以下の３点が演算増幅器の性能に求められる。
ｉ ＧＢ積と第２ポール周波数をそれぞれ正確に所望の値に設定すること。
ｉｉ ゼロ点の影響を排除すること。
ｉｉｉ 高次ポールの影響を排除すること。

以上のｉ〜ｉｉｉを実現することにより、演算増幅器の伝達関数は、式（２）のように表すことができる。その結果、演算増幅器を使ったフィルタの特性は、式（６）、式（７）のように表現することができる。
本発明は、このような点に鑑みてなされたものであり、Ｇｍ−Ｃフィルタと同じくらいに高速に動作することが可能で、アクティブフィルタと同様に入力電圧の範囲が広く、線形性能が優れており、さらに特性のばらつきをＧｍ−Ｃフィルタと同等、あるいはそれ以上に抑えることが可能なフィルタ回路を提供することを目的とする。

以上の課題を解決するため、請求項１に記載のフィルタ回路は、入力信号が入力されるフィルタ入力端子（例えば図１に示したフィルタ入力端子１０８）、フィルタリングされた信号が出力されるフィルタ出力端子（例えば図１に示したフィルタ出力端子１０９）、演算増幅器を有するフィルタ（例えば図１に示したフィルタ１００）と、前記フィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路（例えば図１に示した調整信号発生回路１０２）と、を備えたフィルタ回路であって、前記フィルタ制御信号生成回路は、前記演算増幅器のＧＢ積と第２ポール周波数とを制御するための前記フィルタ制御信号を生成し、前記フィルタ制御信号を前記演算増幅器に供給することで、前記フィルタのカットオフ周波数とクオリティファクタとを制御し、前記演算増幅器は、増幅器反転入力端子、増幅器非反転入力端子、増幅器出力端子を備え、前記フィルタにおいて、前記フィルタ入力端子と前記増幅器非反転入力端子とが接続され、前記フィルタ出力端子と前記増幅器出力端子とが接続され、前記増幅器出力端子と前記増幅器反転入力端子とが接続され、前記カットオフ周波数は、前記演算増幅器のＧＢ積と第２ポール周波数との積の平方根であり、前記クオリティファクタは、前記演算増幅器のＧＢ積を第２ポール周波数で割った値の平方根であることを特徴とする。

請求項２に記載のフィルタ回路は、入力信号が入力されるフィルタ入力端子（例えば図２２に示した端子Ｖｉｎ）、フィルタリングされた信号が出力されるフィルタ出力端子（例えば図２２に示した端子Ｖｏｕｔ）、演算増幅器を有するフィルタ（例えば図２２に示したフィルタ２００）と、前記フィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路（例えば図２２に示した調整信号発生回路１０２）と、を備えたフィルタ回路であって、前記フィルタ制御信号生成回路は、前記演算増幅器のＧＢ積と第２ポール周波数とを制御するための前記フィルタ制御信号を生成し、前記フィルタ制御信号を前記演算増幅器に供給することで、前記フィルタのカットオフ周波数とクオリティファクタとを制御し、前記演算増幅器は、増幅器反転入力端子、増幅器非反転入力端子、増幅器出力端子を備え、前記フィルタにおいて、前記フィルタ入力端子と前記増幅器反転入力端子とが第１抵抗素子（例えば図２２に示した抵抗素子２１１）を介して接続され、前記フィルタ出力端子と前記増幅器出力端子とが接続され、前記増幅器出力端子と前記増幅器反転入力端子とが第２抵抗素子（例えば図２２に示した抵抗素子２１２）を介して接続され、前記増幅器非反転入力端子に基準信号が供給され、利得Ｇを前記第２抵抗素子の抵抗値を前記第１抵抗素子の抵抗値で割った値の極性を反転した値とし、前記カットオフ周波数は、前記演算増幅器のＧＢ積と第２ポール周波数との積の平方根を（−Ｇ＋１）の平方根で割った値であり、前記クオリティファクタは、前記演算増幅器のＧＢ積を第２ポール周波数で割った値の平方根を（−Ｇ＋１）の平方根で割った値であることを特徴とする。

請求項３に記載のフィルタ回路は、入力信号が入力されるフィルタ入力端子（例えば図２３に示した端子Ｖｉｎ）、フィルタリングされた信号が出力されるフィルタ出力端子（例えば図２３に示した端子Ｖｏｕｔ）、演算増幅器を有するフィルタ（例えば図２３に示したフィルタ１００）と、前記フィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路（例えば図２３に示した調整信号発生回路１０２）と、を備えたフィルタ回路であって、前記フィルタ制御信号生成回路は、前記演算増幅器のＧＢ積と第２ポール周波数とを制御するための前記フィルタ制御信号を生成し、前記フィルタ制御信号を前記演算増幅器に供給することで、前記フィルタのカットオフ周波数とクオリティファクタとを制御し、前記演算増幅器は、増幅器反転入力端子、増幅器非反転入力端子、増幅器出力端子を備え、前記フィルタにおいて、前記フィルタ入力端子と前記増幅器非反転入力端子とが接続され、前記増幅器反転入力端子に第１抵抗素子（例えば図２３に示した抵抗素子２１１）を介して基準信号が供給され、前記フィルタ出力端子と前記増幅器出力端子とが接続され、前記増幅器出力端子と前記増幅器反転入力端子とが第２抵抗素子（例えば図２３に示した抵抗素子２１２）を介して接続され、前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値とを加算した値を前記第１抵抗素子の抵抗値で割った値を利得Ｇとし、
前記カットオフ周波数は、前記演算増幅器のＧＢ積と第２ポール周波数との積の平方根をＧの平方根で割った値であり、前記クオリティファクタは、前記演算増幅器のＧＢ積を第２ポール周波数で割った値の平方根をＧの平方根で割った値であることを特徴とする。

請求項４に記載のフィルタ回路は、請求項１から３のいずれか１項において、前記演算増幅器は、ＧＢ積を制御するための第１制御信号端子（例えば図１に示したバイアス端子１０７）と、第２ポール周波数を制御するための第２制御信号端子（例えば図１に示した端子バイアス１０７）と、を備え、前記フィルタ制御信号生成回路は、前記第１制御信号端子に前記演算増幅器のＧＢ積を制御する第１フィルタ制御信号を供給し、前記第２制御信号端子に前記演算増幅器の第２ポール周波数を制御する第２フィルタ制御信号を供給することを特徴とする。

請求項５に記載のフィルタ回路は、請求項１から４のいずれか１項において、前記フィルタ制御信号生成回路が、第１フィルタ制御信号を生成する第１フィルタ制御信号生成回路（例えば図１に示したフィルタ制御信号生成回路１０２）と、第２フィルタ制御信号を生成する第２フィルタ制御信号生成回路（例えば図１に示したフィルタ制御信号生成回路１０２）と、を備え、前記演算増幅器は、第１ＭＯＳトランジスタ（例えば図２に示したＭＯＳトランジスタ１０）及び第２ＭＯＳトランジスタ（例えば図２に示したＭＯＳトランジスタ１１）からなる入力ＭＯＳトランジスタ対、前記入力ＭＯＳトランジスタ対に電流を供給すると共にゲートに前記第１フィルタ制御信号が入力される第３ＭＯＳトランジスタ（例えば図２に示したＭＯＳトランジスタ１２）、を有する差動増幅回路（例えば図２に示した差動増幅回路２０１）と、ゲートに前記差動増幅回路の出力端子が接続される第４ＭＯＳトランジスタ（例えばＭＯＳトランジスタ１６）、ドレインに前記第４ＭＯＳトランジスタのドレインが接続されると共にゲートに前記第２フィルタ制御信号が入力される第５ＭＯＳトランジスタ（例えばＭＯＳトランジスタ１５）、を有する出力増幅回路（例えば図２に示した出力増幅回路２０２）と、前記差動増幅回路の出力端子と前記出力増幅回路の出力端子との間に接続される第１容量素子（例えば図２に示した容量素子１８）及び抵抗回路（例えば図２に示した抵抗回路１７）、前記差動増幅回路の出力端子に接続される第２容量素子（例えば図２に示した容量素子２０）または前記出力増幅回路の出力端子に接続される第３容量素子（例えば図２に示した容量素子１９）の少なくとも一方、を有する受動素子群と、を備えることを特徴とする。

請求項６に記載のフィルタ回路は、請求項１から４のいずれか１項において、前記フィルタ制御信号生成回路は、第１フィルタ制御信号を生成する第１フィルタ制御信号生成回路（例えば図１に示したフィルタ制御信号生成回路１０２）と、第２フィルタ制御信号を生成する第２フィルタ制御信号生成回路（例えば図１に示したフィルタ制御信号生成回路１０２）と、を備え、前記演算増幅器は、互いにソース同士が接続された第６ＭＯＳトランジスタ（例えば図１５に示したＭＯＳトランジスタ５０）、第７ＭＯＳトランジスタ（例えば図１５に示したＭＯＳトランジスタ５１）からなる入力ＭＯＳトランジスタ対と、前記入力ＭＯＳトランジスタ対のソースにドレインが接続され、前記入力ＭＯＳトランジスタ対に電流を供給すると共に、ゲートに前記第１フィルタ制御信号が入力される第８ＭＯＳトランジスタ（例えば図１５に示したＭＯＳトランジスタ５２）と、前記第６ＭＯＳトランジスタのドレインにソースが接続される第９ＭＯＳトランジスタ（例えば図１５に示したＭＯＳトランジスタ５５）、前記第７ＭＯＳトランジスタのドレインにソースが接続される第１０ＭＯＳトランジスタ（例えば図１５に示したＭＯＳトランジスタ５６）からなるカスコードＭＯＳトランジスタ対と、前記第９ＭＯＳトランジスタとドレイン同士が接続される第１１ＭＯＳトランジスタ（例えば図１５に示したＭＯＳトランジスタ５７）、前記第１０ＭＯＳトランジスタとドレイン同士が接続される第１２ＭＯＳトランジスタ（例えば図１５に示したＭＯＳトランジスタ５８）からなるロードＭＯＳトランジスタ対と、前記第９ＭＯＳトランジスタのソースにドレインが接続される第１３ＭＯＳトランジスタ（例えば図１５に示したＭＯＳトランジスタ５３）、前記第１０ＭＯＳトランジスタのソースにドレインが接続される第１４ＭＯＳトランジスタ（例えば図１５に示したＭＯＳトランジスタ５４）からなる電流源ＭＯＳトランジスタ対と、を有する差動増幅回路（例えば図１５に示した差動増幅回路１５１）と、ゲートに前記差動増幅回路の出力端子が接続される第１５ＭＯＳトランジスタ（例えば図１５に示したＭＯＳトランジスタ５９）、ドレインに前記第１５ＭＯＳトランジスタのドレインが接続されると共にゲートに前記第２フィルタ制御信号が入力される第１６ＭＯＳトランジスタ（例えば図１５に示したＭＯＳトランジスタ６０）、を有する出力増幅回路（例えば図１５に示した出力増幅回路１５２）と、前記差動増幅回路の出力端子と前記出力増幅回路の出力端子との間に接続される第４容量素子（例えば図１５に示した容量素子６１）及び抵抗回路（例えば図１５に示した抵抗回路６２）、前記差動増幅回路の出力端子に接続される第５容量素子（例えば図１５に示した容量素子６３）または前記出力増幅回路の出力端子に接続される第６容量素子（例えば図１５に示した容量素子６４）の少なくとも一方、を有する受動素子群と、を備えることを特徴とする。

請求項７に記載のフィルタ回路は、請求項５または６において、前記演算増幅器が、前記出力増幅回路と前記受動素子群とをさらにもう一対備え、全差動型演算増幅器を構成することを特徴とする。
請求項８に記載のフィルタ回路は、請求項５において、前記受動素子群に含まれる前記抵抗回路が、前記第４ＭＯＳトランジスタのトランスコンダクタンス値の逆数に比例する抵抗値を有することを特徴とする。

請求項９に記載のフィルタ回路は、請求項６において、前記受動素子群に含まれる前記抵抗回路が、前記第１５ＭＯＳトランジスタのトランスコンダクタンスの値の逆数に比例する抵抗値を有することを特徴とする。
請求項１０に記載のフィルタ回路は、請求項５から９のいずれか１項において、前記受動素子に含まれる前記抵抗回路は、抵抗制御信号が供給されるゲート端子を有する抵抗用ＭＯＳトランジスタを含むスレーブ回路（例えば図５に示したスレーブ回路６０２）と、前記抵抗用ＭＯＳトランジスタに対し、前記抵抗用ＭＯＳトランジスタのソース、ドレイン間の抵抗値を所定の値にするための前記抵抗制御信号を供給するマスタ回路（例えば図５に示したマスタ回路６０１）と、を備えることを特徴とする。

請求項１１に記載のフィルタ回路は、請求項１０において、前記マスタ回路が、所定の値のトランスコンダクタンスを有するｇｍ素子（例えば図１１に示したトランスコンダクタンスアンプ１１８）と、前記抵抗用ＭＯＳトランジスタと同じ極性であって、前記抵抗制御信号が供給されるゲート端子を有する制御用ＭＯＳトランジスタ（例えば図１１に示したＭＯＳトランジスタ６０３）と、前記ｇｍ素子の出力端子及び前記制御用ＭＯＳトランジスタのソースまたはドレインと接続する反転入力端子と、リファレンス信号を生成するリファレンス信号生成回路と接続する非反転入力端子と、前記制御用ＭＯＳトランジスタのゲート及び前記スレーブ回路において抵抗素子として機能する前記抵抗用ＭＯＳトランジスタのゲートに信号を供給する出力端子と、を有する差動増幅器（例えば図１１に示した差動増幅器６０６）と、を備え、前記ｇｍ素子の入力端子に第１電圧を供給し、前記制御用ＭＯＳトランジスタのドレインまたはソースに第２電圧を供給し、前記ｇｍ素子からの出力端子と前記制御用ＭＯＳトランジスタのソースまたはドレインを、前記差動増幅器の反転入力端子に接続し、前記差動増幅器の出力端子から出力された信号が、前記抵抗制御用信号として前記制御用ＭＯＳトランジスタ及び前記抵抗用ＭＯＳトランジスタに供給されることを特徴とする。

請求項１２に記載のフィルタ回路は、請求項１０において、前記マスタ回路が、基準抵抗素子（例えば図５に示した外付け基準抵抗素子６０４）と、前記抵抗用ＭＯＳトランジスタと同じ極性であって、前記抵抗制御信号が供給されるゲート端子を有する制御用ＭＯＳトランジスタ（例えば図５に示したＭＯＳトランジスタ６０３）と、前記基準抵抗素子の一方の端子と、前記制御用ＭＯＳトランジスタのソースまたはドレインと接続する反転入力端子と、リファレンス信号を生成するリファレンス信号生成回路と接続する非反転入力端子と、前記制御用ＭＯＳトランジスタのゲート及び前記スレーブ回路において抵抗素子として機能する前記抵抗用ＭＯＳトランジスタのゲートに信号を供給する出力端子と、を有する差動増幅器（例えば図５に示した差動増幅器６０６）と、を備え、前記基準抵抗素子の他方の端子に第１電圧を供給し、前記制御用ＭＯＳトランジスタのドレインまたはソースに第２電圧を供給し、前記基準抵抗素子の他方の端子と前記制御用ＭＯＳトランジスタのソースまたはドレインを、前記差動増幅器の反転入力端子に接続し、前記差動増幅器の出力端子から出力された信号が、前記抵抗制御信号として前記制御用ＭＯＳトランジスタ及び前記抵抗用ＭＯＳトランジスタに供給されることを特徴とする。

請求項１３に記載のフィルタ回路は、請求項１１または１２において、前記スレーブ回路（例えば図９に示したスレーブ回路９０２）が、前記抵抗用ＭＯＳトランジスタと同一の基板上に形成された内部抵抗素子（例えば図１０に示したリニア抵抗素子１１２）を有し、前記抵抗用ＭＯＳトランジスタと前記内部抵抗素子とは、直列、または並列に接続された組み合わせ抵抗（例えば図９に示した組み合わせ抵抗９０７であり、具体的には図１０に示した回路）を構成し、前記マスタ回路は、前記制御用ＭＯＳトランジスタと同一の基板上に形成された第２内部抵抗素子（例えば図１０に示したリニア抵抗素子１１２）を有し、前記制御用ＭＯＳトランジスタと前記第２内部抵抗素子とは、直列または並列に接続された組み合わせ抵抗（例えば図９に示した組み合わせ抵抗９０３であり、具体的には図１０に示した回路）を構成することを特徴とする。

請求項１４に記載のフィルタ回路は、請求項１１から１３のいずれか１項において、前記マスタ回路の前記差動増幅器の非反転入力端子に供給されるリファレンス信号を生成するリファレンス信号生成回路（例えば図６に示した回路）を備え、前記リファレンス信号生成回路は、前記演算増幅器が備える前記出力増幅回路に含まれるＭＯＳトランジスタのチャネルのサイズに比例して縮小され、前記縮小の縮小率に応じた電流が供給されるＭＯＳトランジスタを有することを特徴とする。

請求項１５に記載のフィルタ回路は、請求項１１から請求項１４のいずれか１項において、前記マスタ回路が多段に接続され、前記マスタ回路は、当該接続の段数に応じた前記差動増幅器（図７の差動増幅器７０６と図７のマスタ回路７００に対応する図５の差動増幅器６０６）を有し、前記スレーブ回路は、前記マスタ回路の数に応じた数の前記抵抗用ＭＯＳトランジスタ（例えば図７に示したＭＯＳトランジスタ７０７ａ、７０７ｂ）を有し、前記差動増幅器の各々は、前記抵抗用ＭＯＳトランジスタのいずれか１つのゲートに抵抗制御信号を供給することを特徴とする。

請求項１６に記載のフィルタ回路は、請求項１から３のいずれか１項において、前記演算増幅器が、互いにソース同士が接続された第１７ＭＯＳトランジスタ（例えば図１３に示したＭＯＳトランジスタ３０）、第１８ＭＯＳトランジスタ（例えば図１３に示したＭＯＳトランジスタ３１）からなる入力ＭＯＳトランジスタ対と、前記入力ＭＯＳトランジスタ対のソースにドレインが接続され、前記入力ＭＯＳトランジスタ対に電流を供給すると共に、ゲートに前記フィルタ制御信号が入力される第１９ＭＯＳトランジスタ（例えば図１３に示したＭＯＳトランジスタ３２）と、前記第１７ＭＯＳトランジスタのドレインにソースが接続される第２０ＭＯＳトランジスタ（例えば図１３に示したＭＯＳトランジスタ３５）、前記第１８ＭＯＳトランジスタのドレインにソースが接続される第２１ＭＯＳトランジスタ（例えば図１３に示したＭＯＳトランジスタ３６）からなるカスコードＭＯＳトランジスタ対と、前記第２０ＭＯＳトランジスタとドレイン同士が接続される第２２ＭＯＳトランジスタ（例えば図１３に示したＭＯＳトランジスタ３７）、前記第２１ＭＯＳトランジスタとドレイン同士が接続される第２３ＭＯＳトランジスタ（例えば図１３に示したＭＯＳトランジスタ３８）からなるロードＭＯＳトランジスタ対と、前記第２０ＭＯＳトランジスタのソースにドレインが接続される第２４ＭＯＳトランジスタ（例えば図１３に示したＭＯＳトランジスタ３３）、前記第２１ＭＯＳトランジスタのソースにドレインが接続される第２５ＭＯＳトランジスタ（例えば図１３に示したＭＯＳトランジスタ３４）からなる電流源ＭＯＳトランジスタ対と、前記第２２ＭＯＳトランジスタのドレインに接続される第７容量素子（例えば図１３に示した容量素子４１）、前記第２３ＭＯＳトランジスタのドレインに接続される第８容量素子（例えば図１３に示した容量素子４２）、によって構成される第１容量素子対と、前記第２４ＭＯＳトランジスタのドレインに接続される第９容量素子（例えば図１３に示した容量素子３９）、前記第２５ＭＯＳトランジスタのドレインに接続される第１０容量素子（例えば図１３に示した容量素子４０）、によって構成される第２容量素子対と、を備えることを特徴とする。

請求項１７に記載のフィルタ回路は、請求項１から１６のいずれか１項において、前記フィルタ制御信号生成回路は、ドレインとゲートが接続される第１の極性の第２６ＭＯＳトランジスタ（例えば図３（ａ）に示したＭＯＳトランジスタ７３）、前記第２６ＭＯＳトランジスタとゲート同士が接続される第１の極性の第２７ＭＯＳトランジスタ（例えば図３（ａ）に示したＭＯＳトランジスタ７２）、からなる第１ＭＯＳトランジスタ対と、前記第２６ＭＯＳトランジスタとドレイン同士が接続される第２の極性の第２８ＭＯＳトランジスタ（例えば図３（ａ）に示したＭＯＳトランジスタ７１）、ドレインとゲートが接続されると共に前記第２８ＭＯＳトランジスタとゲート同士が接続され前記第２７ＭＯＳトランジスタとドレイン同士が接続される第２の極性を有する第２９ＭＯＳトランジスタ（例えば図３（ａ）に示したＭＯＳトランジスタ７０）、からなる第２ＭＯＳトランジスタ対と、前記第２６乃至第２９ＭＯＳトランジスタのうちいずれか１つのＭＯＳトランジスタのソースに接続される第３抵抗素子（例えば図３（ａ）に示した抵抗素子７４）と、前記第２６ＭＯＳトランジスタのドレインに接続される第１端子（例えば図３（ａ）に示したバイアス端子Ｂ１１）と、前記第２９ＭＯＳトランジスタのドレインに接続される第２端子（例えば図３（ａ）に示したバイアス端子Ｂ1）と、を備え、前記第１端子、前記第２端子の少なくとも一方から前記フィルタ制御信号が出力されることを特徴とする。

請求項１８に記載のフィルタ回路は、請求項１７において、前記第２６ＭＯＳトランジスタと前記第２８ＭＯＳトランジスタのドレイン間、前記第２７ＭＯＳトランジスタと前記第２９ＭＯＳトランジスタのドレイン間、のすくなくともひとつに接続されるカスコードＭＯＳトランジスタを備えることを特徴とする。
請求項１９に記載のフィルタ回路は、請求項１から１６のいずれか１項において、前記フィルタ制御信号生成回路が、ＰＬＬ回路（図１７に示したＰＬＬ回路）であることを特徴とする。

請求項２０に記載のフィルタ回路は、入力信号が入力される第１フィルタ入力端子、フィルタリングされた信号が出力される第１フィルタ出力端子、第１演算増幅器（例えば図１６に示した演算増幅器１０１ａ）を備える第１フィルタ（例えば図１６に示したフィルタ１４０ａ）と、第ｋ−１フィルタの出力信号が入力信号として入力される第ｋフィルタ入力端子（ｋは、２≦ｋ≦Ｎの整数、Ｎは２以上の整数）（例えば図１６に示した入力端子１４１ｃ）、フィルタリングされた信号が出力される第ｋフィルタ出力端子（例えば図１６に示したフィルタ出力端子１０９）、第ｋ演算増幅器（例えば図１６に示した演算増幅器１０１ｃ）を備える第ｋフィルタ（例えば図１６に示したフィルタ１４０ｃ）と、を含む前記第１フィルタから第Ｎフィルタまでのフィルタ（例えば図１６に示したフィルタ２）と、前記第１フィルタから前記第Ｎフィルタまでの前記フィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路（例えば図１６に示したフィルタ制御信号生成回路１０２）と、を備えたフィルタ回路であって、前記フィルタ制御信号生成回路は、前記第１フィルタから前記第Ｎフィルタまでに備えられる前記第１演算増幅器から第Ｎ演算増幅器までのそれぞれの第１から第ＮまでのＧＢ積と、前記第１演算増幅器から前記第Ｎ演算増幅器までのそれぞれの第１から第Ｎまでの第２ポール周波数とを制御するためのフィルタ制御信号を生成し、前記フィルタ制御信号を前記第１フィルタから前記第Ｎフィルタまでに備えられる前記第１演算増幅器から前記第Ｎ演算増幅器までに供給することで、前記第１フィルタから前記第Ｎフィルタまでのそれぞれの第１から第Ｎまでのカットオフ周波数と、前記第１フィルタから前記第Ｎフィルタまでのそれぞれの第１から第Ｎまでのクオリティファクタとを制御し、前記第１演算増幅器から前記第Ｎ演算増幅器までの演算増幅器は、増幅器反転入力端子、増幅器非反転入力端子、増幅器出力端子、を備え、前記第１フィルタから前記第Ｎフィルタまでにおいて、前記フィルタ入力端子と前記増幅器非反転入力端子とが接続され、前記フィルタ出力端子と前記増幅器出力端子とが接続され、前記増幅器出力端子と前記増幅器反転入力端子とが接続され、前記カットオフ周波数のそれぞれは、前記演算増幅器のそれぞれのＧＢ積と前記第２ポール周波数との積の平方根であり、前記クオリティファクタのそれぞれは、前記演算増幅器のそれぞれのＧＢ積と前記第２ポール周波数との比の平方根であることを特徴とする。

請求項１に記載の発明によれば、演算増幅器のＧＢ積と第２ポール周波数が制御信号で制御されているので、所望のカットオフ周波数とＱ値を有したフィルタ周波数特性を実現することができる。さらにフィルタ回路は演算増幅器を含んでいるので、入力電圧範囲が広く、線形性能が優れている。また、Ｇｍ−Ｃフィルタと同様に演算増幅器のｇｍ値と容量でフィルタを実現しているので、高い周波数領域でのフィルタを実現できる。

また、請求項１に記載の発明によれば、ボルテージフォロワ回路を用いているのでカットオフ周波数がＧＢ積と第２ポール周波数の平方根であり、クオリティファクタがＧＢ積と第２ポール周波数の比の平方根であるような２次の低域通過フィルタ回路を構成することができる。
請求項２に記載の発明によれば、反転増幅器を用いているので利得Ｇのフィルタ回路を構成することができる。
請求項３の発明によれば、非反転増幅器を用いているので利得Ｇのフィルタ回路を構成することができる。さらに入力インピーダンスが無限大とすることができる。

請求項４に記載の発明によれば、第１制御信号で演算増幅器のＧＢ積を、第２制御信号で演算増幅器の第２ポール周波数を制御しているので、所望のカットオフ周波数とＱ値を有したフィルタ周波数特性を実現することができる。
請求項５に記載の発明によれば、一般的な演算増幅器を使って、入力電圧範囲が広く、線形性能が優れたフィルタ回路を提供することができる。
請求項６に記載の発明によれば、出力増幅回路を備えた折り返しカスコード演算増幅器を使って入力電圧範囲が広く、線形性能が優れたフィルタ回路を提供することができる。さらにＧＢ積と第２ポールを決定するＭＯＳトランジスタの極性が同じであるので、フィルタ制御信号生成回路が１つだけでも精度の高いフィルタを提供できる。

請求項７に記載の発明によれば、入出力信号レンジをシングルエンド回路の２倍とし、Ｓ／Ｎ特性が向上し、電源ノイズや、同一チップ上に設けられている他回路からのノイズに対する耐性を向上させることができる。
請求項８および９に記載の発明によれば、抵抗素子を使ってゼロ点周波数を第２ポール周波数に比べ遠方に配置できる。
請求項１０に記載の発明によれば、抵抗素子をマスタ回路とスレーブ回路とによって構成し、スレーブ回路において抵抗素子として機能するＭＯＳトランジスタをマスタ回路で高精度に制御することができる。このため、プロセス変動によらず常に抵抗値が変わらない抵抗素子を提供することができる。

請求項１１に記載の発明によれば、スレーブ回路において抵抗素子として機能するＭＯＳトランジスタを、ｇｍ素子、ＭＯＳトランジスタ、差動増幅器を使って制御することができる。
請求項１２に記載の発明によれば、スレーブ回路において抵抗素子として機能するＭＯＳトランジスタを、基準抵抗素子、ＭＯＳトランジスタ、差動増幅器を使って制御することができる。
請求項１３に記載の発明によれば、組み合わせ抵抗を用いているので小規模な回路でスレーブ回路の抵抗値の設計の自由度を高めることができる。

請求項１４に記載の発明によれば、リファレンス信号生成回路を備えているので、スレーブ回路の抵抗値の精度を高くすることができる。
請求項１５に記載の発明によれば、マスタ回路を複数用いているのでスレーブ回路の抵抗値の設計の自由度を非常に高めることができる。
請求項１６に記載のフィルタ回路は、折り返しカスコード演算増幅器を使っているのでゼロ点周波数の影響がないフィルタ回路を提供することができる。

請求項１７に記載のフィルタ回路は、比較的簡易な構成によってフィルタ制御信号生成回路を実現することができる。本回路は容量変動に対する制御を行わないにも関わらず図２、図１３、図１５に示すような一般によく用いられるタイプの演算増幅器と組合わせたフィルタ回路のＱ値は容量変動に影響することなく所望の値に制御できる。
請求項１８に記載のフィルタ回路は、フィルタ制御信号生成回路にカスコードＭＯＳトランジスタを用いているので、より高精度なフィルタ回路を提供することができる。

請求項１９に記載のフィルタ回路は、ＰＬＬをフィルタ制御信号生成回路として用いているので、精度の高い抵抗素子がなくても高精度のフィルタ回路を提供することができる。
請求項２０に記載のフィルタ回路は、複数のフィルタを直列接続しているので、任意の次数の任意のタイプのフィルタを実現することができる。
また、請求項２０に記載のフィルタ回路は、各々のフィルタに用いている演算増幅器のＧＢ積と第２ポール周波数が制御信号で制御されることで、任意の次数の任意のタイプのフィルタ周波数特性を実現することができる。

本発明の実施形態１のフィルタ回路を説明するための回路図である。 実施形態１の、図１に示した演算増幅器を例示した図である。 図１に示したフィルタ制御信号生成回路を説明するための図である。 図１に示した他のフィルタ制御信号生成回路を説明するための図である。 本発明の実施形態１の抵抗回路を、ＭＯＳトランジスタを使って構成することを説明するための図である。 図５に用いられているリファレンス信号電圧ＶAを生成する回路を説明するための図である。 図５に示したマスタ回路に加えて、第２のマスタ回路を使ってスレーブ回路を制御することを説明するための図である。 図５および図７に示した回路の動作を説明するための図である。 本発明の実施形態１の抵抗値の精度を高く保ちながら、より回路規模が小さい抵抗素子を説明するための図である。 図９に用いられている組み合わせ抵抗を例示した図である。 外付け基準抵抗素子を使用しない抵抗回路を説明するための図である。 図１１に用いられているトランスコンダクタンスアンプの回路図である。 本発明の実施形態２のフィルタ回路に用いられる演算増幅器を説明するための図である。 本発明の実施形態２のフィルタ制御信号生成回路を説明するための図である。 本発明の実施形態３のフィルタ回路に用いられる演算増幅器を説明するための図である。 本発明の実施形態４の、図１に示したフィルタを多段に直列接続したフィルタを示した図である。 本発明の実施形態５の、代表的なＰＬＬ回路を説明するための図である。 図１７に示したＰＬＬ回路において出力される信号の波形を示した図である。 図１７に示したマスタフィルタの位相特性を示した図である。 図１７に示したマスタフィルタの構成を例示するための図である。 図１５に示した回路を図１７のマスタおよびスレーブフィルタに適用した場合の、回路を例示した図である。 本発明の実施形態６のフィルタ回路を説明するための図である。 本発明の実施形態７のフィルタ回路を説明するための図である。 本発明の実施形態８のフィルタ回路を説明するための図である。 図２４に示した演算増幅器の回路を説明するための図である。 図２５の演算増幅器に用いられる同相信号レベル制御アンプの回路構成を例示した図である。 図２４に示した別の演算増幅器の回路を説明するための図である。 図２７の演算増幅器に用いられる同相信号レベル制御アンプの回路構成を例示した図である。 ＳＰＩＣＥシミュレーションによって求めた本発明の８次低域通過フィルタ周波数特性示した図である。 演算増幅器を用いた一般的なボルテージフォロワ回路を示した図である。 フィルタ制御信号生成回路を用いない場合の８次低域通過フィルタ回路の周波数特性を表した図である。

以下、図を参照して本発明に係る実施形態１ないし実施形態８のフィルタ回路を説明する。
（実施形態１）
１ 回路構成
図１は、本発明の実施形態１のフィルタ回路を説明するための回路図である。実施形態１のフィルタ回路は、フィルタ１００と、フィルタ１００を制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路１０２と、を備えたフィルタ回路である。フィルタ１００は、入力信号が入力されるフィルタ入力端子１０８と、フィルタリングされた信号が出力されるフィルタ出力端子１０９と、演算増幅器１０１とを備えている。演算増幅器１０１は、増幅器反転入力端子１０４、増幅器非反転入力端子１０３、増幅器出力端子１０６を備えている。

なお、図１に示したフィルタ回路は、以下に説明する実施形態２、実施形態３および実施形態５に共通の構成である。
図１中の１０２はフィルタ制御信号を生成するためのフィルタ制御信号生成回路である。演算増幅器１０１は、フィルタ制御信号を入力するためのバイアス端子１０７を備えている。なお、後述するように、フィルタ制御信号生成回路は２つあって、バイアス端子１０７には２つのフィルタ制御信号が入力される。２つのフィルタ制御信号を、第１フィルタ制御信号、第２フィルタ制御信号とも記す。

フィルタ制御信号生成回路１０２で生成されたフィルタ制御信号は、演算増幅器１０１のバイアス端子１０７へ供給される。演算増幅器１０１の増幅器非反転入力端子１０３は、フィルタ入力端子１０８に接続されている。また、演算増幅器１０１の増幅器出力端子１０６はフィルタ出力端子１０９に接続されている。
増幅器非反転入力端子１０３はフィルタの入力端子の機能を担っており、入力信号電圧Ｖinが供給されている。増幅器反転入力端子１０４、増幅器出力端子１０６は互いに接続されている。増幅器反転入力端子１０４、増幅器出力端子１０６はフィルタ１００の出力端子の機能を担っていて、増幅器出力端子１０６からは出力電圧Ｖoutが出力される。このような構成の演算増幅器は、ボルテージフォロワ回路としてもよく知られている。

図１に示すフィルタの伝達関数は、前記した式（４）〜式（７）によって表される。ただし、Ａoは演算増幅器１０１のＤＣゲイン、ＧＢは演算増幅器１０１のＧＢ積、ω1、ω2は演算増幅器１０１の第１ポール周波数、第２ポール周波数である。またωoはフィルタ１００の角周波数で表されたカットオフ周波数、Ｑはフィルタ１００のクオリティファクタである。
図２は、図１に示した演算増幅器１０１を例示した図である。演算増幅器１０１は、正の電圧Ｖddを供給する電源（図中にＶddで示し、電源Ｖddとも記す）と、負の電圧Ｖssを供給する電源（図中にＶssで示し、電源Ｖssとも記す）との間に差動増幅回路２０１、出力増幅回路２０２が接続されて構成されている。

演算増幅器１０１は、外部から信号が入力されるＭＯＳトランジスタ１０及びＭＯＳトランジスタ１１からなるＭＯＳトランジスタ対（入力ＭＯＳトランジスタ対とも記す）、ＭＯＳトランジスタ１０、１１に電流を供給すると共に、バイアス端子Ｂ1に第１フィルタ制御信号が入力される第３ＭＯＳトランジスタ１２と、ＭＯＳトランジスタ１０のドレインにドレインとゲートが接続されるＭＯＳトランジスタ１３とＭＯＳトランジスタ１１のドレインにドレインが接続されてかつＭＯＳトランジスタ１３のゲートにゲートが接続されるＭＯＳトランジスタ１４からなるＭＯＳトランジスタ対（ロードＭＯＳトランジスタ対とも記す）を含む差動増幅回路２０１と、ゲートに差動増幅回路２０１の出力端子が接続されるＭＯＳトランジスタ１６と、ＭＯＳトランジスタ１６とドレイン同士が接続されると共にバイアス端子Ｂ2に第２フィルタ制御信号が入力されるＭＯＳトランジスタ１５とを含む出力増幅回路２０２と、を備えている。

また、図２に示した演算増幅器１０１は、差動増幅回路２０１の出力端子２０３と出力増幅回路２０２の出力端子２０４との間に接続される容量素子１８及び抵抗回路１７、出力増幅回路２０２の出力端子２０４に接続される容量素子１９、差動増幅回路２０１の出力端子２０３に接続される容量素子２０を含む受動素子群と、を備えている。
実施形態１では、前記したように、フィルタ制御信号生成回路１０２が第１フィルタ制御信号、第２フィルタ制御信号を生成している。フィルタ制御信号が供給される端子として機能するバイアス端子Ｂ1、Ｂ2は、図１に示したバイアス端子１０７に相当する。

このような演算増幅器１０１は、きわめて一般的な演算増幅器である。
２ 伝達関数
演算増幅器１０１の帰還がない場合、つまりオープンループの場合の伝達関数は、近似的に式（８）のように表される。
Ａ（ｓ）＝Ａo・ω1・ω2[１−（ｓ／ωz）]／[（ｓ＋ω1）（ｓ＋ω2）]…式（８）
前記したように、式（８）中のＡoは演算増幅器のＤＣゲイン、ω1は角周波数で表される第１ポール周波数、ω2は角周波数で表される第２ポール周波数である。ωzは、角周波数で表されるゼロ点周波数である。

また、演算増幅器１０１のＧＢ積は、式（９）のように表すことができる。
ＧＢ＝Ａo・ω1 …式（９）
さらに、図２の小信号等価回路を計算することで式（９）のＧＢは式（１０）、式（８）中のω2は式（１１）のように表すことができる。（参考書：「CMOS Analog Circuit Design」p. 387．Phillip E. Allen, Douglas R. Holdberg 著 Holt, Rinehart Winston, inc.1987年出版）
ＧＢ＝Ａo・ω1＝ｇｍ1／Ｃ1 …式（１０）
ω2＝ｇｍ2／｛Ｃ2＋Ｃ3＋（Ｃ2・Ｃ3）／Ｃ1｝ …式（１１）

式（１０）において、ｇｍ1は、図２に示したＭＯＳトランジスタ１０またはＭＯＳトランジスタ１１のトランスコンダクタンス（以降、ｇｍ値とも記す）、Ｃ1は容量素子１８の容量値である。また、式（１１）において、ｇｍ2は、ＭＯＳトランジスタ１６のｇｍ値、Ｃ2は容量素子２０の容量値、Ｃ3は容量素子１９の容量値である。
また、式（８）におけるゼロ点周波数ωzは、以下の式（１２）によって表される。
ωz＝（Ｃ1／ｇｍ2−Ｃ1・Ｒ）^-1 …式（１２）

式（１２）中のＲは、抵抗回路１７の抵抗値である。ゼロ点周波数ωzの影響をできるだけ排除するためには、ゼロ点周波数ωzを第１ポール周波数ω1、第２ポール周波数ω2に比べて充分大きい値にすることが必要である。ゼロ点周波数ωzが無視できる場合、図２に示した演算増幅器１０１を図１のフィルタに用いると、フィルタのカットオフ周波数ωｏとフィルタのクオリティファクタＱは、式（６）、式（７）に、式（１０）、式（１１）を代入することにより、式(１３)、式（１４）のように、ｇｍ値と容量値とのみによって表すことができる。
ωo＝［（ｇｍ1・ｇｍ2）／Ｃ1／｛Ｃ2＋Ｃ3＋（Ｃ2・Ｃ3）／Ｃ1｝］^1/2
…式（１３）
Ｑ＝［ｇｍ1・｛Ｃ2＋Ｃ3＋（Ｃ2・Ｃ3）／Ｃ1｝／（ｇｍ2・Ｃ1）］^1/2
…式（１４）

式（１３）、式（１４）から明らかなように、図２の演算増幅器を図１の演算増幅器１０１に使った場合のフィルタ１００のカットオフ周波数ωoやＱ値は、ＭＯＳトランジスタのｇｍ値であるｇｍ1、ｇｍ2を制御することによって制御することができる。また、ｇｍ値の制御は、ＭＯＳトランジスタに流れる電流を制御することによって実現することができる。
より具体的には、図２に示した演算増幅器の場合、電流源用のＭＯＳトランジスタ１２のバイアス端子Ｂ1に供給される電圧を制御し、ＭＯＳトランジスタ１０、１１に流れる電流が制御される。電流の制御により、ＭＯＳトランジスタ１０、１１のｇｍ値であるｇｍ1が制御できる。

また、電流源用のＭＯＳトランジスタ１５のバイアス端子Ｂ2に供給される電圧を制御することにより、ＭＯＳトランジスタ１５、１６に流れる電流が制御できる。電流の制御により、ＭＯＳトランジスタ１６のｇｍ値であるｇｍ2が制御できる。すなわち、図２に示した演算増幅器を使ったフィルタ回路のフィルタ周波数特性は、フィルタ制御信号端子として機能するバイアス端子Ｂ1、Ｂ2の電圧を制御することによって制御することが可能である。尚、図２において、容量１９または容量２０のいずれか一方の容量をゼロにすることができる。実際には、ＭＯＳトランジスタの寄生容量を完全にゼロとすることはできないが、ほぼゼロにすることで式（１３）、式（１４）はより単純な式に改めることができる。
なお、実施形態１で使用している図２の演算増幅器は、図示した構成に限定されるものではなく、ＧＢ積と第２ポール周波数を正確に所望の値に設定するのに好適で、ゼロ点の影響及び高次ポール周波数の影響を概ね排除できるものであればどのような演算増幅器であってもよい。

３ フィルタ制御信号生成回路
次に、バイアス端子Ｂ1、Ｂ2の電圧を制御するための回路を説明する。
図３（ａ）は、図１に示したフィルタ制御信号生成回路１０２を説明するための図であって、図２のバイアス端子Ｂ1に入力されるフィルタ制御信号を生成する回路の一部、または全部を表している。
図３（ａ）に示したフィルタ制御信号生成回路は、電源Ｖddと電源Ｖssとの間に、ＭＯＳトランジスタ７２、７０とＭＯＳトランジスタ７３、７１とが並列に接続されて構成されている。ＭＯＳトランジスタ７２、ＭＯＳトランジスタ７０は、ドレイン同士が接続されるように直列に接続されている。また、ＭＯＳトランジスタ７３、７１も、ドレイン同士が接続されるように直列に接続されている。

バイアス端子Ｂ1は、ＭＯＳトランジスタ７２、７０のドレインと接続されていて、バイアス端子Ｂ1とＭＯＳトランジスタ７２、７０のドレインとの接続ノードｎ２は、ＭＯＳトランジスタ７０、７１のゲート端子に接続されている。
また、ＭＯＳトランジスタ７３、７１のドレインは、ＭＯＳトランジスタ７２、７３のゲート端子に接続されている。ＭＯＳトランジスタ７３、７１のドレインとＭＯＳトランジスタ７２、７３のゲート端子との接続ノードｎ３は、バイアス端子Ｂ11に接続されている。ＭＯＳトランジスタ７１と電源Ｖssとの間には、抵抗素子７４がＭＯＳトランジスタ７３、７１と直列に接続されている。抵抗素子７４の抵抗値はＲ1である。

ＭＯＳトランジスタ７２、７３のトランジスタサイズ（チャネル長及びチャネル幅）は等しく、ＭＯＳトランジスタ７０と７１とのトランジスタサイズ比Ｎは、式（１５）のように表される。
Ｎ＝（Ｗ71／Ｌ71）／（Ｗ70／Ｌ70） …式（１５）
式（１５）に示したＷ71、Ｌ71はＭＯＳトランジスタ７１のチャネル幅、チャネル長で、Ｗ70、Ｌ70はＭＯＳトランジスタ７０のチャネル幅、チャネル長である。この場合、ＭＯＳトランジスタ７０〜７３に流れる電流Ｉ70は、式(１６)のように表される。
Ｉ70＝（Ｎ^1/2−１）²／（Ｎ・Ｋ70・Ｒ1²） …式（１６）

すなわち、カレントミラー回路を構成するＭＯＳトランジスタ７２、７３のトランジスタサイズが同じであるため、ＭＯＳトランジスタ７２、７３に流れる電流は等しい。それに伴って、ＭＯＳトランジスタ７０、７１に流れる電流も等しくなる。なお、このような原理は、例えば、非特許文献、「ROUBIK GREGORIAN, GABOR C. TEMES著 ANALOG MOS INTEGRATED CIRCUITS FOR SIGNAL PROCESSING, JOHN WILEY & SONS Inc. page 127-128．」に記載されているように周知である。このため、この内容についてはこれ以上の説明を省くものとする。

式（１６）に示したＫ70は、式（１７）によって与えられる。
Ｋ70=（１／２）・μn・Ｃox・（Ｗ70／Ｌ70） …式（１７）
式（１７）のμnはＮＭＯＳトランジスタの移動度、ＣoxはＭＯＳトランジスタのゲート酸化膜の単位容量である。
図３（ａ）に示したフィルタ制御信号生成回路の出力端子Ｂ1は、図２に示したＭＯＳトランジスタ１２のバイアス端子Ｂ1に接続される。図３（ａ）に示したＭＯＳトランジスタ７０と図２に示したＭＯＳトランジスタ１２とのトランジスタサイズ比が２である場合、ＭＯＳトランジスタ１２の電流は式（１６）によって求められる電流Ｉ70の２倍になる。また、図２に示したＭＯＳトランジスタ１０、１１に流れる電流の電流値はその半分、つまり電流Ｉ70になる。

図２に示したＭＯＳトランジスタ１０、またはＭＯＳトランジスタ１１のｇｍ値であるｇｍ1は、以下の式（１８）のように表すことができる。
ｇｍ1=２（Ｋ10・Ｉ10）^1/2 …式（１８）
式（１８）のＩ10は、式（１６）によって求められる電流Ｉ70に等しい。また、式（１８）中のＫ10は、式（１９）によって求められる。
Ｋ10＝（１／２）・μn・Ｃox・（Ｗ10／Ｌ10） …式（１９）
式（１９）と式（１６）を式（１８）に代入すると、式（２０）が得られる。
ｇｍ1＝（２／Ｒ1）・｛（Ｗ10／Ｌ10）／（Ｗ70／Ｌ70）・（Ｎ^1/2−１）²／Ｎ｝^1/2
…式（２０）

式（２０）において、Ｗ10、Ｌ10はＭＯＳトランジスタ１０のチャネル幅とチャネル長である。式(２０)に示したように、図２に示したＭＯＳトランジスタ１０、またはＭＯＳトランジスタ１１のｇｍ値であるｇｍ1は、ＭＯＳトランジスタ１０と図３（ａ）に示したＭＯＳトランジスタ７０のトランジスタサイズ比、図３（ａ）に示したＭＯＳトランジスタ７０、７１のトランジスタサイズ比Ｎ、図３（ａ）に示した抵抗素子７４の抵抗値Ｒ1のみに依存する。

ここで、抵抗素子７４を外付けの高精度抵抗とすると、抵抗値Ｒ1がばらつきのない一定の値になる。したがって、式（２０）によって与えられるｇｍ1は、製造変動や温度変動の影響を受けることがないトランスコンダクタンス値となる。
ただし、式（１８）によって与えられるｇｍ値であるｇｍ1は、電流Ｉ10に関して特別な制御をしない場合、μnが製造変動と温度変動の影響を受け、Ｃoxが製造プロセスにおけるばらつきの影響を受けるので、狙い通りの値にはならない。

次に、図２に示したＭＯＳトランジスタ１６のｇｍ値を制御する回路について説明する。
図４は、図１に示したフィルタ制御信号生成回路１０２を説明するための図であって、図２に示したバイアス端子Ｂ2に入力されるフィルタ制御信号を生成する回路の一部、または全部を表している。なお、実施形態１では、このように、図３（ａ）、図４に示した２つのフィルタ制御信号生成回路によってフィルタ制御信号生成回路１０２が構成されることから、フィルタ１００のバイアス端子１０７に２つのフィルタ制御信号が入力されている。

図４に示したフィルタ制御信号生成回路は、電源Ｖddと電源Ｖssとの間にＭＯＳトランジスタ８１、８２とＭＯＳトランジスタ８０、８３とが並列に接続されている。ＭＯＳトランジスタ８１、８２は互いにドレイン同士が接続されるように、直列に接続されている。また、ＭＯＳトランジスタ８０、８３は互いにドレイン同士が接続されるように、直列に接続されている。

図２に示したバイアス端子Ｂ2はＭＯＳトランジスタ８１、８２のドレインが接続される接続ノードｎ4に接続されている。接続ノードｎ4には、ＭＯＳトランジスタ８２、８３のゲート端子が接続されている。また、ＭＯＳトランジスタ８１、８０のゲート端子同士が接続されていて、この接続ノードｎ5は、ＭＯＳトランジスタ８０、８３のドレインに接続されている。さらに、ＭＯＳトランジスタ８１と電源Ｖddとの間には、ＭＯＳトランジスタ８１に直列に、抵抗素子８４が接続されている。抵抗素子８４の抵抗値は、Ｒ2である。

図４において、ＭＯＳトランジスタ８２、８３のトランジスタサイズ（ＭＯＳトランジスタのチャネル長、チャネル幅）は同じである。ＭＯＳトランジスタ８０とＭＯＳトランジスタ８１のトランジスタサイズの比Ｎは、式（２１）によって与えられる。
Ｎ＝（Ｗ81／Ｌ81）／（Ｗ80／Ｌ80） …式（２１）
式（２１）において、Ｗ81、Ｌ81はＭＯＳトランジスタ８１のチャネル幅とチャネル長で、Ｗ80、Ｌ80はＭＯＳトランジスタ８０のチャネル幅とチャネル長である。

ＭＯＳトランジスタ８０〜８３に流れる電流Ｉ80は、式（１６）と同様にして式(２２)によって与えられる。
Ｉ80＝（Ｎ^1/2−１）²／（Ｎ・Ｋ80・Ｒ2²） …式（２２）
式（２２）中のＫ80は、以下の式（２３）によって与えられる。
Ｋ80＝（１／２）・μp・Ｃox・（Ｗ80／Ｌ80） …式（２３）
式（２３）において、Ｗ80、Ｌ80はＭＯＳトランジスタ８０のチャネル幅とチャネル長である。μpはＰＭＯＳトランジスタの移動度、ＣoxはＭＯＳトランジスタのゲート酸化膜の単位容量である。

図４に示したフィルタ制御信号生成回路のバイアス端子Ｂ2は、図２に示したＭＯＳトランジスタ１５のバイアス端子Ｂ2に接続される。このとき、図４に示したＭＯＳトランジスタ８２と図２に示したＭＯＳトランジスタ１５のトランジスタサイズが等しいなら、ＭＯＳトランジスタ１６の電流は、式（２２）によって表される。
また、ＭＯＳトランジスタ１６のｇｍ値であるｇｍ2は、式（２４）のように表すことができる。
ｇｍ2＝２（Ｋ16・Ｉ16）^1/2 …式（２４）

式（２４）のＩ16は、式（２２）によって与えられる電流Ｉ80に等しい。
また、式（２４）中のＫ16は、式（２５）によって与えられる。
Ｋ16=（１／２）・μp・Ｃox・（Ｗ16／Ｌ16） …式（２５）
式（２５）において、Ｗ16、Ｌ16はＭＯＳトランジスタ１６のチャネル幅とチャネル長である。式（２５）、式（２２）を式（２４）に代入することにより、式（２６）が得られる。

ｇｍ2＝（２／Ｒ2）・｛（Ｗ16／Ｌ16）／（Ｗ80／Ｌ80）｝・（Ｎ^1/2−１）²／Ｎ｝^1/2 …式（２６）
式（２６）に示したように、ＭＯＳトランジスタ１６のｇｍ値であるｇｍ2は、図２に示したＭＯＳトランジスタ１６とＭＯＳトランジスタ８０のトランジスタサイズ比、図４に示したＭＯＳトランジスタ８０、８１のトランジスタサイズ比Ｎ、図４に示した抵抗素子８４の抵抗値Ｒ2のみに依存することになる。

ここで、抵抗素子８４を外付けの高精度抵抗とすると、抵抗値Ｒ2がばらつきのない一定の値になる。したがって、式（２６）によって与えられるｇｍ2は、製造プロセスに起因する製造変動や温度変動の影響を受けることがないトランスコンダクタンス値となる。
ただし、ｇｍ2は、電流Ｉ16に関して特別な制御をしない場合、ＰＭＯＳトランジスタの移動度μpが製造変動と温度変動の影響を受け、ゲート酸化膜の単位容量Ｃoxが製造プロセスにおけるばらつきの影響を受けるので、狙い通りの値にはならない。

以上述べた実施形態１によれば、図２の演算増幅器のｇｍ1、ｇｍ2は、図３（ａ）、図４に示したフィルタ制御信号生成回路によって正確に制御することができる。ただし、フィルタに要求される周波数特性の精度が低くても良い場合、図３（ａ）または図４に示したフィルタ制御信号生成回路のいずれか一方だけを使って図２に示した演算増幅器のｇｍ1、ｇｍ2を同時に制御することができる。

以下、図３（ａ）に示したフィルタ制御信号生成回路だけを使ってｇｍ2を制御することを説明する。
図３（ａ）に示したフィルタ制御信号生成回路によりｇｍ2を制御する場合、式（２４）によって与えられるｇｍ2を、式（２２）に代えて式（１６）を使って計算する。計算の結果、以下に示す式（２７）が得られる。
ｇｍ2＝（２／Ｒ1）・｛μp（Ｗ16／Ｌ16）／μn（Ｗ80／Ｌ80）・（Ｎ^1/2−１）²／Ｎ｝^1/2 …式（２７）

式（２７）を式（２６）と比較すると、式（２７）には、式（２６）にないＰＭＯＳトランジスタの移動度μpとＮＭＯＳトランジスタの移動度とμnの比の成分が加わっている。μpとμnの大凡の比は予想できる。また、温度特性も同一ではないものの、近い数値である。フィルタ周波数特性の精度が低くてもよい場合には、μp、μnの比を考慮して制御信号を補正して、ＮＭＯＳトランジスタ用のフィルタ制御信号生成回路、またはＰＭＯＳトランジスタ用のフィルタ制御信号生成回路の一方だけを使って演算増幅器を制御してもよい。

なお、図２に示した演算増幅器において、全てのＭＯＳトランジスタの極性を入れ替えて構成することもできる。この場合、外部から信号を入力するＭＯＳトランジスタ（入力ＭＯＳトランジスタとも記す）の極性はＮＭＯＳからＰＭＯＳに変更されるので、ｇｍ1を制御するためのフィルタ制御信号生成回路にはＰＭＯＳトランジスタのｇｍ値を制御できる図４の回路が用いられる。また、このような場合、出力増幅回路２０２の中でアクティブに動作するＭＯＳトランジスタ（図２におけるＭＯＳトランジスタ１６）の極性はＰ型からＮ型になるので、ｇｍ2を制御するためのフィルタ制御信号生成回路には、ＮＭＯＳトランジスタのｇｍ値を制御できる図３（ａ）の回路が用いられる。

ここで図３（ａ）の代わりに図３（ｂ）に示すようなフィルタ制御信号生成回路を用いることができる。図３（ｂ）と図３（ａ）の違いは図３（ａ）ではバイアス端子Ｂ1がＭＯＳトランジスタ７０のドレイン端子と接続していたのに対して、図３（ｂ）ではバイアス端子Ｂ1がＭＯＳトランジスタ７１のドレイン端子と接続していてかつ、図３（ａ）ではバイアス端子Ｂ11がＭＯＳトランジスタ７３のドレイン端子と接続していたのに対して、図３（ｂ）ではバイアス端子Ｂ11がＭＯＳトランジスタ７２のドレイン端子と接続していることだけである。図３（ａ）の回路も図３（ｂ）の回路もＭＯＳトランジスタ７２と７３がカレントミラー回路を形成していて同じ電流が流れるので、ＭＯＳトランジスタ７０，７１および７２，７３のゲート電圧に相当するバイアス端子Ｂ1およびＢ11の電圧も変わることなく同じである。従って、図３（ａ）のフィルタ制御信号生成回路の代わりに図３（ｂ）のフィルタ制御信号生成回路を用いても構わない。同様にして、図４の回路に対しても図３（ｂ）と同じような接続に変更した回路に置き換えても構わない。

また、図３（ａ）の回路は式（１６）で与えられる電流を正確に実現しなければ、フィルタの周波数特性に影響を与える式（２０）で与えられるｇｍ１値にも影響する。このためには、ＭＯＳトランジタ７２、７３で与えられるカレントミラーの電流精度を厳密に制御するため、ＭＯＳトランジスタ７２，７３のドレイン電圧を同じにするため良く知られているカスコード回路の手法を用いることができる。図３（ｃ）は図３（ａ）のフィルタ制御信号生成回路に対してカスコードＭＯＳトランジスタ７５を追加するとともに、さらにカスコードＭＯＳトランジスタ７６を追加して、カレントミラー電流精度を向上させている。図４のフィルタ制御信号生成回路に対しても図３（ｃ）と同じようにカスコードＭＯＳトランジスタを追加することで一層の精度向上を図ることができる。また図３（ａ）から図３（ｃ）に置き換えたように、図３（ｂ）の回路を図３（ｃ）のようにカスコードＭＯＳトランジスタを追加して電流精度を向上させることができる。

次に、前記した式（８）の伝達関数に表れる、ゼロ点周波数ωzを制御する方法について説明する。
フィルタのカットオフ周波数ωoやＱ値は、式（８）のゼロ点周波数ωzが無視できる場合、式（１３）、式（１４）のように表すことができる。すなわち、ゼロ点周波数が無限大の場合に、式（８）は式（２）のようになる。図２に示した演算増幅器の回路の場合、ゼロ点周波数は式（２８）のようになる。なお、ゼロ点周波数を式（２８）のように表すことができることは、例えば、「PAUL R. GRAY、ROBERT G. MEYER著 ANLYSIS AND DESIGN OF ANALOG INTEGRATED CIRCUITS SECOND EDITION、JOHN WILLEY & SONS Inc、page 748．」に記載されているから、これ以上の説明を省くものとする。
ωz＝１／[（Ｃ1／ｇｍ2）−Ｃ1・Ｒ）] …式（２８）

式（２８）において、Ｃ1は図２に示した容量素子１８の容量値、ｇｍ2は図２に示したＭＯＳトランジスタ１６のｇｍ値である。ゼロ点周波数、すなわち式（２８）が無限大になる条件は、図２に示した抵抗回路１７の抵抗値Ｒが、以下の式（２９）を満たすことである。
Ｒ＝１／ｇｍ2 …式（２９）

ｇｍ2は、例えば図４に示した回路により、常に一定の値に制御される。このため、抵抗回路１７の抵抗値Ｒは、ｇｍ2に反比例した一定の値を有するものであればよい。このような抵抗回路１７として、ＩＣ上に形成された抵抗を用いることが考えられる。ＩＣ上に形成される抵抗の抵抗値Ｒは製造ばらつきおよび温度変動があるため、目標値に対してある程度の変動ばらつきを考慮する必要がある。ここで、この変動ばらつきとして目標値に対して±４０％程度の変動を仮定して、ゼロ点ωzの変動量を計算する。抵抗の目標値（ターゲット値）Ｒoと目標値Ｒoに対するばらつきΔＲとによって抵抗値Ｒを表すと、以下のようになる。

Ｒ＝Ｒｏ＋ΔＲ …式（３０）
ΔＲ＝±０．４×（１／ｇｍ2） …式（３１）
式（２８）に式（３０）、式（３１）を代入すると、式（３２）を得る。
ωz＝±２．５／（Ｃ１／ｇｍ2） …式（３２）
すなわち、ゼロ点周波数と（ｇｍ2／Ｃ1）の値とは、（ｇｍ2／Ｃ1）の２．５倍程度しか離れていないことが分かる。ｇｍ2及び容量値Ｃ1はフィルタの性能に大きく影響を及ぼすパラメータであるから、ｇｍ2を大きくしたり、容量値Ｃ1を小さくしたりしてゼロ点の影響を小さくすることは難しい。

このため、抵抗値Ｒと目標値Ｒoとの相違が大きい場合、演算増幅器の伝達関数は式（２）では近似できなくなる。そして、演算増幅器を使ったフィルタは、有限に位置するゼロ点の影響により、式(６）、式（７）で与えられるフィルタ周波数特性を実現することができなくなる。
すなわち、抵抗値Ｒが製造変動や温度変動によって大きく変動すると、フィルタの周波数特性にも変動が生じる。換言すれば、フィルタ周波数特性が式（６）、式（７）で表されるようにするためには、位相補償用の抵抗回路が、充分高い精度の抵抗値を持ったものである必要がある。例えば、製造条件を厳密に制御して精度の高い抵抗を実現する、あるいはトリミング等によって抵抗値をターゲット値になるようにすればよい。ただし、コスト等の問題もありこれらの手法で精度の高い抵抗は、簡単に実現できない。このため、本実施形態では、ＭＯＳトランジスタを用いて、抵抗素子の抵抗値がいつも式（２９）を満足するように制御される。

４ 抵抗回路
図５は、実施形態１に用いる抵抗回路（例えば図２の１７）を説明するための図である。図５に示した回路は、ゲート制御電圧生成用のマスタ回路６０１と、演算増幅器の位相補償抵抗（例えば図２の１７）となるスレーブ回路６０２とによって構成されている。スレーブ回路６０２は、図２の演算増幅器の位相補償用の抵抗回路１７となっている。

マスタ回路６０１は、差動増幅器６０６を備えている。差動増幅器６０６の反転入力端子と端子６２１との間には基準抵抗素子６０４が接続されている。ＭＯＳトランジスタ６０３のソースには、基準抵抗素子６０４の一方の端子が接続されるとともに差動増幅器６０６の反転入力端子６２２に接続されている。
差動増幅器６０６の出力信号は、ＭＯＳトランジスタ６０３のゲート端子とともにスレーブ回路６０２に備えられているＭＯＳトランジスタ６０７のゲート端子に電圧ＶCとして供給されている。電圧ＶCは、実施形態１の抵抗制御信号となる。

ＭＯＳトランジスタ６０３のドレイン端子６２０には電圧ＶA＋Δ1、基準抵抗素子６０４の他方の端子６２１には電圧ＶA−Δ2が供給される。また、非反転入力端子６２３には、リファレンス信号生成回路６１０からリファレンス信号電圧ＶAが供給されている。Δ1、Δ2は、それぞれリファレンス信号生成回路６１０から供給される電圧ＶAに対する差電圧である。また、ＭＯＳトランジスタ６０３、６０７は、抵抗素子として機能するため、以降本実施形態では、それぞれＭＯＳ抵抗素子６０３、ＭＯＳ抵抗素子６０７と記す。

図５の回路の動作説明をする。端子６２０と端子６２１にはそれぞれ電圧ＶA＋Δ１とＶA−Δ２が供給されているので、電流は端子６２０からＭＯＳ抵抗素子６０３および基準抵抗素子６０４を通して端子６２１に流れる。この時、端子６２２の電圧Ｖ６２２は式（３３）のように表すことができる。
Ｖ６２２＝（ＶA−Δ２）＋（Δ１＋Δ２）×[Ｒm2／（Ｒm1＋Ｒm2）] …式（３３）

式（３３）中のＲm1はＭＯＳ抵抗素子６０３の抵抗値、Ｒm2は基準抵抗素子６０４の抵抗値である。また差動増幅器６０６はＭＯＳ抵抗素子６０３、基準抵抗素子６０４と組み合わされることで負帰還回路を構成しているので、差動増幅器６０６の反転入力端子６２２の電圧は非反転入力端子６２３の電圧ＶAに等しくなる。仮に、差動増幅器の反転入力端子６２２の電圧Ｖ６２２が、非反転入力端子６２３の電圧ＶAよりも高い場合は、差動増幅器６０６の出力電圧は低くなる。すると、ＭＯＳ抵抗素子６０３のゲート電圧も低くなり、ＭＯＳ抵抗素子６０３の抵抗Ｒm1が高くなる。すると式（３３）より反転入力端子電圧Ｖ６２２は低くなる。また逆に、差動増幅器の反転入力端子６２２の電圧Ｖ６２２が、非反転入力端子６２３の電圧ＶAよりも低い場合は、差動増幅器６０６の出力電圧は高くなる。すると、ＭＯＳ抵抗素子６０３のゲート電圧も高くなり、ＭＯＳ抵抗素子６０３の抵抗Ｒm1が低くなる。すると式（３３）より反転入力端子電圧Ｖ６２２は高くなる。このようにして、差動増幅器のＤＣゲインが十分高いときは、反転入力端子の電圧Ｖ６２２と非反転入力端子の電圧ＶAは等しくなり、式（３３）は式（３４）のように表すことができる。

ＶA＝（ＶA−Δ２）＋（Δ１＋Δ２）×[Ｒm2／（Ｒm1＋Ｒm2）] …式（３４）
式（３４）より式（３５）が得られる。
Δ２×（Ｒm1＋Ｒm2）＝（Δ１＋Δ２）×Ｒm2 …式（３５）
さらに、式（３５）を整理すると式（３６）が成立する。
Ｒm1＝（Δ1／Δ2）Ｒm2 …式（３６）
式（３６）から図５の回路によれば、ＭＯＳ抵抗素子の抵抗値Ｒm1は、基準抵抗素子の抵抗値Ｒm2に必ず比例する。

ここで、よりわかりやすくするためにマスタ回路６０１のＭＯＳ抵抗素子６０３とスレーブ回路６０２のＭＯＳ抵抗素子６０７のトランジスタサイズが同じで、かつソース電圧、ドレイン電圧も同じであるとすると、スレーブ回路６０１のＭＯＳ抵抗素子６０７の抵抗値Ｒm3は、式（３７）に示すように製造変動や温度変動に関係なく、マスタ回路６０１のＭＯＳ抵抗素子６０３の抵抗値Ｒm1に等しくなる。
Ｒm3＝Ｒm1 …式（３７）

実施形態１では、図５に示したマスタ回路６０１によって制御されるスレーブ回路６０２を、図２に示した抵抗回路１７に使用するものとする。式（２９）に示しているようにこの抵抗値Ｒm3がｇｍ2の逆数に等しい時（Ｒm3＝１／ｇｍ2）、言い換えると上記で仮定したＲm3＝Ｒm1より式（３８）に示すような関係の時に図２の回路の伝達関数である式（８）のゼロ点を無限大にすることができる。
Ｒm1＝１／ｇｍ2 …式（３８）

実施形態１では、図５に示したマスタ回路６０１によって制御されるスレーブ回路６０２を、図２に示した抵抗回路１７に使用するものとする。
なお、図５に示したＭＯＳ抵抗素子６０３、６０７はＮＭＯＳトランジスタであるが、当然のことながら、ＮＭＯＳトランジスタをＭＯＳ抵抗素子に使用するものに限定されるものではない。実施形態１では、ＰＭＯＳトランジスタを用いても、図５に示した回路と同様の回路を構成することができる。抵抗素子にＮＭＯＳトランジスタを用いるか、ＰＭＯＳトランジスタを用いるかは、図２に示した抵抗回路１７のソース電圧が電源Ｖssの電位に近い場合はＮＭＯＳを、ソース電圧が電源Ｖddの電位に近い場合はＰＭＯＳを選択するようにする。逆の場合、抵抗素子の抵抗値を低くするのが困難である、あるいはＭＯＳ抵抗素子の制御可能な抵抗範囲が狭くなる。
また、Δ1の値は、ＭＯＳ抵抗素子が線形性能を良好に保つために、ＭＯＳ抵抗素子６０３、６０７のＶgs−Ｖthに比べて十分小さくする必要がある。ただし、小さすぎるとΔ1およびΔ２の設定電圧からの偏移に対する影響が大きくなるので、適正な値に設定することが望ましい。

次にリファレンス信号電圧ＶAを生成するためのリファレンス信号生成回路６１０について説明する。前記したように、ＭＯＳ抵抗素子６０３、６０７の抵抗値は、ＭＯＳ抵抗素子６０３、６０７各々のゲート・ソース間の電圧で決まる。このため、ＭＯＳ抵抗素子６０３、６０７において、ゲートの電圧だけでなく、ソース電圧も同じにする必要がある。マスタ回路６０１では、ＭＯＳ抵抗素子６０３のソース電圧を、図２に示した演算増幅器の抵抗回路１７の両端の電圧に等しくしなければならない。これを実現する方法としては、図２に示した演算増幅器１０１をコピーした、この演算増幅器と同じ回路構成であって、かつ、演算増幅器に含まれる素子のサイズが等しい回路（以下、レプリカ回路Ａと記す）をボルテージフォロワ構成にし、抵抗回路１７の両端子のどちらか一方の電圧信号を、マスタ回路６０１の演算増幅器６０６の非反転入力端子へ電圧ＶAとして供給すればよい。すなわちリファレンス信号生成回路６１０として、レプリカ回路Ａを用いて、そのリファレンス信号生成回路６１０から出力されるリファレンス信号電圧ＶAとして、レプリカ回路Ａの中の抵抗回路１７（これもレプリカである）の２つの端子のいずれか一方の信号電圧を用いることができる。

このように構成する場合、レプリカ回路Ａの演算増幅器のトランジスタサイズ等を図２に示した演算増幅器と完全に同じにすると、回路全体のチップサイズや消費電流が増大する。これを解消するために、レプリカ回路Ａの全てのトランジスタサイズとＭＯＳトランジスタを流れる電流の電流値を一律に一定の割合だけ小さくする。トランジスタサイズを小さくして、電流値も同じ割合で小さくすることにより、演算増幅器内の各端子の電圧は図２の演算増幅器と同じになる。このため、抵抗回路１７に相当するレプリカ回路Ａの抵抗回路の端子電圧も図２の演算増幅器と同じになる。

リファレンス信号生成回路６１０に用いる回路として、レプリカ回路Ａよりさらに小規模の回路として構成する例について説明する。
図６は、図２に示した出力増幅回路２０２をコピーした、出力増幅回路２０２と同じ回路構成であって、かつ、演算増幅器に含まれる素子のサイズが等しい回路（以下、レプリカ回路Ｂと記す）を説明するための図である。図示したレプリカ回路Ｂでは、図２に示したＭＯＳトランジスタ１６に対応するＭＯＳトランジスタ１６０、図２に示したＭＯＳトランジスタ１５に対応するＭＯＳトランジスタ１５０が直列に接続されている。ＭＯＳトランジスタ１５０のゲート端子にはＭＯＳトランジスタ１５のゲート端子へ印加される電圧が供給され、ＭＯＳトランジスタ１６０のゲート端子とドレイン端子を接続すると、その接続点１６１に、図２のＭＯＳトランジスタ１６のゲート電圧ＶAが形成される。この理由は、図２に示したＭＯＳトランジスタ１６とＭＯＳトランジスタ１６０に同じ電流が流れるので、ＭＯＳトランジスタ１６、ＭＯＳトランジスタ１６０のゲート電圧が等しくなることによる。

また、レプリカ回路Ｂにあっても、消費電流低減のため、レプリカ回路に含まれるＭＯＳトランジスタ１５０、１６０のサイズを、図２に示した出力増幅回路２０２に含まれるＭＯＳトランジスタ１５、１６のサイズに対して一定の割合で縮小してもよい。
また、図５に示したＭＯＳ抵抗素子６０３、６０７は、製造変動や温度変動により、同じゲート電圧に対して異なる抵抗値を示す。換言すれば、目標とする抵抗値を得るにあたって、ＭＯＳ抵抗素子ごとに、また環境温度に応じて印加すべきゲート電圧は異なる値になる。

ここで、ゲート電圧が低いと、ＭＯＳ抵抗素子の線形性能劣化のために、所望する抵抗値を正確に実現することができなくなる。この理由は、線形領域におけるＳＡＨの式であるＩｄｓ＝Ｋ（Ｖｇｓ−Ｖｔｈ−０．５Ｖｄｓ）Ｖｄｓからもわかるように、ドレイン・ソース間電流Ｉｄｓはドレイン・ソース間電圧Ｖｄｓが大きい場合には、比例関係から大きく外れるからである。 ＭＯＳ抵抗素子の線形性能劣化の影響を低減するため、図７のように、図５に示したマスタ回路６０１に加えて、第２のマスタ回路７０１を使ってスレーブ回路７０２を制御することができる。

図７に示した構成では、マスタ回路を多段に接続すると共に、接続の段数に応じてマスタ回路７０１及びスレーブ回路７０２のＭＯＳトランジスタの数が増やされる。マスタ回路７０１はマスタ回路７０１からの抵抗制御信号ＶC2によって駆動されるＭＯＳトランジスタ７０３ｂを除いて図５のマスタ回路６０１と完全に同じ回路である。マスタ回路７０１は、マスタ回路６０１に接続された２段目のマスタ回路であるから、並列に接続された２つのＭＯＳ抵抗素子７０３ａ、７０３ｂを含んでいる。また、スレーブ回路７０２には、前段のマスタ回路７００（図５のマスタ回路６０１に相当する）によって制御されるＭＯＳ抵抗素子７０７ａとマスタ回路７０１によって制御されるＭＯＳ抵抗素子７０７ｂが設けられている。差動増幅器７０６は、その出力信号ＶC2がＭＯＳトランジスタ７０３ｂのゲートに供給されており、このＭＯＳトランジスタ７０３ｂと基準抵抗素子７０４とＭＯＳトランジスタ７０３ａと組み合わされることで負帰還回路を構成している。
図中に、ＭＯＳ抵抗素子７０７ａの抵抗制御信号６０８ａ、ＭＯＳ抵抗素子７０７ｂの抵抗制御信号６０８ｂを示す。抵抗制御信号６０８ａの電圧値はＶC1、抵抗制御信号６０８ｂの電圧値はＶC2である。

図８（ａ）は、図５に示した回路の動作を示し、図８（ｂ）は図７に示した回路の動作を説明するための図である。図８（ａ）、（ｂ）のいずれにおいても、縦軸はＭＯＳ抵抗素子となるＭＯＳトランジスタのゲート電圧を示し、横軸はＭＯＳトランジスタの性能を表すパラメータを示している。すなわちＭＯＳトランジスタの抵抗をいつも基準抵抗素子に等しくする条件下で、ＭＯＳトランジスタの性能に対するゲート電圧との関係を表している。ＭＯＳトランジスタの性能を表すパラメータは、移動度、ゲート容量を含んでいて、移動度は低温で高く、高温で低くなる。図８（ａ）、（ｂ）では、グラフが横軸における左側にシフトするほどＭＯＳ抵抗素子となるＭＯＳトランジスタの性能が高いことを示している。

なお、「ＭＯＳトランジスタの性能が高い」とは、所定の抵抗を得るために必要なゲート電圧がより低いことをいう。また逆に、「ＭＯＳトランジスタの性能が低い」とは、所定の抵抗を得るために必要なゲート電圧がより高いことをいう。ＭＯＳトランジスタの性能の低下は、ＭＯＳトランジスタ環境の温度が高くなることによっても起こる。図８（ａ）、図８（ｂ）にＭＯＳトランジスタが所有する性能の範囲を両矢印６０９で表している。両矢印６０９の一番左側の点は、ＭＯＳトランジスタの最高の性能レベルに相当し、両矢印６０９の一番右側の点は、ＭＯＳトランジスタの最低の性能レベルに相当する。

ＭＯＳトランジスタは、ゲート電圧が低い場合に、ＳＡＨの式によって線形性が劣化する。このため、ＭＯＳトランジスタの性能が高く、低いゲート電圧でも充分動作する場合であっても、ゲート電圧をある程度以上の値にすることが好ましい。すなわち、図８では、ゲート電圧がＶA＋Ｖthよりも十分高い電圧(図８（ａ）ではＶC)になるように設定することが好ましい。
ただし、このような場合、ＭＯＳトランジスタの性能が低く、必要とされるゲート電圧が電源Ｖddの電圧値を超えてしまうと、所望の抵抗値を実現できない。図８（ａ）によれば、所望の抵抗値を実現するために必要とする抵抗制御信号６０８が、電源Ｖddの電圧値（図中にＶddと記す）を超えて上昇していることが分かる。

これを解消するため、図７に示した回路では、ＭＯＳ抵抗素子７０３ａ、７０３ｂと、ＭＯＳ抵抗素子７０７ａ、７０７ｂの２組のＭＯＳ抵抗素子を用いている。図８（ｂ）によれば、マスタ回路７０１、スレーブ回路７０２を図７のように構成することにより、ＭＯＳ抵抗素子７０３ａ、７０７ａ（以降、これらを第１のＭＯＳ抵抗素子とも記す）のゲート端子電圧が電源Ｖddの電位に到達すると、ＭＯＳ抵抗素子７０３ｂ、７０７ｂ（以降、これらを第２のＭＯＳ抵抗素子とも記す）が動作して、ＭＯＳトランジスタの性能が低くなりすぎてもＭＯＳトランジスタ７０７ａ、７０７ｂを組み合わせることで所望の抵抗値を実現できる。
このとき、図８（ｂ）の区間８０１において明らかなように、第２のＭＯＳ抵抗素子の抵抗のゲート電圧が低いので、線形性能が劣化する。しかし、第１のＭＯＳ抵抗素子のゲート電圧が第２のＭＯＳ抵抗素子のゲート電圧に比べて十分高いため、線形性能の劣化はＭＯＳ抵抗素子を１つだけ使用した場合と比べてはるかに小さくて済む。

また、図８（ｂ）の区間８０２での動作について説明する。第１のＭＯＳ抵抗素子７０３ａ、７０７ａは、マスタ回路７００の働きによって抵抗値が基準抵抗素子７０４の抵抗値と同じになるように動作する。実際にはマスタ回路７００は、抵抗素子６０３が基準抵抗素子６０４と同じ値になるように制御しており、その結果として図７に示した基準抵抗素子７０４に流れる電流とＭＯＳ抵抗素子７０３ａを流れる電流とは等しいので、ＭＯＳ抵抗素子７０３ｂを流れる電流はゼロとなる。第２のマスタ回路７０１のゲート電圧（図８（ｂ）の６０８ｂ）は、動作領域が領域８０２である限り、ＶA＋Ｖthのままである。すなわち、図８（ｂ）の区間８０２では、マスタ回路７０１と７０３ｂ、７０７ｂは存在しない場合と同じである。そして、仮に温度が高温となりＭＯＳトランジスタの性能が低くなると、第１のＭＯＳ抵抗素子７０７ａのゲート電圧（図８（ｂ）の６０８ａ）が上昇してＶddに到達した後、第２のＭＯＳ抵抗素子７０７ｂを制御するマスタ回路７０１が働いて第２のＭＯＳ抵抗素子７０７ｂのゲート電圧がさらに上昇し、ＭＯＳ抵抗素子７０７ｂの抵抗値が下がる。なお、領域８０２ではＭＯＳ抵抗素子７０７ｂの抵抗値は無限大であるので、ＭＯＳ抵抗素子７０７ｂが線形性能の点から抵抗素子の特性に悪影響を及ぼすことはない。

図７に示した回路は、抵抗素子の抵抗値の線形性能を高く保つ（抵抗素子の抵抗値の精度を高く保つ）ためのものである。ただし、２つのマスタ回路が必要であるから、回路規模が大きくなるという欠点がある。本実施形態では、マスタ回路が１つでありながら、抵抗素子の良好な線形性能を保つことができる回路を提案する。
図９は、抵抗素子の抵抗値の精度を高く保ちながら、より回路規模が小さい抵抗素子を説明するための図である。図９に示した抵抗素子は、マスタ回路９０１、スレーブ回路９０２によって構成されている。なお、図９において、図５と同様の構成については同様の符号を付し、説明を一部略すものとする。図９に示した抵抗素子では、図５に示した回路において、ＭＯＳ抵抗素子６０３に代えて組み合わせ抵抗９０３を、ＭＯＳ抵抗素子６０７に代えて組み合わせ抵抗９０７を設けている。

図１０（ａ）、（ｂ）、（ｃ）は、それぞれ、組み合わせ抵抗９０３、９０７を例示した図である。組み合わせ抵抗９０３、９０７は、ＭＯＳ抵抗素子１１１やチップ内リニア抵抗１１２を直列、あるいは並列に接続して構成されている。リニア抵抗１１２は、ＭＯＳトランジスタと同一のＩＣチップ内に形成される（ＭＯＳトランジスタと同一基板上に形成される）抵抗で、例えばポリ抵抗や、拡散抵抗として実現される。ポリ抵抗や、拡散抵抗は、いずれも、抵抗値が不純物の量のばらつきや、温度の変動によって変動する。

ここで例えば、図１０（ｂ）に示した組み合わせ抵抗を組み合わせ抵抗９０３に用いる場合は、組み合わせ抵抗９０７にも同じ組み合わせ抵抗が用いられる。なお、組み合わせ抵抗９０３と組み合わせ抵抗９０７との間では、ＭＯＳ抵抗素子１１１のサイズの逆数とチップ内リニア抵抗１１２の抵抗値が比例の関係を保っていればよい。
つまり、図９に示した回路は、図５に示した回路と同様に動作するので、リニア抵抗素子１１２の抵抗値が小さい場合、組み合わせ抵抗の抵抗値が、基準抵抗６０４の抵抗値に（Δ1＝Δ2の場合）等しくなるように図９の回路が動作し、結果としてＭＯＳ抵抗素子１１１は抵抗値が高くなるように制御される。このため、ＭＯＳ抵抗素子１１１に印加されるゲート電圧は低くなり、ＭＯＳ抵抗素子１１１の線形性能は劣化する。しかし、リニア抵抗素子１１２の抵抗値と比較してＭＯＳ抵抗素子の抵抗値は充分高いので、全体としてＭＯＳ抵抗素子１１１の影響が小さくなり、全体の抵抗素子の線形性能劣化はわずかである。

また、リニア抵抗素子１１２の抵抗値が高い場合、ＭＯＳ抵抗素子１１１の抵抗値は低くなる。このため、ＭＯＳ抵抗素子１１１のゲート電圧は高くなり、抵抗値の線形性能は高くなる。図１０（ａ）に示したＭＯＳ抵抗素子１１１とリニア抵抗素子１１２との直列接続の場合も同様である。すなわち、リニア抵抗素子１１２とＭＯＳ抵抗素子１１１とを組み合わせにより、図７に示した回路のように、２組のマスタ回路およびＭＯＳ抵抗素子を使わなくても、本実施形態は充分高い線形性能を得ることができる。

以上述べた図５、図７、図９の回路は、いずれも基準抵抗素子６０４、７０４として精度の高い外付け抵抗素子が必要である。外付け基準抵抗素子を設けることは、コスト増を招き、実装基板のスペース確保やパッケージのピン数増加といった不具合を生ずることがある。本実施形態では、このような不具合を、図１１に示した回路によって解消することができる。

図１１は、外付け基準抵抗素子６０４を用いないマスタ回路１１３を説明するための回路図である。図１１では、図５に示した基準抵抗素子６０４に代えて、トランスコンダクタンス値（以下、ｇｍ値という）がｇmxであるトランスコンダクタンスアンプ１１８を設けている。以下、図１１のマスタ回路１１３の動作説明をする。トランスコンダクタンスアンプ１１８の反転入力端子６５１には電圧Ｖｂが、トランスコンダクタンスアンプ１１８の非反転入力端子６５２には電圧（Ｖｂ−Δ２）が、ＭＯＳトランジスタ６０３のドレイン端子６５０には電圧ＶA＋Δ1が、差動増幅器６０６の非反転入力端子には、リファレンス信号生成回路６１０からリファレンス信号電圧ＶAがそれぞれ供給されている。差動増幅器６０６は帰還回路を形成しているので、差動増幅器６０６の反転入力端子電圧が非反転入力端子電圧と同じ値であるＶAとなる。トランスコンダクタンスアンプ１１８から差動増幅器６０６の反転入力端子へ流れる電流Ｉgmxは、トランスコンダクタンスアンプ１１８のｇｍ値であるｇｍxにトランスコンダクタンスアンプ１１８の非反転入力端子６５２と反転入力端子６５１に供給される電圧差（−Δ2）を掛けた値になるので、電流Ｉgmxは式（３９）のように表せる。
Ｉ2＝（−Δ2）・ｇmx …式（３９）

またＭＯＳトランジスタ６０３において、端子６５０から差動増幅器６０６の反転入力端子へ流れる電流Ｉ603は、ＭＯＳトランジスタ６０３の抵抗値をＲ603とすると、
Ｉ603＝Δ１／Ｒ603 …式（３９−２）
となる。ここで、差動増幅器６０６の反転入力端子に流れ込む全ての電流は式（３９）と式（３９−２）で表される電流の和になる。そしてこの電流の和はゼロでなければならない。もし、ゼロでない場合は反転入力端子の電圧は時間とともに変化するが、最終的には、負帰還回路の作用で非反転入力端子の電圧に等しくなるように、ＭＯＳトランジスタ６０３のゲート電圧が制御される。この動作は図５におけるＭＯＳトランジスタ６０３の電圧制御と同じである。従って、（３９）と（３９−２）より（３９−３）が成り立つ。
Ｒ603＝（Δ１／Δ２）／ｇmx …式（３９−３）

ここで、マスタ回路１１３のＭＯＳトランジスタ６０３とスレーブ回路６０２のＭＯＳトランジスタ６０７のサイズが同じであれば、ＭＯＳトランジスタ６０７の抵抗もまた式（３９−３）で表される。図２に示した抵抗回路１７（本実施形態では、スレーブ回路６０２のＭＯＳトランジスタ６０７に相当する）の抵抗値がゼロ点を無限大にする条件は式（２９）に与えられているので、式（２９）と式（３９−３）より、式（４０）で与えられる。
ｇmx＝（Δ1／Δ2）・ｇm2 …式（４０）

すなわち、図１１のトランスコンダクタンスアンプ１１８のｇｍ値が式（４０）によって表される場合、ゼロ点周波数を無限大にすることができる。図１１では、基準抵抗素子６０４の代わりにＩＣ上に形成できるトランスコンダクタンスアンプ１１８を設けたので、複数のｇｍのトランスコンダクタンスアンプをＩＣ上に形成し、これを切り替えて使用することもできる。
図１１に示したトランスコンダクタンスアンプ１１８のｇｍ値は、製造変動、温度変動の影響を受けることなく一定で、しかも式（４０）によって与えられる値に等しいことが要求される。このようなトランスコンダクタンスアンプ１１８について、図１２を用いて説明する。

図１２は、トランスコンダクタンスアンプ１１８の回路図である。トランスコンダクタンスアンプ１１８は、トランスコンダクタンスアンプ１１８の本体部分１２８、本体部分１１８のＭＯＳトランジスタ１２１のゲート端子へ供給されるバイアス電圧を生成するためのバイアス回路１２９によって構成されている。本体部分１２８は入力ＭＯＳトランジスタ対を構成するＭＯＳトランジスタ１２２とＭＯＳトランジスタ１２３と、入力ＭＯＳトランジスタ対のソースに電流を供給する電流源ＭＯＳトランジスタとして動作するＭＯＳトランジスタ１２１と、入力ＭＯＳトランジスタのドレインに接続するロードＭＯＳトランジスタを構成するＭＯＳトランジスタ１２４とＭＯＳトランジスタ１２５から構成されている。またバイアス回路１２９は本体回路１２８のＭＯＳトランジスタ１２１とカレントミラーを構成するＭＯＳトランジスタ１２６とこれに電流を供給するＭＯＳトランジスタ１２７から構成されている。

式（４０）を満足させるため、トランスコンダクタンスアンプ１１８のｇｍ値であるｇｍxを図２に示したＭＯＳトランジスタ１６のｇｍ値であるｇｍ2の（Δ1／Δ2）倍にするには、図１２に示したＭＯＳトランジスタ１２２、１２３のトランジスタサイズ及び入力電流を、図２に示したＭＯＳトランジスタ１６のトランジスタサイズ及び電流を（Δ1／Δ2）倍にすればよい。このためには、図２に示したＭＯＳトランジスタ１６に電流を供給するＭＯＳトランジスタ１５のバイアス端子Ｂ2の制御信号を、図１２に示した電流源ＭＯＳトランジスタ１２１のゲート端子へ供給してＭＯＳトランジスタ１２２、１２３に流れる電流をＭＯＳトランジスタ１６の(Δ１／Δ２)倍になるようにすればよい。

なお、図２、図１２に示した回路では、電流源ＭＯＳトランジスタ（図２に示したＭＯＳトランジスタ１５、図１２に示したＭＯＳトランジスタ１２１）の極性が異なっている。このため、図１２のように、制御信号Ｂ2をＮ型のＭＯＳトランジスタ１２７のゲートへ供給して制御電流にし、制御電流をＭＯＳトランジスタ１２６とＭＯＳトランジスタ１２１とによって構成されるカレントミラー回路によりＰ型の電流源ＭＯＳトランジスタ１２１のゲートに供給すれば、図１２のＭＯＳトランジスタ１２２、１２３に流れる電流は、図２に示したＭＯＳトランジスタ１５、１６に流れる電流の（Δ1／Δ2）倍になる。

すなわち、図１１に示した回路により、外付け抵抗素子がなくても、ＭＯＳ抵抗素子の抵抗値を高い精度で制御して、所望の値のゼロ点を形成することができる。言い換えると、図１１のトランスコンダクタンスアンプ１１８に流す電流は、図２のＭＯＳトランジスタ１６に流す電流と同じ制御信号を用いているので、図１１のＭＯＳトランジスタ６０７のｇｍ値は、図２のＭＯＳトランジスタ１６のｇｍ値であるｇｍ２にいつも比例させることができる。このため高い精度で所望のゼロ点を形成することができる。図２に示したＭＯＳトランジスタ１５、１６に流れる電流が大きい場合、図１２に示したＭＯＳトランジスタ１２２、１２３に流れる電流も大きくなり、全体として消費電流が大きくなる。これを解消するため、図１１に示したマスタ回路１１３のＭＯＳトランジスタ６０３のトランジスタサイズを図２に示した抵抗回路１７（スレーブ回路６０２のＭＯＳトランジスタ６０７に相当）に用いられるＭＯＳトランジスタサイズの１／Ａ倍とする。

このようにすることで、図１１に示したＭＯＳ抵抗素子６０３の抵抗値をＡ倍したことになるので、図１１に示したトランスコンダクタンスアンプ１１８のｇｍ値も１／Ａになり、トランスコンダクタンスアンプ１１８の電流を１／Ａ倍にすることができる。図１１と同様に、図７、図９についても基準抵抗素子６０４に代えて図１２に示したトランスコンダクタンスアンプ１１８を設けることが可能である。

５ 高次ポールの影響
以上述べた実施形態１では、高周波領域において演算増幅器１０１の第１ポール、第２ポールより高い周波数に形成される３次以上の高次ポールの存在が、少なからず位相を遅延させるように影響する。この影響が無視できない場合、高次ポールによって遅延した分をゼロ点で補償させるため、ゼロ点周波数を無限大ではなく、位相が進むようにある有限の位置に配置させることができる。
上記した内容を、式を使って説明する。高次ポールとして３次ポールを有する演算増幅器の伝達関数Ａ（ｓ）は、式（８）に代わって式（４１）のように表せる。
Ａ（ｓ）＝Ａo・ω1・ω2（１−ｓ／ωz）／（ｓ＋ω1）（ｓ＋ω2）（１＋ｓ／ω3）
…式（４１）

式（８）と式（４１）の違いは、式（４１）の分母に（１＋ｓ／ω3）がある点である。ここで、ω3は、角周波数で表された第３ポール周波数である。通常第３ポール周波数ω3は、第２ポール周波数ω2よりはるかに高い周波数にあるが、高速フィルタの設計の場合には第２ポール周波数ω2が高い周波数にあるので、第３ポール周波数ω3の値に近くなり、第３ポール周波数ω3の影響が無視できなくなる。

そこで、式（４１）の分子にあるゼロ点の周波数を第３ポール周波数ω3と同じにすれば、ゼロ点の周波数と第３ポール周波数ω3とがお互いに打ち消しあって、高次ポールの影響がなくなる。この結果、演算増幅器の伝達関数を示す式（４１）には、ゼロ点も高次ポールの影響もなく、式（２）のように表すことができる。
このように、位相補償用の抵抗回路１７を、式（２９）ではなくて、式（４２）のようにすることで、第３ポール周波数ω3の影響を排除することができる。
Ｒ＝１／ｇｍ2＋ΔＲ …式（４２）

式（４２）において、ΔＲは第３ポール周波数ω3に依存するが、通常はＲに比べて十分小さい値になる。式（４２）を式（２８）に代入すると、ゼロ点周波数ωzは式（４３）のようになる。
ωz＝−１／（Ｃ1・ΔＲ） …式（４３）
以上のことから、第３ポール周波数ω3を打ち消すには、第３ポール周波数ω3とゼロ点周波数ωzが等しくなればよいので、ωz＝ω3よりΔＲを式（４４）のように設定すればよい。
ΔＲ＝１／(ω3・Ｃ1) …式（４４）

第３ポール周波数は、フィルタの位相特性に影響をもたらすといっても、第２ポール周波数よりも充分高い周波数である。このため、第３ポール周波数の製造変動による位相特性への影響は小さい。言い換えると式（４２）で表される位相補償用の抵抗回路１７の抵抗値Ｒは、一定であっても製造変動の影響は殆どない。したがって、ゼロ点周波数を有限の位置に配置させ、ゼロ点周波数と高次ポール周波数とをお互いにキャンセルさせる場合でも、図５、図７、図９、図１１で説明したような抵抗回路を用いて、抵抗値のターゲット値を式（２９）の代わりに式（４２）にすることで第３ポール周波数の影響を排除することができる。

以上、実施形態１のフィルタ回路の特徴についてまとめると、図３または図４のフィルタ制御信号生成回路を用いているので、フィルタはプロセス変動および環境温度によらずいつも所望のＧＢ積とＱ値を有する特性を有している。またフィルタの制御は、演算増幅器のｇｍ値を制御するのでＧｍ−Ｃフィルタと同じ原理で周波数特性を設定できるので、Ｇｍ−Ｃフィルタと同程度の高速フィルタが実現できる。またフィルタ周波数特性の精度は演算増幅器のｇｍ値を制御しているので容量変動が十分小さい場合は、Ｇｍ−Ｃフィルタと同じ精度の特性を実現できる。またフィルタには演算増幅器を負帰還回路として使用しているので、アクティブフィルタと同様に信号範囲が広くてまた線形性能の優れたフィルタが実現できる。また入力信号は演算増幅器の非反転入力端子に供給されるので、フィルタの入力インピーダンスは非常に高くすることができる。

（実施形態２）
１ 回路構成
次に、本発明の実施形態２のフィルタ回路について説明する。なお、実施形態２においては、実施形態１で説明した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
図１３は、実施形態２のフィルタ回路（図１に示したフィルタ回路と同様の構成である）に用いられる演算増幅器を説明するための図である。実施形態２の演算増幅器は、ＭＯＳトランジスタ３０〜３８によって構成される差動増幅回路のみで構成されている。このような回路は、いわゆる折り返しカスコード演算増幅器として知られている。

図１３に示した演算増幅器は、互いにソース同士が接続されたＭＯＳトランジスタ３０、ＭＯＳトランジスタ３１でなるＭＯＳトランジスタ対（入力ＭＯＳトランジスタ対とも記す）と、入力ＭＯＳトランジスタ対に共通のソースにドレインが接続され、入力ＭＯＳトランジスタ対に電流を供給すると共に、ゲート（バイアス端子Ｂ1）にフィルタ制御信号が入力されるＭＯＳトランジスタ３２と、ＭＯＳトランジスタ３０のドレインにソースが接続されるＭＯＳトランジスタ３５、ＭＯＳトランジスタ３１のドレインにソースが接続されるＭＯＳトランジスタ３６でなるＭＯＳトランジスタ対（カスコードＭＯＳトランジスタ対とも記す）と、ＭＯＳトランジスタ３５とドレイン同士が接続されるＭＯＳトランジスタ３７、ＭＯＳトランジスタ３６とドレイン同士が接続されるＭＯＳトランジスタ３８でなるＭＯＳトランジスタ対（ロードＭＯＳトランジスタ対とも記す）と、ＭＯＳトランジスタ３５のソースに接続されるとともに、ゲート（バイアス端子Ｂ２５）にフィルタ制御信号が入力されるＭＯＳトランジスタ３３と、ＭＯＳトランジスタ３６のソースに接続されるとともに、ゲート（バイアス端子Ｂ２５）にフィルタ制御信号が入力されるＭＯＳトランジスタ３４でなるＭＯＳトランジスタ対(電流源ＭＯＳトランジスタ対とも記す)と、ＭＯＳトランジスタ３７のドレインに接続される容量素子４１と、ＭＯＳトランジスタ３８のドレインに接続される容量素子４２によって構成される容量素子対と、ＭＯＳトランジスタ３３のドレインに接続される容量素子３９、ＭＯＳトランジスタ３４のドレインに接続される容量素子４０によって構成される容量素子対と、を含んでいる。

２ 伝達関数
実施形態２に示した演算増幅器の帰還がないオープンループの伝達関数は、近似的に式（４５）のように表現される。
Ａ（ｓ）＝Ａo・ω1・ω2／（ｓ＋ω1）（ｓ＋ω2） …式（４５）
式（４５）において、Ａoは演算増幅器のＤＣゲイン、ω1は角周波数で表された第１ポール周波数、ω2は角周波数で表された第２ポール周波数である。
また、ＧＢ積、第２ポール周波数ω2は図１３の小信号等価回路を計算することで式(４６)、式（４７）を導き出すことができる。
ＧＢ＝Ａo・ω1＝ｇｍ1／Ｃ1 …式（４６）
ω2＝ｇｍ2／Ｃ2 …式（４７）
ここでｇｍ1はＭＯＳトランジスタ３０、３１のｇｍ値、ｇｍ2はＭＯＳトランジスタ３５、３６のｇｍ値、Ｃ1は容量素子４１、４２の容量値、Ｃ2は容量素子３９、４０の容量値である。

式（４５）と式（８）とを比較して分かるように、式（４５）にはゼロ点がない（すなわち、分子にｓを含む項がない）。このため、フィルタ周波数特性にゼロ点が影響しないので、ゼロ点の周波数を無限大になるように制御する回路が不要になる。また図２に示した回路と比較して、図２に示した出力増幅回路２０２がないため、高次ポール周波数を十分高くすることができるので、高次ポールの影響はより小さい。
図１３に示した演算増幅器を図１に示したフィルタに用いた場合の伝達関数は、式（６）、式（７）に式（４６）、式（４７）を代入することで、式(４８)、式（４９）のようにフィルタの性能をｇｍ値と容量素子の容量値のみで表すことができる。
ωo＝[（ｇｍ1・ｇｍ2）／（Ｃ1・Ｃ2）]^1/2 …式（４８）
Ｑ＝（ｇｍ1・Ｃ2）／（ｇｍ2・Ｃ1） …式（４９）

式（４８）、式（４９）から分かるように、フィルタのカットオフ周波数ωoやフィルタのＱ値はｇｍ1、ｇｍ2を制御することで、所望の値を得ることができる。ＭＯＳトランジスタのｇｍ値の制御は、ＭＯＳトランジスタに流れる電流を制御することによって実現できる。図１３の回路の場合は、電流源用のＭＯＳトランジスタ３２のゲート（バイアス端子Ｂ1）に印加される電圧を制御することで、ＭＯＳトランジスタ３０、３１に流れる電流、すなわちｇｍ1を制御できる。また、電流源用のＭＯＳトランジスタ３３、３４のゲート（バイアス端子Ｂ25）に印加される電圧を制御することで、ＭＯＳトランジスタ３５、３６に流れる電流、すなわちｇｍ2を制御できる。このような実施形態２では、バイアス端子Ｂ1、Ｂ25に印加される電圧を制御することにより、所望のフィルタ周波数特性を実現することができる。なお、バイアス端子Ｂ1、Ｂ25は、図１に示したバイアス端子１０７を構成するものである。

３ フィルタ制御信号生成回路
次に、実施形態２において、ＭＯＳトランジスタ３０、またはＭＯＳトランジスタ３１のｇｍ値を制御する回路について説明する。ＭＯＳトランジスタ３０、３１はＮＭＯＳトランジスタである。このため、ＭＯＳトランジスタ３２のバイアス端子Ｂ1を制御するための信号を生成するフィルタ制御信号生成回路には、実施形態１で説明した図３（ａ）のフィルタ制御信号生成回路を用いることができる。

例えば図３（ａ）の回路の端子Ｂ1を図１３のバイアス端子Ｂ1に接続して、図１３のＭＯＳトランジスタ３２のサイズを図３（ａ）のＭＯＳトランジスタ７０のサイズの２倍とする。このとき、図３（ａ）の回路を用いることで、ＭＯＳトランジスタ３０、３１に流れる電流Ｉ30は、式（１６）で与えられる。ＭＯＳトランジスタ３０、またはＭＯＳトランジスタ３１のｇｍ値であるｇｍ1は、式（５０）のように表すことができる。
ｇｍ1＝２・(Ｋ30・Ｉ30)^1/2 …式（５０）

式（５０）において、Ｉ30は式（１６）に等しく、Ｋ30は式（５１）で与えられる。
Ｋ30＝（１／２）・μn・Ｃox・（Ｗ30／Ｌ30） …式（５１）
式（５１）において、Ｗ30、Ｌ30はＭＯＳトランジスタ３０のチャネル幅とチャネル長である。式（５１）、式（１６）、式（１７）を式（５０）に代入すると、式（５２）を得る。
ｇｍ1＝（２／Ｒ1）・｛（Ｗ30／Ｌ30）／（Ｗ70／Ｌ70）・（Ｎ^1/2−１）²／Ｎ｝^1/2
…式（５２）

このように、図１３に示したＭＯＳトランジスタ３０またはＭＯＳトランジスタ３１のｇｍ値であるｇｍ1は、図１３に示したＭＯＳトランジスタ３０と図３（ａ）に示したＭＯＳトランジスタ７０のトランジスタサイズ比と、図３（ａ）に示したＭＯＳトランジスタ７０、７１のトランジスタサイズ比Ｎと、図３（ａ）に示した抵抗素子７４の抵抗値Ｒ1のみに依存する。ここで、抵抗素子７４を外付けの抵抗素子とすると、式（５２）で与えられたｇｍ1は、製造変動や温度変動の影響を全く受けることがない。
なお、式（５０）で与えられるｇｍ値は、電流Ｉ30に関して特別な制御をしない場合、μnが製造変動と温度変動の影響を受ける。また、Ｃoxも製造変動の影響を受けるので狙い通りの値を得ることはできない。

次に、図１３に示したＭＯＳトランジスタ３５、３６のｇｍ値を制御する回路について説明する。ＭＯＳトランジスタ３５、３６は、ＰＭＯＳトランジスタである。このため、図４に示したフィルタ制御信号生成回路を用いてｇｍ値を制御することができる。図１３において、電流源として機能するＭＯＳトランジスタ３３、３４に流れる電流は、ＭＯＳトランジスタ３５、３６と共にＭＯＳトランジスタ３０、３１にも流れることになる。このため、バイアス端子Ｂ25に印加される電圧を制御する制御信号を生成する回路として、例えば図１４のような回路が用いられる。
図１４に示した回路は、ＭＯＳトランジスタ９０にはＭＯＳトランジスタ９１が並列に接続されており、ＭＯＳトランジスタ９０とＭＯＳトランジスタ９１とは、互いにソース同士、ドレイン同士が接続され、さらにこのドレイン同士接続された端子にＭＯＳトランジスタ９２のゲートおよびドレインが接続されている。

次に、図１４に示した回路の動作について説明する。
ＭＯＳトランジスタ９０のゲートには、図３（ａ）に示したフィルタ制御信号生成回路のバイアス端子Ｂ1から制御信号が入力されている。ＭＯＳトランジスタ９０のトランジスタサイズが図３（ａ）に示したＭＯＳトランジスタ７０と同じであるなら、ＭＯＳトランジスタ９０に流れる電流Ｉ90は、式（５３)のように、式（１６）と同じ式となる。
Ｉ90＝（Ｎ^1/2−１）²／（Ｎ・Ｋ70・Ｒ1²） …式（５３）

また、ＭＯＳトランジスタ９１のゲートには、図４に示したフィルタ制御信号生成回路のバイアス端子Ｂ2から制御信号が入力されている。このため、ＭＯＳトランジスタ９１のトランジスタサイズが、図４に示したＭＯＳトランジスタ８２と同じであるなら、ＭＯＳトランジスタ９１に流れる電流Ｉ91は、式（５４）のように、式（２２）と同じ式となる。
Ｉ91＝（Ｎ^1/2−１）²／（Ｎ・Ｋ80・Ｒ2²） …式（５４）
ＭＯＳトランジスタ９２に流れる電流Ｉ92は、ＭＯＳトランジスタ９０、９１に流れる電流の和となるので、式（５５）のように表される。
Ｉ92＝（Ｎ^1/2−１）²／（Ｎ・Ｋ70・Ｒ1²）＋（Ｎ^1/2−１）²／（Ｎ・Ｋ80・Ｒ2²）
…式（５５）

図１４に示したＭＯＳトランジスタ９２のゲートとドレインが接続された出力端子Ｂ25は、図１３のＭＯＳトランジスタ３３、３４のゲート（バイアス端子Ｂ25）に接続される。このようにすると、ＭＯＳトランジスタ９２、３３、３４は、ゲート電圧が同じであることからカレントミラーの関係になる。ＭＯＳトランジスタ９２、３３、３４のトランジスタサイズを同じにすると、ＭＯＳトランジスタ３３、３４に流れる電流値は、式（５５)で与えられる値となる。

ＭＯＳトランジスタ３５、またはＭＯＳトランジスタ３６に流れる電流Ｉ35は、ＭＯＳトランジスタ３３、またはＭＯＳトランジスタ３４に流れる電流Ｉ33から、ＭＯＳトランジスタ３０またはＭＯＳトランジスタ３１に流れる電流Ｉ30を引いた値になるので、式（５６）によって与えられる。
Ｉ35＝Ｉ33−Ｉ30＝Ｉ92−Ｉ70 …式（５６）
式（５６）に式（１６）、式（５５）を代入すると、式（５７）が得られる。
Ｉ35＝（Ｎ^1/2−１）²／（Ｎ・Ｋ80・Ｒ2²） …式（５７）

ＭＯＳトランジスタ３５、またはＭＯＳトランジスタ３６のｇｍ値であるｇｍ2は、式（５８）のように表すことができる。
ｇｍ2＝２・(Ｋ35・Ｉ35)^1/2 …式（５８）
式（５８）のＫ35は、式（５９）で与えられる。
Ｋ35＝（１／２）・μp・Ｃox・（Ｗ35／Ｌ35） …式（５９）
式（５９）において、Ｗ35、Ｌ35はＭＯＳトランジスタ３５のチャネル幅とチャネル長である。式（５７）、式（５９）を式（５８）に代入すると、式（６０）を得る。
ｇｍ2＝（２／Ｒ2）・｛（Ｗ35／Ｌ35）／（Ｗ80／Ｌ80）・（Ｎ^1/2−１）²／Ｎ｝^1/2
…式（６０）

以上説明したように、実施形態２では、ＭＯＳトランジスタ３５、またはＭＯＳトランジスタ３６のｇｍ値であるｇｍ2が、ＭＯＳトランジスタ３５と図４に示したＭＯＳトランジスタ８０のトランジスタサイズ比と、図４に示したＭＯＳトランジスタ８０、８１のトランジスタサイズ比Ｎと、抵抗素子８４の抵抗値Ｒ2にのみに依存する。ここで、抵抗素子８４を外付けの抵抗とすると、式（６０）で与えられるｇｍ2を、製造変動や温度変動の影響を全く受けることがないものとすることができる。
なお、式（５８）で与えられるｇｍ値は、電流Ｉ35に関して特別な制御をしない場合、ＰＭＯＳトランジスタの移動度μpが製造変動と温度変動の影響を受ける。また、ゲート酸化膜の単位容量Ｃoxも製造変動の影響を受けるので、狙い通りの値を得ることはできない。

このように、図１３の演算増幅器のｇｍ1、ｇｍ2は、図３（ａ）、図４、及び図１４に示したフィルタ制御信号生成回路によって正確に制御することができる。なお、このような図３、図４、図１４に示したフィルタ制御信号生成回路は、図１に示したフィルタ制御信号生成回路１０２に相当する。ただし、フィルタに要求される周波数特性の精度が低くても良い場合、図３または図４に示したフィルタ制御信号生成回路のいずれか一方のみを使って図２に示した演算増幅器のｇｍ1、ｇｍ2を同時に制御することができる。

なお、図１３に示した回路は折り返し構成であるが、実施形態２は、このような構成に限定されるものではない。例えば、図１３に示した回路を、折り返さないで電源Ｖss側から電源Ｖdd側に、縦にカスコードＭＯＳトランジスタを積み重ねた回路であっても構わない。このように構成した場合、カスコードＭＯＳトランジスタと入力ＭＯＳトランジスタの極性は同じになるので、フィルタ制御信号生成回路は１つでも周波数特性を高い精度で制御できる。ただし、折り返し回路を用いない場合には、電源電圧が低くなると動作が困難になる。したがって、折り返し回路を用いない構成は、電源電圧が高い場合に有用である。

（実施形態３）
次に、本発明の実施形態３について説明する。なお、実施形態３において、実施形態１、実施形態２において説明した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
１ 回路構成
図１５は、実施形態３のフィルタ回路（図１に示したフィルタ回路と同様の構成である）に用いられる演算増幅器を示している。実施形態３の演算増幅器は、互いにソース同士が接続されたＭＯＳトランジスタ５０、ＭＯＳトランジスタ５１でなるＭＯＳトランジスタ対（入力ＭＯＳトランジスタ対とも記す）と、この入力ＭＯＳトランジスタ対のソースにドレインが接続され、図１５に示した入力ＭＯＳトランジスタ対に電流を供給すると共に、ゲート（バイアス端子Ｂ1）にフィルタ制御信号が入力されるＭＯＳトランジスタ５２と、ＭＯＳトランジスタ５０のドレインにソースが接続されるＭＯＳトランジスタ５５、ＭＯＳトランジスタ５１のドレインにソースが接続されるＭＯＳトランジスタ５６でなるＭＯＳトランジスタ対（カスコードＭＯＳトランジスタ対とも記す）と、ＭＯＳトランジスタ５５とドレイン同士が接続されるＭＯＳトランジスタ５７、ＭＯＳトランジスタ５６とドレイン同士が接続されるＭＯＳトランジスタ５８でなるＭＯＳトランジスタ対（ロードＭＯＳトランジスタ対とも記す）と、ＭＯＳトランジスタ５５のソースにドレインが接続されるＭＯＳトランジスタ５３、ＭＯＳトランジスタ５６のソースにドレインが接続されるＭＯＳトランジスタ５４でなるＭＯＳトランジスタ対（電流源ＭＯＳトランジスタ対とも記す）と、を含む差動増幅回路１５１と、ゲート（バイアス端子Ｂ11）にフィルタ制御信号が入力されるＭＯＳトランジスタ６０、ＭＯＳトランジスタ６０のドレインにドレインが接続されるＭＯＳトランジスタ５９と、を含む出力増幅回路１５２と、差動増幅回路１５１の出力端子ｎ７と出力増幅回路１５２の出力端子ｎ６との間に接続される容量素子６１及び抵抗回路６２、差動増幅回路１５１の出力端子ｎ７に接続される容量素子６３、出力増幅回路１５２の出力端子ｎ６に接続される容量素子６４を含む受動素子群と、を含んでいる。
図１５に示した差動増幅回路１５１は、図１３に示した回路と実質的に同様の回路である。すなわち、図１５に示した回路は、図１３に示した回路に出力増幅回路１５２を付け加えた回路であるといえる。

２ 伝達関数
実施形態３の演算増幅器において、帰還がないオープンループの伝達関数は、近似的に式（６１）のように表される。
Ａ（ｓ）＝Ａo・ω1・ω2（１−ｓ／ωz）／（ｓ＋ω1）（ｓ＋ω2） …式（６１）
式（６１）中の、Ａoは演算増幅器のＤＣゲイン、ω1は第１ポール周波数、ω2は第２ポール周波数、ωzはゼロ点周波数である。
また、実施形態３の演算増幅器のＧＢ積は、以下の式（６２）のように表すことができる。
ＧＢ＝Ａo・ω1 …式（６２）

また、式（６２）のＧＢ積、式（６１）中のω2は、図１５の小信号等価回路を計算することで式（６３）、式（６４）を導き出すことができる。
ＧＢ＝Ａo・ω1＝ｇｍ1／Ｃ1 …式（６３）
ω2＝ｇｍ2／｛Ｃ2＋Ｃ3＋（Ｃ2・Ｃ3）／Ｃ1｝ …式（６４）
式（６３）、式（６４）において、ｇｍ1は、ＭＯＳトランジスタ５０、またはＭＯＳトランジスタ５１のトランスコンダクタンス値である。また、ｇｍ2は、ＭＯＳトランジスタ５９のトランスコンダクタンス値である。Ｃ1は容量素子６１の容量値、Ｃ2は容量素子６３の容量値、Ｃ3は容量素子６４の容量値である。

また、ゼロ点周波数ωzは、式（６５）のように表すことができる。
ωz＝（Ｃ1／ｇｍ2−Ｃ1・Ｒ）^-1 …式（６５）
式（６５）において、Ｒは抵抗回路６２の抵抗値である。抵抗値Ｒは、ゼロ点の影響をできるだけ排除するために、ω1、ω2に比べ十分大きい値に設定される。この設定については、実施形態１で説明したいずれの方法を用いても構わないので、説明は省略する。

図１５に示した演算増幅器を図１に示したフィルタに用いた場合の伝達関数は、ゼロ点を無視した場合、式（６）、式（７）に式（６３）、式（６４）を代入することにより、式(６６)（６７）のようにｇｍ値と容量値のみで表すことができる。
ωo＝［（ｇｍ1・ｇｍ2）／Ｃ1／｛Ｃ2＋Ｃ3＋（Ｃ2・Ｃ3）／Ｃ1｝）]^1/2
…式（６６）
Ｑ＝［ｇｍ1・｛Ｃ2＋Ｃ3＋（Ｃ2・Ｃ3）／Ｃ1｝／（ｇｍ2・Ｃ1）］^1/2
…式（６７）

式（６６）、式（６７）からも分かるように、フィルタのカットオフ周波数ωoやフィルタのＱ値は、ｇｍ1、ｇｍ2を制御することにより所望の値を得ることができる。ＭＯＳトランジスタのｇｍ値の制御は、ＭＯＳトランジスタに流れる電流を制御することによって実現できる。尚、図１５において、容量６３または容量６４のいずれか一方の容量をゼロにすることができる。実際には、ＭＯＳトランジスタの寄生容量を完全にゼロとすることはできないが、ほぼゼロにすることで式（６６）、式（６７）はより単純な式に改めることができる。

図１５に示した回路の場合は、電流源用のＭＯＳトランジスタ５２のバイアス端子Ｂ1に印加される電圧を制御することで、ＭＯＳトランジスタ５０、５１に流れる電流、すなわちｇｍ1を制御できる。また、電流源用ＭＯＳトランジスタ６０のバイアス端子Ｂ11を制御することにより、ＭＯＳトランジスタ５９に流れる電流、すなわちｇｍ2を制御することができる。すなわち、実施形態３では、バイアス端子Ｂ1、Ｂ11に印加される電圧を制御することにより、所望のフィルタ周波数特性を実現することができる。なお、バイアス端子Ｂ1、Ｂ11は、図１に示したバイアス端子１０７に相当する。

３ ｇｍ値の制御
次に、実施形態３において、ＭＯＳトランジスタ５０、またはＭＯＳトランジスタ５１のｇｍ値を制御する回路について説明する。ＭＯＳトランジスタ５０、５１は、ＮＭＯＳトランジスタであるので、図３（ａ）に示したフィルタ制御信号生成回路を使ってＭＯＳトランジスタ５２のバイアス端子Ｂ1に印加される電圧を制御することができる。例えば図３（ａ）に示したフィルタ制御信号生成回路の出力端子Ｂ1を図１５に示したバイアス端子Ｂ1に接続して、図１５のＭＯＳトランジスタ５２のサイズは図３（ａ）のＭＯＳトランジスタ７０のサイズの２倍とする。このとき、ＭＯＳトランジスタ５０、５１に流れる電流Ｉ50は、式（１６）で与えられる値になる。

ＭＯＳトランジスタ５０、またはＭＯＳトランジスタ５１のｇｍ値であるｇｍ1は、式（６８）のように表すことができる。
ｇｍ1=２・（Ｋ50・Ｉ50）^1/2 …式（６８）
式（６８）において、Ｉ50は式（１６）によって得られる電流値に等しく、Ｋ50は、式（６９）によって与えられる。
Ｋ50=（１／２）・μn・Ｃox・（Ｗ50／Ｌ50） …式（６９）
式（６９）において、Ｗ50、Ｌ50はＭＯＳトランジスタ５０のチャネル幅とチャネル長である。式（６９）、式（１６）、式（１７）を式（６８）に代入すると、式（７０）が得られる。
ｇｍ1＝（２／Ｒ1）・｛（Ｗ50／Ｌ50）／（Ｗ70／Ｌ70）・（Ｎ^1/2−１）²／Ｎ｝^1/2
…式（７０）

式（７０）から明らかなように、ＭＯＳトランジスタ５０、またはＭＯＳトランジスタ５１のｇｍ値であるｇｍ1は、図１５に示したＭＯＳトランジスタ５０とＭＯＳトランジスタ７０のトランジスタサイズ比と、図３（ａ）に示したＭＯＳトランジスタ７０、７１のトランジスタサイズ比Ｎと、図３（ａ）に示した抵抗素子７４の抵抗値Ｒ1にのみに依存する。ここで、抵抗素子７４を外付けの抵抗とすると、式（７０）で与えられたｇｍ1を、製造変動や温度変動の影響を全く受けることがない。
なお、式（６８）で与えられるｇｍ1は、電流Ｉ50に関して特別な制御をしない場合、ＮＭＯＳトランジスタの移動度μnが製造変動と温度変動の影響を受け、ゲート酸化膜の単位容量Ｃoxも製造変動の影響を受けるので、狙い通りの値にはならない。

次に、実施形態３において、ＭＯＳトランジスタ５９のｇｍ値を制御する回路について説明する。ＭＯＳトランジスタ５９もＮＭＯＳトランジスタであるので、図３（ａ）に示したフィルタ制御信号生成回路を使ってｇｍ値を制御することができる。ＭＯＳトランジスタ５９に流れる電流Ｉ59は、電流源として動作するＭＯＳトランジスタ６０を流れる電流Ｉ60によって決まる。ＭＯＳトランジスタ６０のゲート（バイアス端子Ｂ11）に印加される電圧は、図３（ａ）に示した出力端子B11から供給される。さらに、図３（ａ）に示したＭＯＳトランジスタ７３と、図１５に示したＭＯＳトランジスタ６０のトランジスタサイズ比Ｍは、式（５５）のように定義する。
（Ｗ60／Ｌ60）／（Ｗ73／Ｌ73）＝Ｍ …式（７１）

式（７１）において、Ｗ60、Ｌ60はＭＯＳトランジスタ６０のチャネル幅とチャネル長である。また、Ｗ73、Ｌ73は、ＭＯＳトランジスタ７３のチャネル幅とチャネル長である。ＭＯＳトランジスタ７３、７２、７０、７１に流れる電流は等しく、ＭＯＳトランジスタ７０に流れる電流は、式（１６）で与えられている。したがって、ＭＯＳトランジスタ６０、５９に流れる電流Ｉ59、Ｉ60は、式（７１）、式（１６）より（７２）となる。
Ｉ59＝（Ｎ^1/2−１）²／（Ｎ・Ｋ70・Ｒ1²）・Ｍ …式（７２）

式（７２）において、Ｋ70は式（１７）で与えられている。また、ＭＯＳトランジスタ５９のｇｍ値であるｇｍ2は、式（７３）のように表すことができる。
ｇｍ2＝２・（Ｋ59・Ｉ59）^1/2 …式（７３）
式（７３）において、Ｋ59は式（７４）によって与えられる。
Ｋ59＝（１／２）・μn・Ｃox・（Ｗ59／Ｌ59） …式（７４）
式（７４）において、Ｗ59、Ｌ59はＭＯＳトランジスタ５９のチャネル幅とチャネル長である。式（７２）と式（７４）を式（７３）に代入すると、式（７５）を得る。
ｇｍ2＝（２／Ｒ1）・｛Ｍ・（Ｗ59／Ｌ59）／（Ｗ70／Ｌ70）・（Ｎ^1/2−１）²／Ｎ｝^1/2
…式（７５）

このように、実施形態３では、ＭＯＳトランジスタ５９のｇｍ値であるｇｍ2がＭＯＳトランジスタ５９とＭＯＳトランジスタ７０のトランジスタサイズ比と、図３（ａ）に示したＭＯＳトランジスタ７０、７１のトランジスタサイズ比Ｎと、式（７１）で与えられるトランジスタサイズ比Ｍと、図３（ａ）に示した抵抗素子７４の抵抗値Ｒ1にのみに依存する。このため、抵抗素子７４を外付け抵抗素子とすると、式（７５）で与えられるｇｍ2は、製造変動や温度変動の影響を全く受けることがないものにすることができる。

図１５に示した演算増幅器を実施形態３のフィルタに適用する場合、図３（ａ）に示したフィルタ制御信号生成回路だけを使ってｇｍ1、ｇｍ2を制御することができる。これは、ｇｍ1を決めているＭＯＳトランジスタ５０、またはＭＯＳトランジスタ５１と、ｇｍ2を決めているＭＯＳトランジスタ５９が、同じ極性であるためである。なお、図３（ａ）に示したフィルタ制御信号生成回路は、図１に示したフィルタ制御回路１０２に相当する。

実施形態３は、１つのフィルタ制御信号生成回路だけを使ってｇｍ1、ｇｍ2を制御することができるので、外付け抵抗素子も１つで済むという点で有利である。なお式（７３）で与えられるｇｍ2は、電流Ｉ59に関して特別な制御をしない場合、ＮＭＯＳトランジスタの移動度μnが製造変動と温度変動の影響を受け、ゲート酸化膜の単位容量Ｃoxも製造変動の影響を受けるので、狙い通りの値にはならない。
またフィルタ制御信号生成回路として図３（ａ）を用いて説明したが、実施形態１で説明したように図３（ａ）の代わりに図３（ｂ）あるいは図３（ｃ）を用いても構わない。

なお、図１５に示した演算増幅器において、全てのＭＯＳトランジスタの極性を入れ替えて構成することもできる。この場合、外部から信号を入力する入力ＭＯＳトランジスタ対の極性はＮＭＯＳからＰＭＯＳに変更されるので、ｇｍ1を制御するためのフィルタ制御信号生成回路にはＰＭＯＳトランジスタのｇｍ値を制御できる図４の回路が用いられる。同時に、このような場合、出力増幅回路１５２の中でアクティブに動作するＭＯＳトランジスタ（図１５におけるＭＯＳトランジスタ５９）の極性はＮ型からＰ型になるので、ｇｍ2を制御するためのフィルタ制御信号生成回路にも、同じ図４のフィルタ制御信号生成回路が用いられる。すなわち、フィルタ制御信号生成回路が１つだけ有していれば良いと言う特徴はＭＯＳトランジスタの極性を入れ替えた場合でも同じである。

図１５の演算増幅器の伝達関数は式（６１）および式（６５）で表されるゼロ点が存在しており、このゼロ点の影響がないような伝達関数の式（２）で近似できるようにする必要がある。このゼロ点の位置を表す式（６５）は実施形態１において説明した図２の演算増幅器の場合のゼロ点の位置を表す式（２８）と同じである。すなわち、図２の演算増幅器も図１５の演算増幅器も位相補償用容量値（図２、図１５ともにＣ１で表記）と出力増幅回路のアクティブに動作するＭＯＳトランジスタ（図２では１６、図１５では５９）のトランスコンダクタンス値（図２、図１５ともにｇｍ２で表記）で表されている。従って、図１５の演算増幅器においても、図２の演算増幅器の場合と同じ方法でゼロ点の影響を排除したり(詳細は実施形態１の中の４．抵抗素子に記載)、または高次ポールの影響を排除したり（詳細は実施形態１の中の５．高次ポールの影響に記載）することができる。

（実施形態４）
次に、本発明の実施形態４を説明する。なお、実施形態４においては、実施形態１〜実施形態３で説明した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
図１に示したフィルタ回路は２次の低域通過フィルタを実現できる。しかし、さらに高次の低域通過フィルタを実現するためには、図１に示したフィルタ１００を多段に直列接続することで任意の次数の低域通過フィルタを実現することができる。図１６は、２Ｎ次フィルタ２（ここで２Ｎ次とはＮの２倍の次数という意味である）とフィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路１０２から構成されている。さらに２Ｎ次フィルタ２は、図１のフィルタ１００に相当するフィルタをＮ個直列接続するように配置したフィルタ１４０ａ、１４０ｂ、・・・、１４０ｃからなる。これらＮ個のフィルタ１４０ａ、１４０ｂ、・・・、１４０ｃは、フィルタ制御信号を入力するためのバイアス端子１０７ａ、１０７ｂ、・・・、１０７ｃを有した演算増幅器１０１ａ、１０１ｂ、・・・、１０１ｃを備えている。これら演算増幅器１０１ａ、１０１ｂ、・・・、１０１ｃは、反転入力端子と出力端子が互いに接続されており、それぞれの演算増幅器はボルテージフォロワ回路構成をしており、これらＮ個のボルテージフォロワ回路（フィルタ１４０ａ、１４０ｂ、・・・、１４０ｃ）の伝達特性が式（４）〜式（７）によって表されるようなフィルタ周波数特性を有する。フィルタの入力信号は、フィルタ２の入力端子１０８から入力して、入力端子１０８と接続しているフィルタ１４０ａの入力端子１４１ａに入力し、フィルタ１４０ａの出力信号は、フィルタ１４０ｂの入力端子１４１ｂに入力する。このように各フィルタは次段のフィルタへ接続されており、最終段に配置されたフィルタ１４０ｃの演算増幅器１０１ｃの出力端子からの出力信号がフィルタ出力端子１０９からフィルタ２の出力信号として出力される。

ここでＮ個のボルテージフォロワを入力端子１０８に近いほうからボルテージフォロワ１、２、・・・、Ｎと表記するとｉ番目のボルテージフォロワｉの伝達関数は式（７６）で表すことができる。
Ｈｉ（ｓ）＝ωoｉ²／｛ｓ²＋ｓ（ωoｉ／Ｑｉ）＋ωoｉ²｝ …式（７６）
（ｉ＝１、２、・・・、Ｎ）

ここで、ωoｉはｉ番目のボルテージフォロワの角周波数で表されるカットオフ周波数、Ｑｉはｉ番目のボルテージフォロワのクオリティファクタである。
従って、図１６のようなＮ個のボルテージフォロワが直列接続されたフィルタ２の伝達関数Ｈ（ｓ）は式（７７）のように、それぞれのボルテージフォロワの伝達関数の積で表すことができる。
Ｈ（ｓ）＝Ｈ１（ｓ）・Ｈ２（ｓ）・・・ＨＮ（ｓ） …式（７７）

一般的なフィルタであるバターワースフィルタ、チェビチェフフィルタ、楕円フィルタなどのあらゆるフィルタの伝達関数は式（７６）と式（７７）によって表すことができる。またそれぞれのボルテージフォロワの伝達関数の式（７６）中のωｉとＱｉは一般に異なる値であり、これらの値は計算式あるいは解析的に求めることができる。（参考書：「アナログフィルタの設計」M.E. VAN VALKENBURG著 金井元、柳沢健訳 秋葉出版）
このように図１６の回路によって、任意の次数の任意のタイプのフィルタを実現することができる。尚、フィルタ制御信号生成回路１０２は演算増幅器１０１ａ、１０１ｂ、・・・、１０１ｃが同じであれば、同じフィルタ制御信号生成回路からの信号を用いることができる。それぞれのボルテージフォロワ間で異なるωｉやＱｉを実現するには、電流源ＭＯＳトランジスタ（図２の演算増幅器の場合は、ＭＯＳトランジスタ１０，１１、１２、１５，１６）のサイズを適当な値にすればよい。そのような意味では、フィルタ２中で用いられている演算増幅器１０１ａ、１０１ｂ、・・・、１０１ｃは同じ構成のものを用いることが好ましい。使用する演算増幅器は実施形態１〜３で用いた図２、図１３、図１５等いずれのものを用いても構わない。また図２、図１３、図１５の演算増幅器を用いた時の効果は、既に実施形態１〜３で説明したものと同様の効果を奏する。

また図２や図１５のような演算増幅器を用いた場合、抵抗回路（図２の１７、図１５の６２）として、抵抗用ＭＯＳトランジスタを使用する際には、図５、図７、図９、図１１で説明したゲート制御電圧生成用のマスタ回路を用いると精度の高い抵抗値を実現できる。これらマスタ回路はそれぞれの演算増幅器にひとつずつ備える必要はなく、１つのマスタ回路からそれぞれの演算増幅器の位相補償用ＭＯＳ抵抗のゲート端子へ供給すればよい。それぞれの演算増幅器のゼロ点周波数は通常異なるので、必要とする抵抗値も異なるが、それぞれのＭＯＳ抵抗のトランジスタサイズが式（２９）を満足するように設定すればよい。

なお、以上説明したフィルタ次数は偶数（ボルテージフォロワの数の２倍の次数）となり、そのままでは奇数次にできない。奇数次にするための方法を、図２に示した演算増幅器を例にして説明する。図２に示した演算増幅器の伝達関数は、式（８）で与えられている。ここで第２ポール周波数ω2とゼロ点の周波数ωzを一致させると、式（７８）のようになる。
Ａ（ｓ）＝Ａo・ω1／（ｓ＋ω1） …式（７８）
式（７８）を式（１）に代入すると、式（７８−２）のようになる。
Ｈ（ｓ）＝ＧＢ／（ｓ＋ＧＢ） …式（７８−２）

式（７８−２）は、カットオフ周波数ωoがＧＢ積である１次低域通過フィルタ（ＬＰＦ）特性を示している。このように１次ＬＰＦは、第２ポール周波数とゼロ点周波数を同じにすることによって実現できる。１次ＬＰＦを偶数次のフィルタに付け足すと、奇数次のフィルタが実現できる。なお、ゼロ点周波数を第２ポール周波数に一致させるには、図５、図７、図９、図１１で説明した位相補償用ＭＯＳ抵抗素子の抵抗制御の方法を用いることができる。
位相補償用ＭＯＳ抵抗素子の抵抗制御では、例えば８次ＬＰＦを７次ＬＰＦに置き換えた場合、ノイズやＰＳＲＲ（Power Supply Rejection Ratio）の低減といった特性改善効果をもたらす場合がある。

（実施形態５）
次に、本発明の実施形態５について説明する。なお、実施形態５においては、実施形態１〜実施形態４で説明した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
前記した実施形態１〜４においては、図３、図４に示したフィルタ制御信号生成回路を使ってフィルタの性能（カットオフ角周波数、Ｑ値）を制御している。このような実施形態１〜４に対し、実施形態５は、ｇｍ−Ｃフィルタの制御回路としてよく知られている、ＰＬＬ回路をフィルタ制御信号生成回路に用いて、図１に示したフィルタ制御信号生成回路１０２および図１６に示したフィルタ制御信号生成回路１０２を構成するものである。例えば、図１に示したフィルタにおいては、図３、図４に示したフィルタ制御信号生成回路の代わりに図１７に示したＰＬＬ回路１７６を用いてフィルタ制御信号生成回路を構成することができる。

図１７に示したＰＬＬ回路１７６は、代表的なＰＬＬ回路を説明するための図である。図示したＰＬＬ回路１７６は、マスタフィルタ１７１、位相比較器１７２、積分器１７３、コンパレータ１７４、１７５から構成されている。積分器１７３からの出力信号は、マスタフィルタ１７１のｇｍ値を制御するためのフィルタ制御信号端子へ供給すると共に、スレーブフィルタ１７７のｇｍ値を制御するためのフィルタ制御信号端子１７８へ供給される。スレーブフィルタ１７７は、図１に示したフィルタ１００、または図１６に示したフィルタ２に相当する。ＰＬＬ回路１７６では、フィルタ制御信号端子１７８の信号レベルが高いと、マスタフィルタ１７１のｇｍ値が大きくなり、マスタフィルタの角周波数で表したカットオフ周波数ωmも高くなるように設定されている。

次に、ＰＬＬ回路１７６がフィルタ１７１、１７７を制御する動作について説明する。ＰＬＬ回路１７６には、周波数がωrの参照クロック信号が入力される。参照クロック信号は、マスタフィルタ１７１及びコンパレータ１７５に入力する。ＰＬＬ回路１７６がロックしている場合、マスタフィルタ１７１に入力された参照クロック信号は、位相が９０度遅延して出力される。コンパレータ１７４、１７５は、参照クロック信号の２値化を目的としているので、コンパレータ１７４、１７５の前後で信号の位相は変化しない。すなわち、端子Ｄ、Ｅ間の位相関係は、端子Ｇ，Ｆ間と同じである。

位相比較器１７２には、排他的論理和回路が用いられている。角周波数で表した周波数ωrの信号がマスタフィルタ１７１により位相が９０度ずれた場合、位相比較器１７２の出力端子Ｈからは、角周波数で表した周波数が２ωrで、デューティ比が５０％であるクロック信号が出力される。
これらコンパレータ１７４、１７５の出力端子に相当する端子Ｇ、Ｆおよび位相比較器１７２の出力端子に相当する端子Ｈの出力波形を図１８（ａ）、（ｂ）、（ｃ）に示す。図１８（ａ）は端子Ｇの出力波形を示し、図１８（ｂ）は端子Ｆの出力波形を示している。端子Ｆの信号は端子Ｇと比較してフィルタ１７１を余分に通過しているのでＰＬＬロック時には位相が９０度遅延している。また、図１８（ｃ）は、端子Ｈの出力波形を示している。ＰＬＬロック時は、端子Ｈのクロックデューティ比が５０％であるので、端子Ｈの出力信号が積分器１７３を通過しても、信号の「Ｈｉｇｈ」の区間と「Ｌｏｗ」の区間が等しいので、積分器１７３では、プラス成分とマイナス成分差し引きゼロとなり、積分器１７３の出力１７８に変化はない。

すなわち、ＰＬＬ回路１７６から出力されるｇｍ値を制御する信号は一定のままであり、マスタフィルタ１７１のカットオフ周波数ωmは一定の値に維持される。マスタフィルタ１７１は、２次のＬＰＦのｇｍ素子によって構成されるフィルタであり、その伝達関数は、式（７９）によって表される。
Ｈ（ｓ）＝ωm^2/｛ｓ²＋（ωm／Ｑm）ｓ＋ωm²｝ …式（７９）
式（７９）において、ωmはマスタフィルタの角周波数で表した周波数であり、フィルタ制御信号端子１７８の信号を制御することで高くなったり低くなったりする。

図１９は、図１７に示したマスタフィルタ１７１の位相特性を示した図であって、縦軸にマスタフィルタ１７１における位相遅れを、横軸に周波数を表している。２次ＬＰＦの場合、カットオフ周波数ωmのところでは、式（７９）の分母はｉωm²／Ｑmと純虚数となる。従って、式（７９）の分子は実数なので、位相が９０度遅れていることが式（７９）から分かる。

ＰＬＬ回路１７６がロックしている場合、周波数ωｒである参照クロック信号の位相が９０度遅延するので、マスタフィルタ１７１のカットオフ周波数はωrとなっている。図１９に示した曲線ｂは、マスタフィルタ１７１のカットオフ周波数ωmがωｒの時の位相特性を示す。このとき、参照クロック信号に対する位相遅延量が９０度なので、ＰＬＬ回路１７６がロックしている。

図１９に示した曲線ａは、マスタフィルタ１７１のカットオフ周波数ωmが周波数ωrよりも低い場合の特性を示している。この場合、角周波数で表された参照クロック信号の周波数ωrにおいて、位相遅れは９０度よりも大きい。このとき、位相比較器１７２の出力のデューティ比は５０％より大きくなる。すなわち、位相比較器１７２から「Ｈｉｇｈ」が出力される期間が長くなり、積分器出力は増大する。積分器出力の増加により、マスタフィルタ１７１のｇｍ値も増加して、マスタフィルタ１７１のカットオフ周波数ωmが増加する。図１９に示した曲線ａは、曲線ｂに向かってシフトする。

一方、図１９に示した曲線ｃは、マスタフィルタのカットオフ周波数ωmがωrよりも高い場合の特性を示している。この場合、参照クロック信号の周波数ωrにおける位相遅れは９０度よりも小さい。このような場合、位相比較器５２の出力のデューティ比は５０％より小さくなり、「Ｌｏｗ」が出力される期間が長くなる。この結果、積分器１７３からの積分器出力は低下する。積分器出力低下により、マスタフィルタ１７１のｇｍ値も減少し、マスタフィルタ１７１のカットオフ周波数ωmも減少する。この結果、図１９に示した曲線ｃは曲線ｂに向かってシフトする。

このようにして、マスタフィルタ１７１のカットオフ周波数が特性ｂから外れていても、上記した作用により、最終的には特性ｂに一致する。この場合のマスタフィルタ１７１のカットオフ周波数は参照クロック信号周波数に等しいωrとなっている。一方、ＰＬＬがロックしているときの、スレーブフィルタ１７７もマスタフィルタ１７１と同じ制御信号を受けているので、マスタフィルタ１７１とスレーブフィルタ１７７のカットオフ角周波数はいつも比例の関係を保つことができる。

次にマスタフィルタ１７１の具体的な回路について説明する。
図２０は、図１７に示したマスタフィルタ１７１の構成を例示するための図である。マスタフィルタ１７１は、ｇｍ素子と容量素子とで構成された２次のＬＰＦである。なお、このようなマスタフィルタ１７１は、例えば特開平８−２０４５０４に記載されているように、周知の回路である。図２０に示したマスタフィルタ１７１のカットオフ周波数ωmは、ＡＭＰ２、ＡＭＰ３のトランスコンダクタンス値をｇｍ2、ｇｍ3、それぞれのアンプの負荷容量をＣ2、Ｃ3とした場合、ωm＝（ｇｍ2・ｇｍ3／Ｃ2・Ｃ3）^1/2と表すことができる。

マスタフィルタ１７１は、ｇｍ値によって制御されるフィルタであれば、具体的な回路構成はどのようなものであってもよい。
精度の高いスレーブフィルタを実現するには、スレーブフィルタ１７７の回路構成をマスタフィルタ１７１と同じにすることが好ましい。この理由は、マスタフィルタ１７１とスレーブフィルタ１７７のｇｍ値を設計どおり一定の比で実現できたとしても、回路の容量が、配線容量、ドレイン、ソース端子の拡散容量、ゲート容量などを含み、正確に把握できないためである。

上記した理由により、実施形態５において、スレーブフィルタが図１５の演算増幅器により構成されたものである場合には、マスタフィルタもまた同じ構成の演算増幅器を用いることでより精度の高いフィルタが実現できる。なお、図１５の演算増幅器にはｇm1を制御するためのバイアス端子Ｂ1とｇm2を制御するためのバイアス端子Ｂ11が備えられている。図３のフィルタ制御信号生成回路を用いる場合は、先に述べたように図３のバイアス端子Ｂ1を図１５に示したバイアス端子Ｂ1に、図３の出力端子Ｂ11を図１５のバイアス端子Ｂ11に接続すればよかった。ところが、図１７のようなフィルタ制御信号生成回路の場合、制御信号は図１７の端子１７８の１つだけである。このため、図１７のマスタフィルタ１７１とスレーブフィルタ１７７に用いている図１５の演算増幅器のバイアス端子Ｂ11にも制御信号を与えるために、マスタフィルタ１７１とスレーブフィルタ１７７に用いる演算増幅器としては、図１５の演算増幅器の代わりに図２１の演算増幅器を用いる。

図２１の演算増幅器と図１５の演算増幅器の相違点は、図２１にＭＯＳトランジスタ１６５とＭＯＳトランジスタ１６６からなるバイアス回路１７９が追加されていることのみである。バイアス回路１７９は、ｇm2を制御するためのバイアス端子Ｂ11にバイアス信号を供給するためのバイアス信号を生成している。図２１に示した構成のうち、図１５に示した構成には同様の符号を付し、説明を一部略すものとする。

次に、図２１に示した演算増幅器をマスタフィルタ１７１に用いた場合の動作を説明する。ここでは、簡単に説明するため、図１７に示したマスタフィルタ１７１とスレーブフィルタ１７７とが、構成だけでなく、トランジスタサイズ、容量値も含めて完全に同じフィルタであるものとする。マスタフィルタ１７１に入力される参照クロック信号の角周波数で表される周波数ωｒとし、マスタフィルタ１７１の出力信号の位相は９０度より大きいものとする。（図１９のａに相当する）

このような場合、前記したように、図１７の積分器１７３の出力レベル、すなわちフィルタ制御信号レベルが増加する。フィルタ制御信号は、マスタフィルタ１７１のフィルタ制御信号端子１７８である図２１のバイアス端子Ｂ1に印加される。バイアス端子Ｂ1の信号レベルが高くなると、ＭＯＳトランジスタ５２及びＭＯＳトランジスタ１６６のゲート電圧が高くなり、電流が増加する。この結果、ＧＢ積を支配する入力ＭＯＳトランジスタ５０、５１と第２ポール周波数ω2を支配するＭＯＳトランジスタ５９の電流が同じ割合で増加する。この結果、マスタフィルタ１７１のカットオフ周波数は増加して、位相は９０度に近づく（位相特性としては、曲線ａが曲線ｂに向かってシフトする）。

また、反対に、フィルタの出力信号の位相が９０度より小さい場合には、積分器１７３の出力レベル、すなわち制御信号レベルは減少する。制御信号は図２１に示したバイアス端子Ｂ1に印加される。バイアス端子Ｂ1に印加される信号レベルが減少することにより、ＭＯＳトランジスタ５２及びＭＯＳトランジスタ１６６のゲート電圧が低くなり、電流が減少する。

電流の減少により、ＧＢ積を支配するＭＯＳトランジスタ５０、５１と、第２ポール周波数ω2を支配するＭＯＳトランジスタ５９の電流は、同じ割合で減少する。このため、マスタフィルタ１７１のカットオフ周波数は減少し、位相は９０度に近づく（位相特性としては、曲線ｃが曲線ｂに向かってシフトする）。このようにして、マスタフィルタ１７１のカットオフ周波数は、最終的に参照クロック信号の周波数ωrに一致する。また完全に同じ回路であって、同じ制御信号で制御されるスレーブフィルタ１７７のカットオフ周波数も最終的にωrに一致する。
このように、マスタフィルタ１７１とスレーブフィルタ１７７の回路構成が同じである場合には、配線容量、ドレイン、ソース端子にある拡散容量、ゲート容量等も含めて簡単に容量を同一にすることができるので、精度の高いフィルタが実現できる。

なお、実施形態１、実施形態２では、ｇｍの制御に図３に示したフィルタ制御信号生成回路と、図４に示したフィルタ制御信号生成回路の２つが必要であった。これは、極性の異なるＭＯＳトランジスタのｇｍ値を制御する必要があったからである。すなわち図２、図１３のような演算増幅器を用いて、かつフィルタ制御信号生成回路として実施形態５のようなＰＬＬを使用して精度の高いフィルタを実現する場合、ＮＭＯＳトランジスタのｇｍ値を制御するフィルタ制御信号生成回路（＝ＰＬＬ）とＰＭＯＳトランジスタのｇｍ値を制御するフィルタ制御信号生成回路（＝ＰＬＬ）が必要である。このとき、２つのフィルタ制御信号生成回路のうちの２つともＰＬＬにしてもよいが、一方を図３、図４に示したフィルタ制御信号生成回路にし、他方にＰＬＬ回路を使ったフィルタ制御信号生成回路を使ってもよい。

ここで図３、図４に示したフィルタ制御信号生成回路と図１７に示したをフィルタ制御信号生成回路の性能面での違いについて説明する。図３、図４に示したフィルタ制御信号生成回路の場合、ｇｍ値のみしか制御できない。すなわち、式（１３）からも明らかなように、フィルタのカットオフ周波数ωｏは容量の変動がそのまま反映される。また、式（１４）によって示されるＱ値については、容量の絶対値が変動しても同一チップ上に形成される容量比はいつも一定に形成されるので、式（１４）あるいは式（６７）の容量成分のみの式｛Ｃ2＋Ｃ3＋（Ｃ2・Ｃ3）／Ｃ1｝／Ｃ1は一定となり、容量の変動の影響を受けることはない。

容量の変動により、周波数特性は横軸方向にシフトするのみであるから、このシフト量（周波数偏移）を考慮して設計すれば、図３、図４に示したフィルタ制御信号生成回路を図１に示したフィルタ制御信号生成回路１０２に用いることができる。このような実施形態１ないし実施形態３に対し、実施形態５は、原理的に、ｇｍ値と容量の比が一定になるように制御することができるので、高精度にフィルタ周波数特性を制御することができる。

また、図３、図４に示したフィルタ制御信号生成回路を図１に示したフィルタ制御信号生成回路１０２に使用する場合には、外付けの抵抗が必要である。しかし、実施形態５（図１７のフィルタ制御信号生成回路）では、外付けの抵抗を必要としない点で有利である。ただし、実施形態５（図１７のフィルタ制御信号生成回路）では、実施形態１ないし実施形態３（図３または図４のフィルタ制御信号生成回路）では必要としなかったクロック信号が必要になる。さらに、図１７に示すＰＬＬ回路を用いたフィルタ制御信号生成回路は、図３、図４に示したフィルタ制御信号生成回路よりも回路が複雑で、回路規模が大きくなる。またＰＬＬ回路はｇｍ値と容量の比を一定値になるように制御するので、図３、図４に示す回路より高い精度のフィルタが実現できるはずであるが、ＰＬＬを構成するコンパレータ１７４，１７５および位相比較器１７２等の素子における信号伝播遅延により期待値から外れた特性となることがある。特に、高速動作させる場合は特性のずれがより顕著になるため,伝播遅延と無関係な図３、図４の回路の方がＰＬＬより誤差が小さくなることがある。これについて補足する。図３、図４のフィルタ制御信号生成回路を用いた場合、先に述べたように容量の変動があってもＱ値に対して影響しない。一般にフィルタ設計において、Ｑ値の制御はカットオフ周波数よりも高い精度が要求される。それはＱ値がフィルタの特性をより顕著に支配する傾向にあり、特にＱ値が高いフィルタでは顕著である。このＱ値が容量変動の影響を受けないという特徴は（式（１４）あるいは式（６７）の容量成分のみの式｛Ｃ2＋Ｃ3＋（Ｃ2・Ｃ3）／Ｃ1｝／Ｃ1が一定なので、また式（４９）の容量成分のみの式（Ｃ2／Ｃ1）が一定なので）、図２、図１３、図１５に代表される演算増幅器をフィルタとして使用し、さらにフィルタ制御信号生成回路として図３、図４を組み合わせたフィルタ回路の時に、持たされる。フィルタ制御信号生成回路１０２を設計する際には、以上の条件を考慮する必要がある。

（実施形態６）
本発明のフィルタ回路は、図１に示したフィルタ回路に示した構成に限定されるものではない。実施形態６は、図２２に示したフィルタ回路を使って本発明を実施するものである。
図２２は、実施形態６のフィルタ回路を説明するための図である。図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。図示したフィルタ２００は、２次低域通過フィルタの一つである反転増幅器である。図１に示したフィルタ１００との相違点は、入力信号Ｖinが入力される端子と増幅器反転入力端子１０４との間にインピーダンスがＺ1の抵抗素子２１１が接続されている点と、増幅器反転入力端子１０４と出力信号Ｖoutが出力される出力端子の間にインピーダンスがＺ2の抵抗素子２１２が接続されて、さらに基準信号電圧Ｖrefが増幅器非反転入力端子１０３へ供給されている点である。図２２に示したフィルタ２００は、入力信号Ｖinが入力される端子から出力信号Ｖoutが出力される出力端子までの直流利得（ＤＣゲイン）Ｇが抵抗素子２１２の抵抗値Ｚ2と抵抗素子２１１の抵抗値Ｚ1の比である（−Ｚ2／Ｚ1）となる反転増幅器である。演算増幅器１０１、抵抗素子２１１、２１２で構成される反転増幅器は以下説明するように２次低域通過フィルタという特性を有するフィルタ２００を構成する。

この２次低域通過フィルタでは、図１に示したフィルタと同様に、フィルタのカットオフ周波数とＱ値に関して、式（６）、式（７）に相当する式を導くことができる。図２２に示したフィルタ回路の伝達関数は、演算増幅器１０１の伝達関数Ａ（ｓ）を用い、以下の式（８０）のように表される。
Ｈ（ｓ）＝−Ａ（ｓ）／｛Ａ（ｓ）／−Ｇ＋（１＋１／−Ｇ）｝ …式（８０）
式（８０）に演算増幅器の伝達関数である式（２）を代入して整理すると、式（８１）のようになる。
Ｈ（ｓ）＝−（−Ｇ）・Ａo・ω1・ω2／（−Ｇ＋１）
／｛ｓ2＋（ω1＋ω2）ｓ＋ω1・ω2＋Ａo・ω1・ω2／（１＋（−Ｇ））｝…式（８１）

式（８１）と式（５）の分母のｓの１次の項と０次の項を比較して、式（３）を用いることにより、カットオフ周波数ωoとクオリティファクタＱは、式（８２）、式（８３）のように表される。
ωo＝｛Ａo・ω1・ω2／（−Ｇ＋１）｝^1/2＝｛ＧＢ・ω2／（−Ｇ＋１）｝^1/2
…式（８２）
Ｑ＝｛Ａｏ・ω１／ω2（−Ｇ＋１）｝^1/2＝｛ＧＢ／ω2（−Ｇ＋１）｝^1/2…式（８３）

ただし、式（８２）、式（８３）では、Ａoは１に比べて充分大きく、また、角周波数で表された第２ポール周波数ω2が角周波数で表された第１ポール周波数ω1よりも十分大きいという条件の下で近似がなされている。式（８２）、式（８３）を式（６）、式（７）と比較すると、式（８２）、式（８３）のカットオフ周波数ωo、Ｑ値は、ボルテージフォロワ回路に適用される式（６）、式（７）に１／（−Ｇ＋１）^1/2の項が追加された形であり、それ以外は全て同じであることが分かる。

したがって、図２２に示したフィルタ回路についても、前記した実施形態１〜実施形態５と同様に扱うことができる。図２２に示した回路は、ＤＣゲインを１以外の値に設定したい場合に有利な回路である。さらに図２２に示した回路は、後述するように、全差動型回路の場合に適応できる。
尚、実施形態６のフィルタ２００は、実施形態４に示した回路と同様に、フィルタ２００を直列接続することで任意の次数の任意のタイプのフィルタを実現することができる。
その場合、図１のフィルタ１００とフィルタ２００を組み合わせることも可能である。

（実施形態７）
次に、本発明の実施形態７について説明する。
実施形態７は、演算増幅器１０１と抵抗素子２１１，２１２を組み合わせて非反転増幅器としたものである。図２３は、実施形態７のフィルタ回路を説明するための図である。図２３において、図２２に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
図１に示したフィルタ回路との相違点は、図２３に示したフィルタ回路が、基準信号電圧Ｖrefが与えられる端子と、増幅器反転入力端子１０４との間にインピーダンスがＺ1の抵抗素子２１１を、また、増幅器反転入力端子１０４と、出力信号Ｖoutが出力される出力端子との間にインピーダンスがＺ2の抵抗素子２１２を備えていて、さらに入力信号Ｖinが増幅器非反転入力端子１０３に供給されている点である。

実施形態７の演算増幅器は、入力信号Ｖｉｎが入力される入力端子から出力信号Ｖoutが出力される出力端子までの直流利得（ＤＣゲイン）Ｇが抵抗素子２１２の抵抗値Ｚ2と抵抗素子２１１の抵抗値Ｚ1を足した合計値を抵抗値Ｚ1で割った値である（Ｚ2＋Ｚ1）／Ｚ1となる非反転増幅器である。演算増幅器１０１、抵抗素子２１１、２１２で構成される非反転増幅器は以下説明するように２次低域通過フィルタという特性を有するフィルタ３００を構成する。

非反転増幅器を使った低域通過フィルタでは、図１に示したフィルタと同様に、フィルタのカットオフ周波数ωoとＱ値に関して、式（６）、式（７）に相当する式を導くことができる。図２３に示したフィルタ回路の伝達関数は、演算増幅器１０１の伝達関数Ａ（ｓ）を用い、以下の式（８４）のように表される。この低域通過フィルタでは、図１の説明の時と同様にしてフィルタの角周波数ωoとＱ値に関する式（６）、式（７）に相当する式を導くことができる。演算増幅器１０１の伝達関数Ａ（ｓ）を用いて図２３の伝達関数を表すと、式（８４）のようになる。
Ｈ（ｓ）＝Ａ（ｓ）／｛Ａ（ｓ）／Ｇ＋１｝ …式（８４）

式（８４）に式（２）を代入して整理すると、式（８５）のようになる。
Ｈ（ｓ）＝Ａo・ω1・ω2／｛ｓ²＋（ω1＋ω2）ｓ＋ω1・ω2（１＋Ａo／Ｇ）｝
…式（８５）
式（８５）と式（５）の分母のｓの１次の項と０次の項を比較し、式（３）を用いることにより、カットオフ周波数ωoとクオリティファクタＱとが、式（８６）、式（８７）のように表すことができる。
ωo＝（Ａｏ・ω1・ω2／Ｇ）^1/2＝（ＧＢ・ω2／Ｇ）^1/2 …式（８６）
Ｑ＝｛Ａo・ω1／（ω2・Ｇ）｝^1/2＝｛ＧＢ／（ω2・Ｇ）｝^1/2 …式（８７）

ただし、式（８６）、式（８７）においては、Ａoが１に比べて十分大きく、また、角周波数で表された第２ポール周波数ω2が角周波数で表された第１ポール周波数ω1よりも十分大きいという近似を用いている。式（８６）、式（８７）を、図１のボルテージフォロワ回路に適用される式（６）、式（７）と比較すると、カットオフ周波数ωo、Ｑ値ともに、式（６）、式（７）に１／Ｇ^1/2が追加されていること以外は同じであることが分かる。

したがって、図２３に示したフィルタ回路についても、前記した実施形態１〜実施形態５と同様に扱うことができる。なお、図２３に示した回路は、入力信号が演算増幅器の非反転入力端子１０３に接続されるので入力インピーダンスが無限大でかつＤＣゲインを１以外の値に設定したい場合に有用な回路である。
尚、実施形態７のフィルタ３００は、実施形態４に示した回路と同様に、フィルタ３００を直列接続することで任意の次数の任意のタイプのフィルタを実現することができる。
その場合、図１のフィルタ１００とフィルタ３００を組み合わせることも可能である。

（実施形態８）
次に、本発明の実施形態８について説明する。
図２４は、本発明の実施形態８のフィルタ回路を説明するための図である。図１に示した構成と同様の構成については同様の符号を付し、説明を一部略すものとする。図２４に示したフィルタ回路は、演算増幅器２３１と抵抗値がそれぞれＺ1、Ｚ2である２組の抵抗素子２１１、２１２からなる入力端子から出力端子までのＤＣゲインＧが（−Ｚ2／Ｚ1）となる全差動型の反転増幅器４００とフィルタ制御信号を生成するフィルタ制御信号生成回路１０２からなる。

図１に示したフィルタ回路と図２４に示したフィルタ回路との相違点は、図２４に示したフィルタ回路の演算増幅器２３１の入力端子が、プラス、マイナスの入力信号Ｖinp、Ｖinnを入力する１組の差動入力端子であること、出力端子が出力信号Ｖoutp、Ｖoutnを出力する１組の差動出力端子であること、抵抗素子２１１、２１２を、それぞれ２つずつ備えていることである。反転増幅器４００は２次低域通過フィルタ周波数特性を有するフィルタ４００でもある。図２４に示したフィルタ４００の周波数特性と演算増幅器２３１のＧＢ積、第２ポール周波数ω2との関係は、実施形態６と全く同じ式を用いて表すことができる。

実施形態８のフィルタ４００と実施形態６のフィルタ２００との相違点は、実施形態８のフィルタ４００が全差動回路となっている点である。また、演算増幅器２３１の内部回路は、後述するように、全差動型のフィルタに対応している。全差動回路のフィルタによれば、入出力信号レンジがシングルエンド回路に比べて２倍となり、Ｓ／Ｎ特性が向上し、電源ノイズや、同一チップ上に設けられている他回路からのノイズに対する耐性が向上する。

図２５は、図２４に示した演算増幅器２３１の回路構成を説明するための図である。演算増幅器２３１は、シングルエンドタイプである図１３の演算増幅器から全差動型（フルディファレンシャルタイプ）の演算増幅器に変更されたものであり、図１３に示した回路と略同様に構成されている。このため、図１３に示した回路と同様の構成については同様の符号を付し、その説明を一部略すものとする。

図１３に示した回路と、図２５に示した回路との相違は、２組の出力信号Ｖout+とＶout-がＭＯＳトランジスタ３７およびＭＯＳトランジスタ３８のドレイン端子から出力されていることと、図２５に示した回路のロードＭＯＳトランジスタ対を構成するＭＯＳトランジスタ３７のゲート端子が、自トランジスタのドレインに接続されていない点である。ドレインに接続されていないＭＯＳトランジスタ３７のゲートには、同相信号レベル制御アンプから制御信号が供給されている。

なお、同相信号レベル制御アンプとは、出力の同相信号レベル（正の極性の出力信号と負の極性の出力信号の平均値）を生成する回路である。図２５に示した回路は、出力の同相信号レベルが定まらないので、後述する同相信号レベル制御アンプを用いる必要がある。
図２６は、実施形態８に用いられる同相信号レベル制御アンプの回路構成を例示した図である。図２６に示した同相信号レベル制御アンプは、出力信号対の平均値を生成する回路と、生成された平均値を差動増幅回路２５２の非反転入力端子に入力し、基準電圧Ｖcmを反転入力端子に入力し、差動増幅回路２５２の出力信号を図２５に示した端子Ｂ3に供給している。

なお、図２６に示した同相信号レベル制御アンプでは、出力信号対の平均値を生成する回路を、２つの抵抗値が等しい抵抗素子２５１ａ、２５１ｂによって構成している。このような構成によれば、図２６に示した回路の出力信号対Ｖout-、Ｖout+の平均値は、いつも一定の基準電圧Ｖcmに等しくなる。
次に、同相信号レベル制御アンプの動作について説明する。仮に、図２５に示した出力信号対Ｖout-、Ｖout+の平均値が基準電圧Ｖcmの値よりも低い場合、差動増幅回路２５２の非反転入力端子の信号レベルが低くなる。このため、差動増幅回路２５２の出力レベル及び図２５に示した端子Ｂ3に入力される制御信号のレベルも低くなる。制御信号のレベルが低くなると、ＭＯＳトランジスタ３７、３８のゲート電圧は低くなり、流れる電流が小さくなる。このため出力信号対Ｖout-、Ｖout+の電圧値は高くなり、出力信号の平均値は高くなって、基準電圧Ｖcmの値に近づいていく。

一方、図２５に示した出力信号対Ｖout-、Ｖout+の平均値が基準電圧Ｖcmよりも高い場合、差動増幅回路２５２の非反転入力端子の信号レベルが高くなる。このため、差動増幅回路の非反転入力の信号レベルが反転入力端子よりも高くなる。このため、差動増幅回路の出力レベル及び図２５に示した端子Ｂ3に入力される制御信号のレベルも高くなる。制御信号のレベルが高くなると、ＭＯＳトランジスタ３７、３８のゲート電圧は高くなり、流れる電流が大きくなる。このため出力信号対Ｖout-、Ｖout+の値は低くなり、出力信号の平均値は低下して基準電圧Ｖcmの値に近づいていく。

図２７は、図２４に示した演算増幅器２３１の別の回路を説明するための図であって、シングルエンドタイプである図１５の演算増幅器を全差動型（フルディファレンシャルタイプ）の演算増幅器に変更したものである。図１５と図２７の回路構成の相違点は、図２７に示した回路の出力端子がＶout+を出力する正の極性とＶout-を出力する負の極性の対であること、ＭＯＳトランジスタ５７のゲートがＭＯＳトランジスタ５７のドレインと接続せず、代わりに同相信号レベル制御アンプから供給される制御信号を入力していることと、ＭＯＳトランジスタ６５〜６９、７７からなる第２の位相補償回路と、第２の出力増幅回路と、第２の受動素子群と、を追加している点である。

図２８は、図２７に示したＭＯＳトランジスタ５７のゲートに制御信号を入力する同相信号レベル制御アンプの回路を例示した図である。図２７の同相信号レベル制御アンプは、図２６に示した同相信号レベル制御アンプと差動増幅回路２７２の入力端子の極性が入れ替わっていることを除き、同様に構成されている。
図２８に示した抵抗値が等しい抵抗素子２７１ａ、２７１ｂは、出力信号対Ｖout+、Ｖout-の平均値を生成する回路を構成する。生成された平均値は、差動増幅器２７２の反転入力端子に入力される。また、基準電圧Ｖcmは非反転入力端子に入力され、差動増幅器２７２からの出力信号は図２７に示した端子Ｂ3に供給される。このように構成することにより、図２７の出力信号対Ｖout+、Ｖout-の平均値は常に一定の基準電圧Ｖcmに等しくなる。

次に、図２８に示した同相信号レベル制御アンプの動作について説明する。仮に、図２７に示した出力信号対Ｖout-、Ｖout+の平均値が基準電圧Ｖcmよりも低い場合、差動増幅回路の反転入力端子の信号レベルが低くなる。このため、差動増幅回路２５２の出力レベル及び図２７に示したＢ3に入力される制御信号のレベルは高くなる。制御信号のレベルが高くなると、ＭＯＳトランジスタ５７、５８のゲート電圧は高くなり、流れる電流が大きくなる。したがって、ＭＯＳトランジスタ５７、５８のドレインの電圧が低くなる。そして、ＭＯＳトランジスタ５９、６７のゲート電圧が下がるので、出力信号対Ｖout-、Ｖout+の電圧値は高くなり、出力信号の平均値は高くなり、基準電圧Ｖcmの値に近づいていく。

一方、図２８に示した出力信号対Ｖout-、Ｖout+の平均値が基準電圧Ｖcmよりも高い場合、差動増幅回路の反転入力端子の信号レベルが高くなる。このため、差動増幅回路２５２の出力レベル及び図２７に示したＢ3に入力される制御信号のレベルは低くなる。制御信号のレベルが低くなると、ＭＯＳトランジスタ５７、５８のゲート電圧は低くなり、流れる電流の電流値が小さくなる。したがって、ＭＯＳトランジスタ５７、５８のドレインの電圧が高くなる。そして、ＭＯＳトランジスタ５９、６７のゲート電圧が上がるので、出力信号対Ｖout-、Ｖout+の電圧値は低くなり、出力信号の平均値は低下して基準電圧Ｖcmに近づいていく。
尚、実施形態８のフィルタ４００は、実施形態４に示した回路と同様に、フィルタ４００を直列接続することで任意の次数の任意のタイプのフィルタを実現することができる。

図２９は、図１６に示したフィルタ回路に、図１５に示した演算増幅器と図３（ｃ）に示したフィルタ制御信号生成回路を用いた場合のＳＰＩＣＥシミュレーションによるバターワース型の８次低域通過フィルタの周波数特性を表した図である。フィルタ周波数特性のカットオフ周波数は４０ＭＨｚ、最大Ｑ値は２．５である。ｔｙｐとは、ＭＯＳトランジスタの性能が中央値のもので、ほぼ狙い通りの特性のＭＯＳトランジスタを使って得られた値を示している。また、ｍａｘとは温度特性を含めて最高の性能のＭＯＳトランジスタを使って得られたものを、ｍｉｎとは温度特性を含めて最低の性能のＭＯＳトランジスタを使って得られたものにそれぞれ付される記号である。

前記した図３１の場合と比較してみると、いずれのフィルタも８次低域通過フィルタにあたるフィルタ２は素子サイズ含めて完全に同じ回路構成で、図２９の場合は図３（ｃ）のフィルタ制御信号生成回路を使用しており、図３１の場合はフィルタ制御信号生成回路は使用せず電流がケース（ｔｙｐ、ｍａｘ、ｍｉｎ）に関係なくいつも一定値にしてあることである。図３１のグラフと比較すると明らかなように、本発明のフィルタ回路では、ＭＯＳトランジスタの性能によらず概ね一定のフィルタ周波数特性が得られることが分かる。

本発明のフィルタ回路は、ＭＯＳトランジスタの製造プロセスに起因する変動や温度による特性変動が望ましくないフィルタ回路であれば、どのようなフィルタ回路にも適用することができる。特に、フィルタの周波数帯域が広くてかつ信号レベルの大きい場合にも適用することができる。

演算増幅器 １０１、２３１
フィルタ制御信号生成回路 １０２
ＭＯＳトランジスタ １０〜１６、３０〜３８、５０〜６０、６７、６８、１６５、１６６
容量素子 １８、１９、２０、３９、４０、４１、４２、６１、６３、６４、６５、６９、７７
抵抗回路 １７、６２、６６
抵抗素子 ７４、８４
マスタ回路 ６０１、６０３、６０４、７０１、９０１
スレーブ回路 ６０２、７０２、９０２
ＭＯＳ抵抗素子 ６０３、６０７、７０３ａ、７０３ｂ、７０7ａ、７０７ｂ
組み合わせ抵抗 ９０３、９０７
トランスコンダクタンスアンプ １１８
ＰＬＬ回路 １７６

Claims (20)

1. 入力信号が入力されるフィルタ入力端子、フィルタリングされた信号が出力されるフィルタ出力端子、演算増幅器を有するフィルタと、
   前記フィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路と、を備えたフィルタ回路であって、
   前記フィルタ制御信号生成回路は、前記演算増幅器のＧＢ積と第２ポール周波数とを制御するための前記フィルタ制御信号を生成し、前記フィルタ制御信号を前記演算増幅器に供給することで、前記フィルタのカットオフ周波数とクオリティファクタとを制御し、
   前記演算増幅器は、増幅器反転入力端子、増幅器非反転入力端子、増幅器出力端子を備え、
   前記フィルタにおいて、前記フィルタ入力端子と前記増幅器非反転入力端子とが接続され、前記フィルタ出力端子と前記増幅器出力端子とが接続され、前記増幅器出力端子と前記増幅器反転入力端子とが接続され、
   前記カットオフ周波数は、前記演算増幅器のＧＢ積と第２ポール周波数との積の平方根であり、前記クオリティファクタは、前記演算増幅器のＧＢ積を第２ポール周波数で割った値の平方根であることを特徴とするフィルタ回路。
2. 入力信号が入力されるフィルタ入力端子、フィルタリングされた信号が出力されるフィルタ出力端子、演算増幅器を有するフィルタと、
   前記フィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路と、を備えたフィルタ回路であって、
   前記フィルタ制御信号生成回路は、前記演算増幅器のＧＢ積と第２ポール周波数とを制御するための前記フィルタ制御信号を生成し、前記フィルタ制御信号を前記演算増幅器に供給することで、前記フィルタのカットオフ周波数とクオリティファクタとを制御し、
   前記演算増幅器は、増幅器反転入力端子、増幅器非反転入力端子、増幅器出力端子を備え、
   前記フィルタにおいて、前記フィルタ入力端子と前記増幅器反転入力端子とが第１抵抗素子を介して接続され、前記フィルタ出力端子と前記増幅器出力端子とが接続され、前記増幅器出力端子と前記増幅器反転入力端子とが第２抵抗素子を介して接続され、前記増幅器非反転入力端子に基準信号が供給され、
   利得Ｇを前記第２抵抗素子の抵抗値を前記第１抵抗素子の抵抗値で割った値の極性を反転した値とし、
   前記カットオフ周波数は、前記演算増幅器のＧＢ積と第２ポール周波数との積の平方根を（−Ｇ＋１）の平方根で割った値であり、前記クオリティファクタは、前記演算増幅器のＧＢ積を第２ポール周波数で割った値の平方根を（−Ｇ＋１）の平方根で割った値であることを特徴とするフィルタ回路。
3. 入力信号が入力されるフィルタ入力端子、フィルタリングされた信号が出力されるフィルタ出力端子、演算増幅器を有するフィルタと、
   前記フィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路と、を備えたフィルタ回路であって、
   前記フィルタ制御信号生成回路は、前記演算増幅器のＧＢ積と第２ポール周波数とを制御するための前記フィルタ制御信号を生成し、前記フィルタ制御信号を前記演算増幅器に供給することで、前記フィルタのカットオフ周波数とクオリティファクタとを制御し、
   前記演算増幅器は、増幅器反転入力端子、増幅器非反転入力端子、増幅器出力端子を備え、
   前記フィルタにおいて、前記フィルタ入力端子と前記増幅器非反転入力端子とが接続され、前記増幅器反転入力端子に第１抵抗素子を介して基準信号が供給され、前記フィルタ出力端子と前記増幅器出力端子とが接続され、前記増幅器出力端子と前記増幅器反転入力端子とが第２抵抗素子を介して接続され、
   前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値とを加算した値を前記第１抵抗素子の抵抗値で割った値を利得Ｇとし、
   前記カットオフ周波数は、前記演算増幅器のＧＢ積と第２ポール周波数との積の平方根をＧの平方根で割った値であり、前記クオリティファクタは、前記演算増幅器のＧＢ積を第２ポール周波数で割った値の平方根をＧの平方根で割った値であることを特徴とするフィルタ回路。
4. 前記演算増幅器は、ＧＢ積を制御するための第１制御信号端子と、第２ポール周波数を制御するための第２制御信号端子と、を備え、
   前記フィルタ制御信号生成回路は、前記第１制御信号端子に前記演算増幅器のＧＢ積を制御する第１フィルタ制御信号を供給し、前記第２制御信号端子に前記演算増幅器の第２ポール周波数を制御する第２フィルタ制御信号を供給することを特徴とする請求項１から３のいずれか１項に記載のフィルタ回路。
5. 前記フィルタ制御信号生成回路は、
   第１フィルタ制御信号を生成する第１フィルタ制御信号生成回路と、
   第２フィルタ制御信号を生成する第２フィルタ制御信号生成回路と、
   を備え、
   前記演算増幅器は、
   第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタからなる入力ＭＯＳトランジスタ対、前記入力ＭＯＳトランジスタ対に電流を供給すると共にゲートに前記第１フィルタ制御信号が入力される第３ＭＯＳトランジスタ、を有する差動増幅回路と、
   ゲートに前記差動増幅回路の出力端子が接続される第４ＭＯＳトランジスタ、ドレインに前記第４ＭＯＳトランジスタのドレインが接続されると共にゲートに前記第２フィルタ制御信号が入力される第５ＭＯＳトランジスタ、を有する出力増幅回路と、
   前記差動増幅回路の出力端子と前記出力増幅回路の出力端子との間に接続される第１容量素子及び抵抗回路、前記差動増幅回路の出力端子に接続される第２容量素子または前記出力増幅回路の出力端子に接続される第３容量素子の少なくとも一方、を有する受動素子群と、
   を備えることを特徴とする請求項１から４のいずれか１項に記載のフィルタ回路。
6. 前記フィルタ制御信号生成回路は、
   第１フィルタ制御信号を生成する第１フィルタ制御信号生成回路と、
   第２フィルタ制御信号を生成する第２フィルタ制御信号生成回路と、
   を備え、
   前記演算増幅器は、
   互いにソース同士が接続された第６ＭＯＳトランジスタ、第７ＭＯＳトランジスタからなる入力ＭＯＳトランジスタ対と、
   前記入力ＭＯＳトランジスタ対のソースにドレインが接続され、前記入力ＭＯＳトランジスタ対に電流を供給すると共に、ゲートに前記第１フィルタ制御信号が入力される第８ＭＯＳトランジスタと、
   前記第６ＭＯＳトランジスタのドレインにソースが接続される第９ＭＯＳトランジスタ、前記第７ＭＯＳトランジスタのドレインにソースが接続される第１０ＭＯＳトランジスタからなるカスコードＭＯＳトランジスタ対と、
   前記第９ＭＯＳトランジスタとドレイン同士が接続される第１１ＭＯＳトランジスタ、前記第１０ＭＯＳトランジスタとドレイン同士が接続される第１２ＭＯＳトランジスタからなるロードＭＯＳトランジスタ対と、
   前記第９ＭＯＳトランジスタのソースにドレインが接続される第１３ＭＯＳトランジスタ、前記第１０ＭＯＳトランジスタのソースにドレインが接続される第１４ＭＯＳトランジスタからなる電流源ＭＯＳトランジスタ対と、
   を有する差動増幅回路と、
   ゲートに前記差動増幅回路の出力端子が接続される第１５ＭＯＳトランジスタ、ドレインに前記第１５ＭＯＳトランジスタのドレインが接続されると共にゲートに前記第２フィルタ制御信号が入力される第１６ＭＯＳトランジスタ、を有する出力増幅回路と、
   前記差動増幅回路の出力端子と前記出力増幅回路の出力端子との間に接続される第４容量素子及び抵抗回路、前記差動増幅回路の出力端子に接続される第５容量素子または前記出力増幅回路の出力端子に接続される第６容量素子の少なくとも一方、を有する受動素子群と、
   を備えることを特徴とする請求項１から４のいずれか１項に記載のフィルタ回路。
7. 前記演算増幅器は、
   前記出力増幅回路と前記受動素子群とをさらにもう一対備え、全差動型演算増幅器を構成することを特徴とする請求項５または６に記載のフィルタ回路。
8. 前記受動素子群に含まれる前記抵抗回路が、前記第４ＭＯＳトランジスタのトランスコンダクタンス値の逆数に比例する抵抗値を有することを特徴とする請求項５に記載のフィルタ回路。
9. 前記受動素子群に含まれる前記抵抗回路が、前記第１５ＭＯＳトランジスタのトランスコンダクタンスの値の逆数に比例する抵抗値を有することを特徴とする請求項６に記載のフィルタ回路。
10. 前記受動素子群に含まれる前記抵抗回路は、
    抵抗制御信号が供給されるゲート端子を有する抵抗用ＭＯＳトランジスタを含むスレーブ回路と、
    前記抵抗用ＭＯＳトランジスタに対し、前記抵抗用ＭＯＳトランジスタのソース、ドレイン間の抵抗値を所定の値にするための前記抵抗制御信号を供給するマスタ回路と、
    を備えることを特徴とする請求項５から９のいずれか１項に記載のフィルタ回路。
11. 前記マスタ回路は、
    所定の値のトランスコンダクタンスを有するｇｍ素子と、
    前記抵抗用ＭＯＳトランジスタと同じ極性であって、前記抵抗制御信号が供給されるゲート端子を有する制御用ＭＯＳトランジスタと、
    前記ｇｍ素子の出力端子及び前記制御用ＭＯＳトランジスタのソースまたはドレインと接続する反転入力端子と、リファレンス信号を生成するリファレンス信号生成回路と接続する非反転入力端子と、前記制御用ＭＯＳトランジスタのゲート及び前記スレーブ回路において抵抗素子として機能する前記抵抗用ＭＯＳトランジスタのゲートに信号を供給する出力端子と、を有する差動増幅器と、
    を備え、
    前記ｇｍ素子の入力端子に第１電圧を供給し、前記制御用ＭＯＳトランジスタのドレインまたはソースに第２電圧を供給し、
    前記差動増幅器の出力端子から出力された信号が、抵抗制御用信号として前記制御用ＭＯＳトランジスタ及び前記抵抗用ＭＯＳトランジスタに供給されることを特徴とする請求項１０に記載のフィルタ回路。
12. 前記マスタ回路は、
    基準抵抗素子と、
    前記抵抗用ＭＯＳトランジスタと同じ極性であって、前記抵抗制御信号が供給されるゲート端子を有する制御用ＭＯＳトランジスタと、
    前記基準抵抗素子の一方の端子と、前記制御用ＭＯＳトランジスタのソースまたはドレインと接続する反転入力端子と、リファレンス信号を生成するリファレンス信号生成回路と接続する非反転入力端子と、前記制御用ＭＯＳトランジスタのゲート及び前記スレーブ回路において抵抗素子として機能する前記抵抗用ＭＯＳトランジスタのゲートに信号を供給する出力端子と、を有する差動増幅器と、
    を備え、
    前記基準抵抗素子の他方の端子に第１電圧を供給し、前記制御用ＭＯＳトランジスタのドレインまたはソースに第２電圧を供給し、
    前記差動増幅器の出力端子から出力された信号が、前記抵抗制御信号として前記制御用ＭＯＳトランジスタ及び前記抵抗用ＭＯＳトランジスタに供給されることを特徴とする請求項１０に記載のフィルタ回路。
13. 前記スレーブ回路は、前記抵抗用ＭＯＳトランジスタと同一の基板上に形成された内部抵抗素子を有し、
    前記抵抗用ＭＯＳトランジスタと前記内部抵抗素子とは、直列、または並列に接続された組み合わせ抵抗を構成し、
    前記マスタ回路は、前記制御用ＭＯＳトランジスタと同一の基板上に形成された第２内部抵抗素子を有し、
    前記制御用ＭＯＳトランジスタと前記第２内部抵抗素子とは、直列または並列に接続された組み合わせ抵抗を構成することを特徴とする請求項１１または１２に記載のフィルタ回路。
14. 前記マスタ回路の前記差動増幅器の非反転入力端子に供給されるリファレンス信号を生成する前記リファレンス信号生成回路を備え、
    前記リファレンス信号生成回路は、
    前記演算増幅器が備える前記出力増幅回路に含まれるＭＯＳトランジスタのチャネルのサイズに比例して縮小され、前記縮小の縮小率に応じた電流が供給されるＭＯＳトランジスタを有することを特徴とする請求項１１から１３のいずれか１項に記載のフィルタ回路。
15. 前記マスタ回路が多段に接続され、
    前記マスタ回路は、当該接続の段数に応じた前記差動増幅器を有し、
    前記スレーブ回路は、前記マスタ回路の数に応じた数の前記抵抗用ＭＯＳトランジスタを有し、
    前記差動増幅器の各々は、前記抵抗用ＭＯＳトランジスタのいずれか１つのゲートに前記抵抗制御信号を供給することを特徴とする請求項１１から１４のいずれか１項に記載のフィルタ回路。
16. 前記演算増幅器は、
    互いにソース同士が接続された第１７ＭＯＳトランジスタ、第１８ＭＯＳトランジスタからなる入力ＭＯＳトランジスタ対と、
    前記入力ＭＯＳトランジスタ対のソースにドレインが接続され、前記入力ＭＯＳトランジスタ対に電流を供給すると共に、ゲートに前記フィルタ制御信号が入力される第１９ＭＯＳトランジスタと、
    前記第１７ＭＯＳトランジスタのドレインにソースが接続される第２０ＭＯＳトランジスタ、前記第１８ＭＯＳトランジスタのドレインにソースが接続される第２１ＭＯＳトランジスタからなるカスコードＭＯＳトランジスタ対と、
    前記第２０ＭＯＳトランジスタとドレイン同士が接続される第２２ＭＯＳトランジスタ、前記第２１ＭＯＳトランジスタとドレイン同士が接続される第２３ＭＯＳトランジスタからなるロードＭＯＳトランジスタ対と、
    前記第２０ＭＯＳトランジスタのソースにドレインが接続される第２４ＭＯＳトランジスタ、前記第２１ＭＯＳトランジスタのソースにドレインが接続される第２５ＭＯＳトランジスタからなる電流源ＭＯＳトランジスタ対と、
    前記第２２ＭＯＳトランジスタのドレインに接続される第７容量素子、前記第２３ＭＯＳトランジスタのドレインに接続される第８容量素子、によって構成される第１容量素子対と、
    前記第２４ＭＯＳトランジスタのドレインに接続される第９容量素子、前記第２５ＭＯＳトランジスタのドレインに接続される第１０容量素子、によって構成される第２容量素子対と、
    を備えることを特徴とする請求項１から３のいずれか１項に記載のフィルタ回路。
17. 前記フィルタ制御信号生成回路は、
    ドレインとゲートが接続される第１の極性の第２６ＭＯＳトランジスタ、前記第２６ＭＯＳトランジスタとゲート同士が接続される第１の極性の第２７ＭＯＳトランジスタ、からなる第１ＭＯＳトランジスタ対と、
    前記第２６ＭＯＳトランジスタとドレイン同士が接続される第２の極性の第２８ＭＯＳトランジスタ、ドレインとゲートが接続されると共に前記第２８ＭＯＳトランジスタとゲート同士が接続され前記第２７ＭＯＳトランジスタとドレイン同士が接続される第２の極性を有する第２９ＭＯＳトランジスタ、からなる第２ＭＯＳトランジスタ対と、
    前記第２６乃至第２９ＭＯＳトランジスタのうちいずれか１つのＭＯＳトランジスタのソースに接続される第３抵抗素子と、
    前記第２６ＭＯＳトランジスタのドレインに接続される第１端子と、
    前記第２９ＭＯＳトランジスタのドレインに接続される第２端子と、
    を備え、
    前記第１端子、前記第２端子の少なくとも一方から前記フィルタ制御信号が出力されることを特徴とする請求項１から１６のいずれか１項に記載のフィルタ回路。
18. 前記第２６ＭＯＳトランジスタと前記第２８ＭＯＳトランジスタのドレイン間、前記第２７ＭＯＳトランジスタと前記第２９ＭＯＳトランジスタのドレイン間、のすくなくともひとつに接続されるカスコードＭＯＳトランジスタを備えることを特徴とする請求項１７に記載のフィルタ回路。
19. 前記フィルタ制御信号生成回路が、ＰＬＬ回路であることを特徴とする請求項１から１６のいずれか１項に記載のフィルタ回路。
20. 入力信号が入力される第１フィルタ入力端子、フィルタリングされた信号が出力される第１フィルタ出力端子、第１演算増幅器を備える第１フィルタと、
    第ｋ−１フィルタの出力信号が入力信号として入力される第ｋフィルタ入力端子（ｋは、２≦ｋ≦Ｎの整数、Ｎは２以上の整数）、フィルタリングされた信号が出力される第ｋフィルタ出力端子、第ｋ演算増幅器を備える第ｋフィルタと、を含む前記第１フィルタから第Ｎフィルタまでのフィルタと、
    前記第１フィルタから前記第Ｎフィルタまでの前記フィルタを制御するためのフィルタ制御信号を生成するフィルタ制御信号生成回路と、を備えたフィルタ回路であって、
    前記フィルタ制御信号生成回路は、前記第１フィルタから前記第Ｎフィルタまでに備えられる前記第１演算増幅器から第Ｎ演算増幅器までのそれぞれの第１から第ＮまでのＧＢ積と、前記第１演算増幅器から前記第Ｎ演算増幅器までのそれぞれの第１から第Ｎまでの第２ポール周波数とを制御するためのフィルタ制御信号を生成し、前記フィルタ制御信号を前記第１フィルタから前記第Ｎフィルタまでに備えられる前記第１演算増幅器から前記第Ｎ演算増幅器までに供給することで、前記第１フィルタから前記第Ｎフィルタまでのそれぞれの第１から第Ｎまでのカットオフ周波数と、前記第１フィルタから前記第Ｎフィルタまでのそれぞれの第１から第Ｎまでのクオリティファクタとを制御し、
    前記第１演算増幅器から前記第Ｎ演算増幅器までの演算増幅器は、増幅器反転入力端子、増幅器非反転入力端子、増幅器出力端子、を備え、
    前記第１フィルタから前記第Ｎフィルタまでにおいて、前記第ｋフィルタ入力端子と前記増幅器非反転入力端子とが接続され、前記第ｋフィルタ出力端子と前記増幅器出力端子とが接続され、前記増幅器出力端子と前記増幅器反転入力端子とが接続され、
    前記カットオフ周波数のそれぞれは、前記演算増幅器のそれぞれのＧＢ積と前記第２ポール周波数との積の平方根であり、前記クオリティファクタのそれぞれは、前記演算増幅器のそれぞれのＧＢ積と前記第２ポール周波数との比の平方根であることを特徴とするフィルタ回路。

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