JP2014212475A - 半導体集積回路装置 - Google Patents

Abstract

【課題】位相補償用容量およびノイズ除去用容量による差動増幅部の電圧変動を抑制する。【解決手段】半導体基板に一体に形成される半導体集積回路装置で、差動増幅部１、利得部２、利得・出力部３を有する。利得・出力部３の出力端子と入力端子との間に位相補償コンデンサ４を接続し、利得・出力部３の入力端子と回路のグランド端子との間にノイズ除去コンデンサ５を接続する。高周波ノイズに晒された場合に、接地端子などからノイズが進入して寄生インピーダンスで電圧変動が生じるのは利得部２の出力端子部分となり、差動増幅部１に変動を来すのを抑制できる。【選択図】図１

Description

本発明は、半導体集積回路装置に関する。

半導体集積回路装置として、入力部に差動増幅回路が設けられ、利得部を介して出力部から出力する構成のオペアンプがある。このオペアンプで、出力部の出力端子と利得部の入力端子との間に位相補償用容量Ｃｃを設ける場合、出力端子から位相補償用容量Ｃｃを介して伝播されるノイズや、半導体基板から位相補償用容量Ｃｃを介して伝播するノイズが利得部の入力端子に影響を及ぼすことがある。

すなわち、利得部にノイズが伝播すると、利得部が持つ非線形性による動作点変化が発生する。そこで、このような動作点変化を抑制するためにノイズ除去用の容量をグランド端子との間に設けることが有効である。これにより、ノイズ耐量の向上を図ることができる。

しかし、このようなノイズ除去用の容量を設ける構成では、適用する周波数が高周波になるに従って別の問題が生ずる。高周波のノイズが伝播する場合には、回路のＧＮＤ端子と装置の接地間のインピーダンスがインダクタンス成分により高くなるため、回路のＧＮＤ端子の電圧変動が大きくなる。このため、回路のＧＮＤ端子に伝播するノイズがノイズ除去用の容量を介して、差動増幅の入力端子を介してトランジスタの動作点を変化させる事態を引き起こし、オペアンプとして誤動作を引き起こすという不具合がある。

特開２０１０−０２８１７３号公報

本発明は、上記事情を考慮してなされたもので、その目的は、入力部に差動増幅回路が設けられ、利得部を介して出力部から出力する構成のオペアンプにおいて、位相補償用容量およびノイズ除去用容量を設ける構成で、高周波ノイズによる悪影響を抑制できるようにした半導体集積回路装置を提供することにある。

請求項１に記載の半導体集積回路装置は、差動入力端子に与えられる入力信号を増幅する差動増幅部と、前記差動回路から出力される差動増幅信号を増幅する利得部と、前記利得回路の利得出力信号を増幅して出力信号として出力する利得・出力部と、前記利得・出力部の出力端子と入力端子との間に接続される位相補償用容量と、前記利得・出力部の入力端子とグランド端子との間に接続されるノイズ除去用容量とを備えたことを特徴とする。

上記構成によれば、差動入力端子に入力信号が入力されると、差動増幅部において差動増幅信号が生成されて利得部を介して増幅した信号が利得・出力部に入力される。利得・出力部はこれを増幅して出力端子から出力する。この場合、利得・出力部の出力端子側から進入するノイズに対して、位相補償用容量を介して利得部の出力端子側に伝播するが、これをノイズ除去用容量によりグランド端子側に逃がすことでノイズ耐量を向上できる。また、高周波帯域のノイズの場合には、半導体装置のグランド端子から進入するノイズがノイズ除去用容量を介して、利得部の出力端子側に入力するが、利得部の入力端子側すなわち差動増幅部に対して電位変動を発生するのを抑制できる。

第１実施形態を示すブロック構成図 電気的構成図 コンデンサの構成例を示す模式的な縦断側面図（その１） コンデンサの構成例を示す模式的な縦断側面図（その２） 第２実施形態を示す電気的構成図 第３実施形態を示す電気的構成図 第４実施形態を示す電気的構成図 第５実施形態を示す電気的構成図 第６実施形態を示す電気的構成図 第７実施形態を示すブロック構成図 第８実施形態を示すブロック構成図 第９実施形態を示すブロック構成図（その１） 第９実施形態を示す異なるブロック構成図（その２） 第９実施形態を示す異なるブロック構成図（その３）

（第１実施形態）
以下、本発明の第１実施形態について、図１〜図４を参照して説明する。図１は半導体基板に一体に形成される半導体集積回路からなるオペアンプのブロック構成を示している。差動増幅部１は、反転入力端子１ａ、非反転入力端子１ｂに入力される信号を差動増幅して出力する。差動増幅部１の出力端子は利得部２の入力端子に接続されている。利得部２は、入力信号を増幅して出力するもので、出力端子は利得・出力部３の入力端子に接続されている。利得・出力部３は入力信号を増幅して出力端子３ａに出力する。利得・出力部３の出力端子３ａと入力端子との間には位相補償コンデンサ（位相補償用容量）４が接続されている。利得・出力部３の入力端子は、ノイズ除去コンデンサ（ノイズ除去用容量）５を介して回路のグランド端子ＧＮＤに接続されている。

図２は、上記した図１の構成を具体的に示す一例である。差動増幅部１においては、電源端子Ｖｃｃに接続される電流源１ｃからｐｎｐ型トランジスタ１ｄ、ｎｐｎ型トランジスタ１ｅおよび抵抗１ｆを介して回路のグランド端子ＧＮＤに接続されている。ｐｎｐ型トランジスタ１ｄのベースは反転入力端子１ａに接続されている。ｎｐｎ型トランジスタ１ｅはベース−コレクタ間が短絡接続されている。また、電流源１ｃからｐｎｐ型トランジスタ１ｇ、ｎｐｎ型トランジスタ１ｈおよび抵抗１ｉを介して回路のグランド端子ＧＮＤに接続されている。ｐｎｐ型トランジスタ１ｇのベースは非反転入力端子１ｂに接続されている。ｎｐｎ型トランジスタ１ｈのベースはｎｐｎ型トランジスタ１ｅのベースと共通に接続され、コレクタは、差動増幅部１の出力端子とされている。

利得部２は、具体的にはフォロワ回路を構成している。この利得部２においては、電源端子Ｖｃｃに接続される電流源２ａからｐｎｐ型トランジスタ２ｂを介して回路のグランド端子ＧＮＤに接続されている。ｐｎｐ型トランジスタ２ｂのベースは差動増幅部１の出力端子に接続される。ｐｎｐ型トランジスタ２ｂのエミッタは利得部２の出力端子とされ、ノイズ除去コンデンサ５を介して回路のグランド端子ＧＮＤに接続されている。

利得・出力部３においては、電源端子Ｖｃｃに接続される電流源３ｂからｎｐｎ型トランジスタ３ｃおよびｎｐｎ型トランジスタ３ｄを介して回路のグランド端子ＧＮＤに接続されている。ｎｐｎ型トランジスタ３ｃのベースは利得部２の出力端子に接続されている。ｎｐｎ型トランジスタ３ｄのベース−コレクタ間は短絡されている。電源端子Ｖｃｃに接続される電流源３ｅからｎｐｎ型トランジスタ３ｆを介して回路のグランド端子ＧＮＤに接続されている。ｎｐｎ型トランジスタ３ｆのベースはｎｐｎ型トランジスタ３ｄのベースと共通に接続され、ｎｐｎ型トランジスタ３ｆのコレクタは出力端子３ａとされ、位相補償コンデンサ４を介してｎｐｎ型トランジスタ３ｃのベースに接続されている。

上記した位相補償コンデンサ４およびノイズ除去コンデンサ５は、半導体集積回路装置においては、半導体基板に素子として作り込む構成としている。この場合、上記回路構成を形成する場合の製造工程によって図３（ａ）あるいは図４に示すような構成で作り込むことができる。

図３（ａ）は、半導体集積回路装置をＳＯＩ（silicon on insulator）基板に形成した場合の位相補償コンデンサ４あるいはノイズ除去コンデンサ５の構成の一例を示している。図３（ｂ）は位相補償コンデンサ４あるいはノイズ除去コンデンサ５の等価回路を示す図である。図３（ａ）において、ＳＯＩ基板は、半導体基板１１に絶縁膜１２を介して半導体層１３が形成されたものである。半導体層１３は、単結晶シリコン膜などを絶縁膜１４により素子分離された素子領域に区画形成されている。なお、半導体層１３の図示しない素子領域の各区画内には種々の半導体素子が作りこまれ、上記した回路構成が形成されている。

半導体層１３は、例えばｎ型の不純物が導入されており、表層部にコンタクト形成用の高濃度ｎ型不純物領域１３ａ、１３ｂが形成されている。半導体層１３の上面にはゲート絶縁膜１５が形成され、その上面にゲート電極用の導体膜１６が形成されている。位相補償コンデンサ４あるいはノイズ除去コンデンサ５は、正極側端子Ｃａが導体膜１６にコンタクトにより接続され、負極側端子Ｃｂが高濃度ｎ型不純物領域１３ａ、１３ｂにコンタクトにより共通に接続されている。そして、ゲート絶縁膜１５を挟んで対向する半導体層１３と導体膜１６とによりコンデンサを形成している。

なお、上記のように位相補償コンデンサ４あるいはノイズ除去コンデンサ５を形成しているので、等価回路上では現れないが、半導体基板１１から絶縁膜１２を挟んで対向配置されている半導体層１３が寄生容量となり、また、半導体基板１１などがインダクタンス成分を有するので、ノイズの進入経路として機能し、電位変動を及ぼすことがある。

図４は、半導体集積回路装置を半導体基板２１にｐｎ接合で素子分離を行うように構成した装置に適用した場合の位相補償コンデンサ４あるいはノイズ除去コンデンサ５の一例を示している。例えばｐ型の半導体基板２１にｐ型ウエル２１ａを形成し、その表層部に高濃度ｐ型不純物領域２１ｂ、高濃度ｎ型不純物領域２１ｃ、２１ｄを形成している。ｐ型ウエル２１ａの上面にはゲート絶縁膜２２が形成され、その上面にゲート電極用の導体膜２３が形成されている。位相補償コンデンサ４あるいはノイズ除去コンデンサ５は、正極側端子Ｃａが導体膜２３にコンタクトにより接続され、負極側端子Ｃｂが高濃度ｎ型不純物領域２１ｃ、２１ｄにコンタクトにより共通に接続されている。そして、ゲート絶縁膜１５を挟んで対向するｐ型ウエル２１ａと導体膜２３とによりコンデンサを形成している。高濃度ｐ型不純物領域２１ｂはグランド端子ＧＮＤにコンタクトにより接続されている。

上記の構成においても、等価回路上では現れないが、半導体基板２１のｐ型ウエル２１ａに対してグランド端子ＧＮＤからノイズが進入する経路が形成されるので、電位変動を及ぼすことがある。
上記構成によれば、差動増幅部１の入力端子１ａ、１ｂ間に入力される信号が、利得部２および利得・出力部３を介して増幅された信号が出力される。このとき、外部からノイズが進入することを想定すると、次のような動作となる。

ノイズ周波数成分が低周波の場合には回路のグランド端子ＧＮＤと接地間のインピーダンス成分が十分低いので、回路のグランド端子ＧＮＤの電位変動は少ない。しかし、高周波のノイズが進入する場合には、回路のグランド端子ＧＮＤと接地間のインピーダンス成分が影響してくる。すなわち、回路のグランド端子ＧＮＤと接地間のインピーダンス成分として、例えば、ＩＣパッケージのワイヤーボンディング、リードフレーム等のインダクタンス成分や、プリント基板・筐体のインダクタンス成分、あるいはワイヤーハーネスのインダクタンス成分などがある。このため、周波数が高い場合には、このインダクタンス成分により発生する電圧が高くなり、回路のグランド端子ＧＮＤの電位変動が大きくなる。

この場合、従来回路構成の場合には、差動増幅出力のノードに接続されていたノイズ除去コンデンサを介して、回路のグランド端子ＧＮＤにノイズによる電位変動が発生すると、差動増幅部の一方の入力トランジスタの動作点を変化させることが生じていた。したがって、ｐｎｐ型トランジスタのＶＣＥ特性の非線形の特性により、動作点の平均値が変化してしまう事態が生じていた。

これに対して、本実施形態では上記構成を採用することで、ノイズ除去コンデンサ５は、利得部２の出力端子に接続されるため、差動増幅部１への影響は抑制され、差動増幅部１の入力部のｐｎｐトランジスタ１ｇの動作点が変化するのを抑制できる。
また、上記構成では、出力端子３ａからのノイズ伝播や、ＭＯＳ容量で構成する位相補償コンデンサ４によるノイズ伝播に対しても機能を損なうことなく実施できるので、オペアンプとしてのノイズ耐量の向上を図ることができる。

上記の場合において、ノイズ除去の効果をもたらすノイズ除去コンデンサ５の容量値Ｃｉは、次のようにして設定することができる。出力端子３ａから位相補償コンデンサ４を介して利得部入力に伝播するノイズ成分として、例えば１０ＭＨｚ程度のノイズを想定する。この場合に、利得・出力部３の入力端子に接続される利得部２の出力インピーダンスよりも一桁以上小さくなるような容量値Ｃｉを選択することができる。
つまり、電源端子Ｖｃｃの電源電圧を５Ｖとして、利得部２の消費電流がマイクロアンペアオーダーであるとすると、そのときのインピーダンスは数百ｋΩ程度である。したがって、その１桁以上小さいインピーダンスを想定すると、数十ｋΩ以下のインピーダンスになるような容量値Ｃｉとして数ｐＦ以上の容量に設定すると良い。
例えば、１桁下げる場合には１ｐＦ以下程度の容量値となり、２桁下げる場合には１０ｐＦ〜数１０ｐＦ程度となる。このような容量値Ｃｉのノイズ除去コンデンサ５を接続すれば、利得部２の交流的な出力ノードのインピーダンスはノイズ除去容量値Ｃｉにより下げられ、ＡＣ的なフォロワ出力のノードの安定性が増す。

また、同様にして、位相補償コンデンサ４の容量値Ｃｃについても、図３（ａ）に示したＳＯＩ基板を用いる構成におけるＭＯＳ容量で構成する場合に、ＢＯＸ（buried oxide）容量（数フェムトＦ〜数十フェムトＦ：フェムトは１０^−１５）を有する。また、図４に示したｐｎ接合により分離を形成する場合、接合容量（数フェムトＦ〜数十フェムトＦ）を有する。これらのノイズ伝播経路に対しても同様に、利得部２の出力端子にノイズ除去コンデンサ５を付加すれば交流的な出力インピーダンスを下げることができ、利得部２の出力端子の安定性を向上させることができる。

（第２実施形態）
図５は第２実施形態を示すもので、第１実施形態と異なるところは、バイポーラトランジスタに代えてＭＯＳＦＥＴを用いる構成としたところである。すなわち、基本的には第１実施形態におけるｐｎｐ型トランジスタはｐチャンネル型ＭＯＳＦＥＴに、ｎｐｎ型トランジスタはｎチェンネル型ＭＯＳＦＥＴに置き換えた構成である。

具体的には、差動増幅部３１、利得部３２、利得・出力部３３を差動増幅部１、利得部２、利得・出力部３に代えて設けている。差動増幅部３１においては、電源端子Ｖｃｃに接続される電流源３１ｃからｐチャンネル型ＭＯＳＦＥＴ３１ｄ、ｎチャンネル型ＭＯＳＦＥＴ３１ｅを介して回路のグランド端子ＧＮＤに接続されている。ｐチャンネル型ＭＯＳＦＥＴ３１ｄのゲートは非反転入力端子３１ａである。ｎチャンネル型ＭＯＳＦＥＴ３１ｅはゲート−ドレイン間が短絡状態とされる。また、電流源３１ｃからｐチャンネル型ＭＯＳＦＥＴ３１ｆ、ｎチャンネル型ＭＯＳＦＥＴ３１ｇを介して回路のグランド端子ＧＮＤに接続されている。ｐチャンネル型ＭＯＳＦＥＴ３１ｆのゲートは反転入力端子３１ｂである。ｎチャンネル型ＭＯＳＦＥＴ３１ｇのゲートはｎチャンネル型ＭＯＳＦＥＴ３１ｅのゲートと共通に接続され、ドレインは、差動増幅部１の出力端子とされている。

利得部３２においては、電源端子Ｖｃｃに接続される電流源３２ａからｎチャンネル型ＭＯＳＦＥＴ３２ｂを介して回路のグランド端子ＧＮＤに接続されている。ｎチャンネル型ＭＯＳＦＥＴ３２ｂのゲートは差動増幅部３１の出力端子に接続される。ｎチャンネル型ＭＯＳＦＥＴ３２ｂのドレインは利得部３２の出力端子とされ、ノイズ除去コンデンサ５を介して回路のグランド端子ＧＮＤに接続されている。

利得・出力部３３においては、電源端子Ｖｃｃに接続される電流源３３ｂからｎチャンネル型ＭＯＳＦＥＴ３３ｃを介して回路のグランド端子ＧＮＤに接続されている。ｎチャンネル型ＭＯＳＦＥＴ３３ｃのゲート−ドレイン間は短絡されている。電源端子Ｖｃｃからｐチャンネル型ＭＯＳＦＥＴ３３ｄおよびｎチャンネル型ＭＯＳＦＥＴ３３ｅを介して回路のグランド端子ＧＮＤに接続されている。ｐチャンネル型ＭＯＳＦＥＴ３３ｄのゲートは利得部３２の出力端子に接続されている。ｎチャンネル型ＭＯＳＦＥＴ３３ｅのゲートはｎチャンネル型ＭＯＳＦＥＴ３３ｃのゲートと接続され、ドレインは出力端子３３ａとされている。位相補償コンデンサ４は出力端子３３ａとｐチャンネル型ＭＯＳＦＥＴ３３ｄのゲートとの間に接続されている。
以上のように構成しているので、ＭＯＳＦＥＴとして回路が動作することを除いて、第１実施形態と同様の作用効果を得ることができる。

（第３実施形態）
図６は第３実施形態を示すもので、第２実施形態と異なるところは、利得・出力部３３に代えて、利得・出力部３４を設けたところである。利得・出力部３４は、電源端子Ｖｃｃと出力端子３４ａとの間にｐチャンネル型ＭＯＳＦＥＴ３４ｂを設けて、オープンドレインタイプの回路を構成している。ｐチャンネル型ＭＯＳＦＥＴ３４ｂのゲートは利得部３２の出力端子に接続されている。位相補償コンデンサ４は、ｐチャンネル型ＭＯＳＦＥＴ３４ｂのドレイン−ゲート間に接続されている。
このような第３実施形態の構成によっても、第２実施形態と同様の作用効果を得ることができる。

（第４実施形態）
図７は第４実施形態を示すもので、第１実施形態の構成に対してＣＭＯＳ回路により構成したところが異なる。

具体的には、差動増幅部４１、利得部４２、利得・出力部４３を差動増幅部１、利得部２、利得・出力部３に代えて設けている。差動増幅部４１においては、電源端子Ｖｃｃに接続される電流源４１ｃからｐチャンネル型ＭＯＳＦＥＴ４１ｄ、ｎチャンネル型ＭＯＳＦＥＴ４１ｅを介して回路のグランド端子ＧＮＤに接続されている。ｎチャンネル型ＭＯＳＦＥＴ４１ｅは、ゲート−ドレイン間が短絡されている。また、ｎチャンネル型ＭＯＳＦＥＴ４１ｅとゲートを共通に接続したｎチャンネル型ＭＯＳＦＥＴ４１ｆが接続されている。ｐチャンネル型ＭＯＳＦＥＴ４１ｄのゲートは非反転入力端子４１ａである。

電流源３１ｃからｐチャンネル型ＭＯＳＦＥＴ４１ｇ、ｎチャンネル型ＭＯＳＦＥＴ４１ｈを介して回路のグランド端子ＧＮＤに接続されている。ｎチャンネル型ＭＯＳＦＥＴ４１ｈは、ゲート−ドレイン間が短絡されている。また、ｎチャンネル型ＭＯＳＦＥＴ４１ｈとゲートを共通に接続したｎチャンネル型ＭＯＳＦＥＴ４１ｉが接続されている。ｐチャンネル型ＭＯＳＦＥＴ４１ｇのゲートは反転入力端子４１ｂである。ｎチャンネル型ＭＯＳＦＥＴ４１ｆおよび４１ｉのドレインは差動増幅部４１の２つの出力端子とされている。

利得部４２においては、電源端子Ｖｃｃに接続されるｐチャンネル型ＭＯＳＦＥＴ４２ａから第１ノイズ除去コンデンサ５ａを介して回路のグランド端子ＧＮＤに接続されている。同じく電源端子Ｖｃｃに接続されるｐチャンネル型ＭＯＳＦＥＴ４２ｂから第２ノイズ除去コンデンサ５ｂを介して回路のグランド端子ＧＮＤに接続されている。ｐチャンネル型ＭＯＳＦＥＴ４２ａのドレインは、ｎチャンネル型ＭＯＳＦＥＴ４１ｆのドレイン、ｐチャンネル型ＭＯＳＦＥＴ４２ａ、４２ｂの各ゲートに接続されるとともに、第１出力端子とされている。ｐチャンネルＭＯＳＦＥＴ４２ｂのドレインは、ｎチャンネル型ＭＯＳＦＥＴ４１ｉのドレインに接続されるとともに第２出力端子とされている。

利得・出力部４３においては、電源端子Ｖｃｃからｐチャンネル型ＭＯＳＦＥＴ４３ｂｎチャンネル型ＭＯＳＦＥＴ４３ｃを介して回路のグランド端子ＧＮＤに接続されている。ｐチャンネル型ＭＯＳＦＥＴ４３ｂのゲートは利得部４２の第１出力端子に接続されている。ｎチャンネル型ＭＯＳＦＥＴ４３ｃのゲート−ドレイン間は短絡されている。また、電源端子Ｖｃｃからｐチャンネル型ＭＯＳＦＥＴ４３ｄおよびｎチャンネル型ＭＯＳＦＥＴ４３ｅを介して回路のグランド端子ＧＮＤに接続されている。
ｐチャンネル型ＭＯＳＦＥＴ４３ｄのゲートは利得部４２の第２出力端子に接続されると共に、位相補償コンデンサ４を介して出力端子４３ａとなるドレインに接続されている。ｎチャンネル型ＭＯＳＦＥＴ４３ｅのゲートはｎチャンネル型ＭＯＳＦＥＴ４３ｃのゲートと接続されている。

以上のように構成しているので、ＣＭＯＳ回路として回路が動作することを除いて、第１実施形態と同様の作用効果を得ることができる。
なお、上記構成において、第１ノイズ除去コンデンサ５ａは、省略した構成とすることもできる。

（第５実施形態）
図８は第５実施形態を示すもので、第４実施形態と異なるところは、利得部４２および利得・出力部４３に代えて、利得部４４および利得・出力部４５を設けたところである。
具体的には、利得部４４においては、ｐチャンネル型ＭＯＳＦＥＴ４２ａ、４２ｂに代えて電流源４４ａ、４４ｂを設けている。また、利得・出力部４５においては、ｎチャンネル型ＭＯＳＦＥＴ４３ｃに代えて抵抗４５ｃを設けたところである。
したがって、このような第５実施形態においても第４実施形態と同様の作用効果を得ることができる。

（第６実施形態）
図９は第６実施形態を示すもので、第５実施形態と異なるところは、ＣＭＯＳ回路で構成していたのに対して、バイポーラトランジスタで置き換えた構成としたところである。具体的には、ｐチャンネル型ＭＯＳＦＥＴをｐｎｐ型トランジスタに置き換え、ｎチャンネル型ＭＯＳＦＥＴをｎｐｎ型トランジスタに置き換えた構成としている。同等の構成であるから符号および接続態様の説明を省略するが、バイポーラ動作をすることを除いて、第５実施形態と同様の作用効果を得ることができる。

（第７実施形態）
図１０は第７実施形態を示すもので、第１実施形態と異なるところは、利得・出力部３の出力端子３ａと差動増幅部１の出力端子との間にも位相補償コンデンサ６０を接続する構成としたところである。
このような構成によっても、第１実施形態と同様の作用効果を得ることができる。また、位相補償コンデンサ６０を設けることで、従来相当の作用を生じるが、差動増幅部１に対するノイズによる悪影響については位相補償コンデンサ４とノイズ除去コンデンサ５とにより解消される。

（第８実施形態）
図１１は第８実施形態を示すもので、第１実施形態と異なるところは、ノイズ除去コンデンサ５を回路のグランド端子ＧＮＤに接続するのではなく、他の端子Ｎに接続する構成としたところである。この場合、他の端子Ｎとしては、例えば電源端子、他のグランド端子、他の容量素子が接続される端子、あるいは外付け端子などが該当する。したがって、このような第８実施形態によっても、第１実施形態と同様の作用効果を得ることができる。

（第９実施形態）
図１２から図１４は第９実施形態を示すもので、第１実施形態と異なるところは、位相補償コンデンサ４を利得・出力部３の入力端子側に接続する場合に、信号線の抵抗成分６１ａ、６１ｂを考慮しているところである。利得部２の出力端子と利得・出力部３の入力端子との間に、例えば配線抵抗が存在する場合、あるいは抵抗素子を設ける場合などの構成の場合である。

この場合には、信号線に介在している抵抗成分として、位相補償コンデンサ４およびノイズ除去コンデンサ５を接続する関係で、少なくとも２個の抵抗成分６１ａ、６１ｂを考える。２個の抵抗成分は存在しない場合含めてゼロ以上の抵抗値を有するものとする。また、コンデンサ４、５の接続可能なノードとして３個のノードＮ１〜Ｎ３を考える。なお、さらに多くの抵抗成分およびノードの個数を考慮することもできる。

上記のように抵抗成分６１ａ、６１ｂが介在している場合に、位相補償コンデンサ４がノードＮ１に接続されていると、ノイズ除去コンデンサ５はノードＮ１またはノードＮ２（Ｎ３）の２通りの接続態様がある。同様に、位相補償コンデンサ４がノードＮ３に接続されていると、ノイズ除去コンデンサ５はノードＮ１（Ｎ２）またはノードＮ３の２通りの接続態様がある。位相補償コンデンサ４がノードＮ２に接続されていると、ノイズ除去コンデンサ５はノードＮ１、ドＮ２またはＮ３の３通りの接続態様がある。

これらの接続態様の違いに起因した具体的な効果について、以下の３つのケースに分けて説明する。なお、これらの接続態様は一例であって、抵抗成分を更に増やしてノードを増やした構成について接続態様を想定することもできる。

第１のケースは、例えば図１２に示すように、位相補償コンデンサ４とノイズ除去コンデンサ５が同じノードに接続される場合である。この場合には、利得・出力部３の出力端子側から進入するノイズに対して効果的である。

第２のケースは、例えば図１３に示すように、位相補償コンデンサ４が利得・出力部３の入力端子に近いノードに接続され、ノイズ除去コンデンサ５が抵抗成分６１ａ、６１ｂの少なくとも一つを介して利得部２側のノードに接続されている場合である。この場合には、利得・出力部３の入力端子に対する耐量に比べて、利得部２の出力端子に対する耐量が低い場合に適用すると効果的である。

第３のケースは、例えば図１４に示すように、位相補償コンデンサ４が利得部２の出力端子に近いノードに接続され、ノイズ除去コンデンサ５が抵抗成分６１ａ、６１ｂの少なくとも一つを介して利得・出力部３側のノードに接続されている場合である。この場合には、利得・出力部３の入力端子に対する耐量に比べて、利得部２の出力端子に対する耐量が高い場合に適用すると効果的である。

これにより、位相補償コンデンサ４およびノイズ除去コンデンサ５によるノイズ除去を効果的に行うことができる接続形態をいずれかから選択することで、適用しようとする半導体集積回路に適した構成とすることができる。

（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

実施形態中で設定した高周波の周波数レベルは、例示した１０ＭＨｚに限らず、これ以上の周波数の信号に適用することを想定することができる。これによって、回路定数は適用周波数に対応して適宜変更設定することができる。

位相補償コンデンサ４、ノイズ除去コンデンサ５は、図３あるいは図４に示した構成に適用する場合に限らず、次のように変形することができる。例えば、ＳＯＩ基板を用いる場合であれば、素子分離絶縁膜１４で仕切られた隣接して対向する半導体層１３で容量を形成するようにしても良い。また、半導体基板に設けた半導体層１３やウエル２１ａとゲート絶縁膜を挟んだ構成に限らず、半導体基板上に形成する複数層の導体層の間に絶縁膜を設けて容量を形成することもできる。

利得部２は、実施形態で示したフォロワ回路以外に、インピーダンス変換回路、レベルシフト回路、電流電圧変換回路、バッファ回路あるいは物理量変換回路など種々の回路に適用することができる。

図面中、１、３１、４１、５１は差動増幅部、２、３２、４２、４４、５２は利得部、３、３３、３４、４３、４５、５３は利得・出力部、４は位相補償コンデンサ（位相補償用容量）、５はノイズ除去コンデンサ（ノイズ除去用容量）、１１、２１は半導体基板、１２は絶縁膜、１３は半導体層、１５、２２はゲート絶縁膜、１６、２３は導体層、６１ａ、６１ｂは抵抗成分である。

Claims (6)

1. 差動入力端子に与えられる入力信号を増幅する差動増幅部（１、３１、４１、５１）と、
   前記差動回路から出力される差動増幅信号を増幅する利得部（２、３２、４２、４４、５２）と、
   前記利得回路の利得出力信号を増幅して出力信号として出力する利得・出力部（３、３３、３４、４３、４５、５３）と、
   前記利得・出力部の出力端子と入力端子との間に接続される位相補償用容量（４）と、
   前記利得・出力部の入力端子とグランド端子との間に接続されるノイズ除去用容量（５）とを備えたことを特徴とする半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置において、
   前記ノイズ除去用容量は、絶縁膜（１５、２２）の両側に形成される導電膜（１３、１６、２１ａ、２３）からなる容量により構成されていることを特徴とする半導体集積回路装置。
3. 請求項１または２に記載の半導体集積回路装置において、
   前記利得部は、フォロワ回路（２）により構成されることを特徴とする半導体集積回路装置。
4. 請求項１から３のいずれか一項に記載の半導体集積回路装置において、
   前記ノイズ除去用容量は、前記利得部の出力端子側から見た高周波帯域におけるインピーダンスに対して一桁以上小さいインピーダンスに設定されていることを特徴とする半導体集積回路装置。
5. 請求項１から４のいずれか一項に記載の半導体集積回路装置において、
   前記差動増幅部、前記利得部、前記利得・出力部は、バイポーラトランジスタにより構成されていることを特徴とする半導体集積回路装置。
6. 請求項１から４のいずれか一項に記載の半導体集積回路装置において、
   前記前記差動増幅部、前記利得部、前記利得・出力部は、ＭＯＳトランジスタにより構成されていることを特徴とする半導体集積回路装置。

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