JPH09167827A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09167827A JPH09167827A JP7325728A JP32572895A JPH09167827A JP H09167827 A JPH09167827 A JP H09167827A JP 7325728 A JP7325728 A JP 7325728A JP 32572895 A JP32572895 A JP 32572895A JP H09167827 A JPH09167827 A JP H09167827A
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- capacitor
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- H01L23/5223—Capacitor integral with wiring layers
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Abstract
(57)【要約】
【課題】誤動作を防止することができるとともに、実装
面積の増加を防ぐことができる半導体装置を提供する。 【解決手段】オペアンプ２１が形成された半導体チップ
１１上にコンデンサＣ１〜Ｃ３よりなるフィルタ部２２
を作り込み、オペアンプ２１の非反転入力端子，反転入
力端子とコンデンサＣ１〜Ｃ３とを接続することで、入
力端子とコンデンサＣ１〜Ｃ３との間の配線を短くす
る。電磁ノイズの混入を防止するコンデンサＣ１を、高
誘電体薄膜３６を電極３５と電極３８の部分３９とによ
り挟み込んで形成した。高誘電体薄膜３６は、比誘電率
が高く、コンデンサＣ１は小さな面積で大きな容量に形
成される。
面積の増加を防ぐことができる半導体装置を提供する。 【解決手段】オペアンプ２１が形成された半導体チップ
１１上にコンデンサＣ１〜Ｃ３よりなるフィルタ部２２
を作り込み、オペアンプ２１の非反転入力端子，反転入
力端子とコンデンサＣ１〜Ｃ３とを接続することで、入
力端子とコンデンサＣ１〜Ｃ３との間の配線を短くす
る。電磁ノイズの混入を防止するコンデンサＣ１を、高
誘電体薄膜３６を電極３５と電極３８の部分３９とによ
り挟み込んで形成した。高誘電体薄膜３６は、比誘電率
が高く、コンデンサＣ１は小さな面積で大きな容量に形
成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
詳しくは電磁界干渉（ＥＭＩ）による誤動作を防止する
ことができる半導体装置に関するものである。
詳しくは電磁界干渉（ＥＭＩ）による誤動作を防止する
ことができる半導体装置に関するものである。
【０００２】
【従来の技術】一般に、電子回路は、電磁界干渉（EMI:
electromagnetic interference）による電磁ノイズの混
入によって誤動作する場合がある。そのため、従来で
は、例えばオペアンプやマイコン等の入力ラインや電源
ラインにコンデンサやコイル等を接続し、オペアンプ等
に対して電磁ノイズの混入を防いで誤動作を防止するよ
うになっている。
electromagnetic interference）による電磁ノイズの混
入によって誤動作する場合がある。そのため、従来で
は、例えばオペアンプやマイコン等の入力ラインや電源
ラインにコンデンサやコイル等を接続し、オペアンプ等
に対して電磁ノイズの混入を防いで誤動作を防止するよ
うになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、この方
法では、オペアンプ等の他にコンデンサ等をプリント配
線板上に実装しなければならず、素子数が多くなるの
で、それら素子の実装面積が増加するという問題があ
る。
法では、オペアンプ等の他にコンデンサ等をプリント配
線板上に実装しなければならず、素子数が多くなるの
で、それら素子の実装面積が増加するという問題があ
る。
【０００４】また、プリント配線板にコンデンサ等を実
装する場合、そのコンデンサ等の端子とオペアンプの入
力端子との間の配線が長くなるので、その間の配線に電
磁ノイズが乗り易く、誤動作を確実に防ぐことができな
いという問題があった。
装する場合、そのコンデンサ等の端子とオペアンプの入
力端子との間の配線が長くなるので、その間の配線に電
磁ノイズが乗り易く、誤動作を確実に防ぐことができな
いという問題があった。
【０００５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、誤動作を防止すること
ができるとともに、実装面積の増加を防ぐことができる
半導体装置を提供することにある。
れたものであって、その目的は、誤動作を防止すること
ができるとともに、実装面積の増加を防ぐことができる
半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１に記載の発明は、複数の入力端子を有する
電子回路素子が形成された基材と、前記電子回路の入力
端子間に接続され、前記基材と絶縁膜を介して形成され
た素子と、前記素子を構成する一方の電極と前記基材と
の間に形成される寄生容量に対応した大きさに形成さ
れ、前記素子を構成する他方の電極に接続され、前記基
材上面に絶縁膜を介して形成された電極とを備えたこと
を要旨とする。
め、請求項１に記載の発明は、複数の入力端子を有する
電子回路素子が形成された基材と、前記電子回路の入力
端子間に接続され、前記基材と絶縁膜を介して形成され
た素子と、前記素子を構成する一方の電極と前記基材と
の間に形成される寄生容量に対応した大きさに形成さ
れ、前記素子を構成する他方の電極に接続され、前記基
材上面に絶縁膜を介して形成された電極とを備えたこと
を要旨とする。
【０００７】請求項２に記載の発明は、請求項１に記載
の半導体装置において、前記素子は、コンデンサであっ
て、前記電子回路の入力端子近傍に形成されたことを要
旨とする。
の半導体装置において、前記素子は、コンデンサであっ
て、前記電子回路の入力端子近傍に形成されたことを要
旨とする。
【０００８】請求項３に記載の発明は、請求項１に記載
の半導体装置において、前記素子は、電子回路の入力端
子に接続された電極間に高誘電体薄膜を介在させて形成
したコンデンサであって、前記電子回路の入力端子近傍
に形成されたことを要旨とする。
の半導体装置において、前記素子は、電子回路の入力端
子に接続された電極間に高誘電体薄膜を介在させて形成
したコンデンサであって、前記電子回路の入力端子近傍
に形成されたことを要旨とする。
【０００９】請求項４に記載の発明は、請求項１〜３の
うちのいずれか１項に記載の半導体装置において、前記
電子回路はオペアンプであって、前記素子は、オペアン
プの非反転入力端子と反転入力端子との間に接続され、
前記寄生容量は前記素子を構成する電極の一方と基材と
の間に形成され、前記電極は前記素子を構成する電極の
他方に接続されたことを要旨とする。
うちのいずれか１項に記載の半導体装置において、前記
電子回路はオペアンプであって、前記素子は、オペアン
プの非反転入力端子と反転入力端子との間に接続され、
前記寄生容量は前記素子を構成する電極の一方と基材と
の間に形成され、前記電極は前記素子を構成する電極の
他方に接続されたことを要旨とする。
【００１０】請求項５に記載の発明は、請求項１〜４の
うちのいずれか１項に記載の半導体装置において、前記
絶縁膜には薄膜部が形成され、前記電極は、薄膜部を覆
うようにそれぞれ形成されたことを要旨とする。
うちのいずれか１項に記載の半導体装置において、前記
絶縁膜には薄膜部が形成され、前記電極は、薄膜部を覆
うようにそれぞれ形成されたことを要旨とする。
【００１１】従って、請求項１に記載の発明によれば、
複数の入力端子を有する電子回路素子が形成された基材
と、電子回路の入力端子間に接続され、基材と絶縁膜を
介して形成された素子と、素子を構成する一方の電極と
基材との間に寄生容量が形成され、その容量に対応した
大きさの電極が基材上面に絶縁膜を介して電極が形成さ
れ、その電極と基材とにより構成されるコンデンサによ
って寄生容量による位相ずれが補償される。
複数の入力端子を有する電子回路素子が形成された基材
と、電子回路の入力端子間に接続され、基材と絶縁膜を
介して形成された素子と、素子を構成する一方の電極と
基材との間に寄生容量が形成され、その容量に対応した
大きさの電極が基材上面に絶縁膜を介して電極が形成さ
れ、その電極と基材とにより構成されるコンデンサによ
って寄生容量による位相ずれが補償される。
【００１２】請求項２に記載の発明によれば、素子は、
コンデンサであって、電子回路の入力端子近傍に形成さ
れ、そのコンデンサによってノイズの混入が防止され
る。請求項３に記載の発明によれば、素子は、電子回路
の入力端子に接続された電極間に高誘電体薄膜を介在さ
せて形成したコンデンサであって、電子回路の入力端子
近傍に形成され、そのコンデンサによってノイズの混入
が防止される。
コンデンサであって、電子回路の入力端子近傍に形成さ
れ、そのコンデンサによってノイズの混入が防止され
る。請求項３に記載の発明によれば、素子は、電子回路
の入力端子に接続された電極間に高誘電体薄膜を介在さ
せて形成したコンデンサであって、電子回路の入力端子
近傍に形成され、そのコンデンサによってノイズの混入
が防止される。
【００１３】請求項４に記載の発明によれば、電子回路
はオペアンプであって、素子は、オペアンプの非反転入
力端子と反転入力端子との間に接続され、寄生容量は素
子を構成する電極の一方と基材との間に形成され、電極
は素子を構成する電極の他方に接続される。そして、そ
の素子によってノイズの混入が防止される。
はオペアンプであって、素子は、オペアンプの非反転入
力端子と反転入力端子との間に接続され、寄生容量は素
子を構成する電極の一方と基材との間に形成され、電極
は素子を構成する電極の他方に接続される。そして、そ
の素子によってノイズの混入が防止される。
【００１４】請求項５に記載の発明によれば、絶縁膜に
は薄膜部が形成され、電極は、薄膜部を覆うようにそれ
ぞれ形成され、コンデンサが形成される。
は薄膜部が形成され、電極は、薄膜部を覆うようにそれ
ぞれ形成され、コンデンサが形成される。
【００１５】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図４に従って説明する。図４に示すよう
に、半導体チップ１１の中央部にはアクティブエリア１
２が設けられ、そのエリア１２内には電子回路が形成さ
れている。又、半導体チップ１１の周辺には、複数のパ
ッド１３が形成され、アクティブエリア１２内に形成さ
れた電子回路と図示しない配線により接続されている。
そして、パッド１３には、ワイヤ等がボンディングさ
れ、アクティブエリア１２内に形成された電子回路と半
導体チップ１１外部とを接続している。
の形態を図１〜図４に従って説明する。図４に示すよう
に、半導体チップ１１の中央部にはアクティブエリア１
２が設けられ、そのエリア１２内には電子回路が形成さ
れている。又、半導体チップ１１の周辺には、複数のパ
ッド１３が形成され、アクティブエリア１２内に形成さ
れた電子回路と図示しない配線により接続されている。
そして、パッド１３には、ワイヤ等がボンディングさ
れ、アクティブエリア１２内に形成された電子回路と半
導体チップ１１外部とを接続している。
【００１６】図３は、アクティブエリア１２内に形成さ
れた電子回路の一部回路図である。当該エリア１２内に
は、電子回路としてのオペアンプ２１及びフィルタ部２
２が形成されている。オペアンプ２１は、半導体チップ
１１に形成された複数のパッド１３の中から割り当てら
れた入出力端子１３ａ〜１３ｅに接続されている。即
ち、オペアンプ２１の非反転入力端子は入力端子となる
端子１３ａに接続され、反転入力端子は入力端子となる
端子１３ｂに接続され、出力端子は出力端子となる端子
１３ｃに接続されている。また、オペアンプ２１の高電
位側電源端子は電源端子となる端子１３ｄに接続され、
低電位側電源端子はグランドＧＮＤに接続されている。
端子１３ｄは、半導体チップ１１の外部の高電位側電源
に接続され、グランドＧＮＤは、電源端子となる端子１
３ｅを介して半導体チップ１１の外部の低電位側電源に
接続されている。
れた電子回路の一部回路図である。当該エリア１２内に
は、電子回路としてのオペアンプ２１及びフィルタ部２
２が形成されている。オペアンプ２１は、半導体チップ
１１に形成された複数のパッド１３の中から割り当てら
れた入出力端子１３ａ〜１３ｅに接続されている。即
ち、オペアンプ２１の非反転入力端子は入力端子となる
端子１３ａに接続され、反転入力端子は入力端子となる
端子１３ｂに接続され、出力端子は出力端子となる端子
１３ｃに接続されている。また、オペアンプ２１の高電
位側電源端子は電源端子となる端子１３ｄに接続され、
低電位側電源端子はグランドＧＮＤに接続されている。
端子１３ｄは、半導体チップ１１の外部の高電位側電源
に接続され、グランドＧＮＤは、電源端子となる端子１
３ｅを介して半導体チップ１１の外部の低電位側電源に
接続されている。
【００１７】また、オペアンプ２１の非反転入力端子及
び反転入力端子には、フィルタ部２２が接続されてい
る。フィルタ部２２は、オペアンプ２１の両入力端子の
近傍に形成されている。フィルタ部２２は、コンデンサ
Ｃ１〜Ｃ３により構成されている。コンデンサＣ１は、
オペアンプ２１の非反転入力端子と反転入力端子との間
に接続されている。コンデンサＣ２の一端はオペアンプ
２１の非反転入力端子に接続され、他端はグランドＧＮ
Ｄに接続されている。コンデンサＣ３の一端はオペアン
プ２１の反転入力端子に接続され、他端はグランドＧＮ
Ｄに接続されている。
び反転入力端子には、フィルタ部２２が接続されてい
る。フィルタ部２２は、オペアンプ２１の両入力端子の
近傍に形成されている。フィルタ部２２は、コンデンサ
Ｃ１〜Ｃ３により構成されている。コンデンサＣ１は、
オペアンプ２１の非反転入力端子と反転入力端子との間
に接続されている。コンデンサＣ２の一端はオペアンプ
２１の非反転入力端子に接続され、他端はグランドＧＮ
Ｄに接続されている。コンデンサＣ３の一端はオペアン
プ２１の反転入力端子に接続され、他端はグランドＧＮ
Ｄに接続されている。
【００１８】コンデンサＣ１〜Ｃ３は、オペアンプ２１
と一緒に集積化され、半導体チップ１１上に形成されて
いるとともに、オペアンプ２１の両入力端子の近傍に形
成されている。そのため、半導体チップ１１と別にコン
デンサをプリント配線板上に実装する必要がないので、
従来に比べて実装面積を小さくすることができる。ま
た、半導体チップ１１と別にコンデンサをプリント配線
板上に実装する場合に比べてコンデンサＣ１〜Ｃ３とオ
ペアンプ２１の両入力端子との間の配線を短くすること
ができる。その結果、外部からの電磁ノイズが乗り難く
なるので、誤動作を防止することができる。
と一緒に集積化され、半導体チップ１１上に形成されて
いるとともに、オペアンプ２１の両入力端子の近傍に形
成されている。そのため、半導体チップ１１と別にコン
デンサをプリント配線板上に実装する必要がないので、
従来に比べて実装面積を小さくすることができる。ま
た、半導体チップ１１と別にコンデンサをプリント配線
板上に実装する場合に比べてコンデンサＣ１〜Ｃ３とオ
ペアンプ２１の両入力端子との間の配線を短くすること
ができる。その結果、外部からの電磁ノイズが乗り難く
なるので、誤動作を防止することができる。
【００１９】図１は、半導体チップ１１の一部平面図で
あってフィルタ部２２を示し、図２はフィルタ部２２の
断面図である。基材３１は、単結晶シリコンよりなり、
アクティブエリア１２の所定位置にオペアンプ２１（図
示略）が形成されている。基材３１は、グランドＧＮＤ
に接続されている。その基材３１の上面には、絶縁膜３
２が形成されている。
あってフィルタ部２２を示し、図２はフィルタ部２２の
断面図である。基材３１は、単結晶シリコンよりなり、
アクティブエリア１２の所定位置にオペアンプ２１（図
示略）が形成されている。基材３１は、グランドＧＮＤ
に接続されている。その基材３１の上面には、絶縁膜３
２が形成されている。
【００２０】絶縁膜３２は酸化シリコン（ＳｉＯ2 ）膜
よりなり、熱酸化等の方法により形成されている。その
絶縁膜３２には、所定領域に正方形状の薄膜部３３，３
４が形成されている。薄膜部３３，３４は、それぞれ膜
厚及び面積が同じに形成されている。これらの薄膜部３
３，３４の形成方法としては、例えば絶縁膜３２の所定
領域をエッチングにより除去した後、熱酸化によって所
望の膜厚に形成される。
よりなり、熱酸化等の方法により形成されている。その
絶縁膜３２には、所定領域に正方形状の薄膜部３３，３
４が形成されている。薄膜部３３，３４は、それぞれ膜
厚及び面積が同じに形成されている。これらの薄膜部３
３，３４の形成方法としては、例えば絶縁膜３２の所定
領域をエッチングにより除去した後、熱酸化によって所
望の膜厚に形成される。
【００２１】絶縁膜３２の上面には、薄膜部３３を覆う
ように電極３５が形成されている。電極３５は、チタン
（Ｔｉ），白金（Ｐｔ）よりなり、スパッタリング、Ｅ
Ｂ蒸着等の方法により形成されている。そして、電極３
５は、基材３１と薄膜部３３を挟んで形成されている。
薄膜部３３は、その周囲の絶縁膜３２に比べて薄く形成
されているので、所定の比誘電率を有する誘電体とな
る。従って、電極３５、薄膜部３３、及び基材３１とか
らコンデンサＣ３が形成される。
ように電極３５が形成されている。電極３５は、チタン
（Ｔｉ），白金（Ｐｔ）よりなり、スパッタリング、Ｅ
Ｂ蒸着等の方法により形成されている。そして、電極３
５は、基材３１と薄膜部３３を挟んで形成されている。
薄膜部３３は、その周囲の絶縁膜３２に比べて薄く形成
されているので、所定の比誘電率を有する誘電体とな
る。従って、電極３５、薄膜部３３、及び基材３１とか
らコンデンサＣ３が形成される。
【００２２】電極３５には、配線パターン３５ａ，３５
ｂが延出されている。配線パターン３５ａは、入力端子
１３ｂに接続され、配線パターン３５ｂは、オペアンプ
２１の反転入力端子に接続されている。
ｂが延出されている。配線パターン３５ａは、入力端子
１３ｂに接続され、配線パターン３５ｂは、オペアンプ
２１の反転入力端子に接続されている。
【００２３】電極３５の上面には、高誘電体薄膜３６が
形成されている。高誘電体薄膜３６は、ＢＳＴ（ＢａＴ
ｉＯ3 ＋ＳｒＴｉＯ3 ）よりなり、スパッタリングや、
ゾルゲル材をスピンコートした後に乾燥，焼成し、図示
しないフォトレジストを用いてドライエッチングするこ
とにより形成される。
形成されている。高誘電体薄膜３６は、ＢＳＴ（ＢａＴ
ｉＯ3 ＋ＳｒＴｉＯ3 ）よりなり、スパッタリングや、
ゾルゲル材をスピンコートした後に乾燥，焼成し、図示
しないフォトレジストを用いてドライエッチングするこ
とにより形成される。
【００２４】また、基材３１の上方には、層間絶縁膜３
７が形成されている。層間絶縁膜３７は、窒化膜（Ｓｉ
Ｎ）よりなり、ＣＶＤ等の方法により形成されている。
その層間絶縁膜３７には、正方形状の開口部３７ａ，３
７ｂが所定領域に形成されている。そして、開口部３７
ａによって高誘電体薄膜３６の上面が、開口部３７ｂに
よって薄膜部３４の上面が露出されている。
７が形成されている。層間絶縁膜３７は、窒化膜（Ｓｉ
Ｎ）よりなり、ＣＶＤ等の方法により形成されている。
その層間絶縁膜３７には、正方形状の開口部３７ａ，３
７ｂが所定領域に形成されている。そして、開口部３７
ａによって高誘電体薄膜３６の上面が、開口部３７ｂに
よって薄膜部３４の上面が露出されている。
【００２５】層間絶縁膜３７の上面には電極３８が形成
されている。電極３８は、アルミニウム（Ａｌ）よりな
り、高誘電体薄膜３６の上面を覆う部分の電極３９、及
び、薄膜部３４の上面を覆う部分の電極４０により構成
されている。即ち、下層の電極３５と、上層の電極３８
のうち高誘電体薄膜３６を覆う電極３９は、高誘電体薄
膜３６を挟んで形成されている。高誘電体薄膜３６は、
高い比誘電率を有している。従って、電極３５、高誘電
体薄膜３６、及び、電極３９とで、コンデンサＣ１が形
成されている。
されている。電極３８は、アルミニウム（Ａｌ）よりな
り、高誘電体薄膜３６の上面を覆う部分の電極３９、及
び、薄膜部３４の上面を覆う部分の電極４０により構成
されている。即ち、下層の電極３５と、上層の電極３８
のうち高誘電体薄膜３６を覆う電極３９は、高誘電体薄
膜３６を挟んで形成されている。高誘電体薄膜３６は、
高い比誘電率を有している。従って、電極３５、高誘電
体薄膜３６、及び、電極３９とで、コンデンサＣ１が形
成されている。
【００２６】高誘電体薄膜３６は、その比誘電率が数百
から数千と高い。そのため、コンデンサＣ１は、小さな
面積で大きな容量に形成することができる。そのため、
半導体チップ１１にフィルタ部２２を作り込むことによ
る半導体チップ１１の面積の増加を抑えることができ
る。
から数千と高い。そのため、コンデンサＣ１は、小さな
面積で大きな容量に形成することができる。そのため、
半導体チップ１１にフィルタ部２２を作り込むことによ
る半導体チップ１１の面積の増加を抑えることができ
る。
【００２７】また、上層の電極３８のうち薄膜部３４を
覆う電極４０と、基材３１は、薄膜部３４を挟んで形成
されている。薄膜部３４は、周囲の絶縁膜３２に比べて
薄く形成されているので、所定の比誘電率を有する誘電
体となる。従って、電極４０、薄膜部３４、及び、基材
３１により、コンデンサＣ２が形成されている。
覆う電極４０と、基材３１は、薄膜部３４を挟んで形成
されている。薄膜部３４は、周囲の絶縁膜３２に比べて
薄く形成されているので、所定の比誘電率を有する誘電
体となる。従って、電極４０、薄膜部３４、及び、基材
３１により、コンデンサＣ２が形成されている。
【００２８】電極３８には、配線パターン３８ａ，３８
ｂが延出されている。配線パターン３８ａは、入力端子
１３ａに接続され、配線パターン３８ｂは、オペアンプ
２１の非反転入力端子に接続されている。
ｂが延出されている。配線パターン３８ａは、入力端子
１３ａに接続され、配線パターン３８ｂは、オペアンプ
２１の非反転入力端子に接続されている。
【００２９】更に、基材３１には、上面全体を覆うよう
に絶縁性保護膜となるパッシベーション膜４１が形成さ
れている。パッシベーション膜４１は、窒化膜（Ｓｉ
Ｎ）よりなり、ＣＶＤ等の方法により形成されている。
そして、基材３１を所定の大きさにダイシングすること
によって半導体チップ１１が形成される。
に絶縁性保護膜となるパッシベーション膜４１が形成さ
れている。パッシベーション膜４１は、窒化膜（Ｓｉ
Ｎ）よりなり、ＣＶＤ等の方法により形成されている。
そして、基材３１を所定の大きさにダイシングすること
によって半導体チップ１１が形成される。
【００３０】ところで、コンデンサＣ２は、オペアンプ
２１に入力される信号の位相を補償するために利用され
る。即ち、オペアンプ２１に入力される信号に対するフ
ィルタとしては、高誘電体薄膜３６を用いたコンデンサ
Ｃ１が有効である。しかしながら、コンデンサＣ１を形
成すると、そのコンデンサＣ１を形成する電極３５、基
材３１、及び、電極３５と基材３１とに挟まれた絶縁膜
３２により寄生コンデンサ（コンデンサＣ３）が形成さ
れる。この寄生コンデンサは、オペアンプ２１の一方の
入力端子に入力される信号の位相ズレを発生させる。す
ると、オペアンプ２１は、その位相ズレによって誤動作
を起こす場合がある。
２１に入力される信号の位相を補償するために利用され
る。即ち、オペアンプ２１に入力される信号に対するフ
ィルタとしては、高誘電体薄膜３６を用いたコンデンサ
Ｃ１が有効である。しかしながら、コンデンサＣ１を形
成すると、そのコンデンサＣ１を形成する電極３５、基
材３１、及び、電極３５と基材３１とに挟まれた絶縁膜
３２により寄生コンデンサ（コンデンサＣ３）が形成さ
れる。この寄生コンデンサは、オペアンプ２１の一方の
入力端子に入力される信号の位相ズレを発生させる。す
ると、オペアンプ２１は、その位相ズレによって誤動作
を起こす場合がある。
【００３１】そのため、電極３５と同じ大きさの電極４
０をオペアンプ２１の他方の入力端子に形成し、その電
極４０と基材３１、及び、電極４０と基材３１とに挟ま
れた絶縁膜３２（薄膜部３４）によりコンデンサを形成
することで信号の位相ズレを補償する。その結果、オペ
アンプ２１の誤動作が防止される。
０をオペアンプ２１の他方の入力端子に形成し、その電
極４０と基材３１、及び、電極４０と基材３１とに挟ま
れた絶縁膜３２（薄膜部３４）によりコンデンサを形成
することで信号の位相ズレを補償する。その結果、オペ
アンプ２１の誤動作が防止される。
【００３２】尚、電極３５と基材３１との間、電極４０
と基材３１との間にそれぞれ薄膜部３３，３４を形成す
るのは、コンデンサＣ２，Ｃ３の容量を一致させ易くす
るためである。即ち、絶縁層３２の上面に電極３５，３
８を形成した場合、コンデンサＣ１とコンデンサＣ２と
の間の電極３８の部分３８ｃにより、電極３５の面積と
電極４０の面積とは同じにならない。その結果、コンデ
ンサＣ２を構成する電極４０の面積とコンデンサＣ３を
構成する電極３５の面積が一致しない、即ち、コンデン
サＣ２，Ｃ３の容量が一致しないので、オペアンプ２１
に入力される信号の位相ズレを補償することができな
い。
と基材３１との間にそれぞれ薄膜部３３，３４を形成す
るのは、コンデンサＣ２，Ｃ３の容量を一致させ易くす
るためである。即ち、絶縁層３２の上面に電極３５，３
８を形成した場合、コンデンサＣ１とコンデンサＣ２と
の間の電極３８の部分３８ｃにより、電極３５の面積と
電極４０の面積とは同じにならない。その結果、コンデ
ンサＣ２を構成する電極４０の面積とコンデンサＣ３を
構成する電極３５の面積が一致しない、即ち、コンデン
サＣ２，Ｃ３の容量が一致しないので、オペアンプ２１
に入力される信号の位相ズレを補償することができな
い。
【００３３】しかしながら、絶縁膜３２に薄膜部３３，
３４を形成することで、その薄膜部３３，３４の面積に
より形成されるコンデンサＣ２，Ｃ３の容量が支配的と
なる。その結果、コンデンサＣ２，Ｃ３の容量を一致さ
せることができ、オペアンプ２１に入力される信号の位
相ズレを補償することができる。
３４を形成することで、その薄膜部３３，３４の面積に
より形成されるコンデンサＣ２，Ｃ３の容量が支配的と
なる。その結果、コンデンサＣ２，Ｃ３の容量を一致さ
せることができ、オペアンプ２１に入力される信号の位
相ズレを補償することができる。
【００３４】上記したように、本実施の形態によれば、
以下の効果を奏する。 （１）オペアンプ２１が形成された半導体チップ１１上
にコンデンサＣ１〜Ｃ３よりなるフィルタ部２２を作り
込み、オペアンプ２１の非反転入力端子，反転入力端子
とコンデンサＣ１〜Ｃ３とを接続することで、入力端子
とコンデンサＣ１〜Ｃ３との間の配線を短くすることが
できる。その結果、オペアンプ２１に入力される信号に
対して電磁ノイズが混入し難くなり、オペアンプ２１の
誤動作を防止することができる。
以下の効果を奏する。 （１）オペアンプ２１が形成された半導体チップ１１上
にコンデンサＣ１〜Ｃ３よりなるフィルタ部２２を作り
込み、オペアンプ２１の非反転入力端子，反転入力端子
とコンデンサＣ１〜Ｃ３とを接続することで、入力端子
とコンデンサＣ１〜Ｃ３との間の配線を短くすることが
できる。その結果、オペアンプ２１に入力される信号に
対して電磁ノイズが混入し難くなり、オペアンプ２１の
誤動作を防止することができる。
【００３５】（２）高誘電体薄膜３６よりなるコンデン
サＣ１を構成する電極３５と、基材３１との間で形成さ
れる寄生コンデンサとなるコンデンサＣ３に対して、そ
のコンデンサＣ３と同じ面積の電極４０を形成してコン
デンサＣ２を形成した。その結果、両コンデンサＣ２，
Ｃ３の容量を一致させることができ、位相ズレを補償す
ることができ、誤動作を防止することができる。
サＣ１を構成する電極３５と、基材３１との間で形成さ
れる寄生コンデンサとなるコンデンサＣ３に対して、そ
のコンデンサＣ３と同じ面積の電極４０を形成してコン
デンサＣ２を形成した。その結果、両コンデンサＣ２，
Ｃ３の容量を一致させることができ、位相ズレを補償す
ることができ、誤動作を防止することができる。
【００３６】（３）電磁ノイズの混入を防止するコンデ
ンサＣ１を、高誘電体薄膜３６を電極３５と電極３９と
により挟み込んで形成した。高誘電体薄膜３６は、比誘
電率が高いので、コンデンサＣ１を小さな面積で大きな
容量に形成することができる。その結果、半導体チップ
１１にフィルタ部２２を作り込むことによる半導体チッ
プ１１の面積の増加を抑えることができる。
ンサＣ１を、高誘電体薄膜３６を電極３５と電極３９と
により挟み込んで形成した。高誘電体薄膜３６は、比誘
電率が高いので、コンデンサＣ１を小さな面積で大きな
容量に形成することができる。その結果、半導体チップ
１１にフィルタ部２２を作り込むことによる半導体チッ
プ１１の面積の増加を抑えることができる。
【００３７】尚、本発明は以下のように変更してもよ
く、その場合にも同様の作用及び効果が得られる。 （１）上記実施の形態では、電子回路としてオペアンプ
２１に具体化したが、電子回路としてマイコンやコンパ
レータ等に具体化して実施してもよい。また、電子回路
としては、種々の素子を用いた構成の回路（例えば発信
回路、受信回路等）に具体化して実施してもよい。
く、その場合にも同様の作用及び効果が得られる。 （１）上記実施の形態では、電子回路としてオペアンプ
２１に具体化したが、電子回路としてマイコンやコンパ
レータ等に具体化して実施してもよい。また、電子回路
としては、種々の素子を用いた構成の回路（例えば発信
回路、受信回路等）に具体化して実施してもよい。
【００３８】（２）上記実施の形態では、高誘電体薄膜
３６としてＢＳＴを用いたが、ＢＳＴに代えてＳＢＴ
（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），ＳＴＯ（ＳｒＴｉＯ3 ），
ＢＴＯ（ＢａＴｉＯ3 ）等の高誘電体を用いて実施して
もよい。また、ＰＺＴ（ＰｂＺｒＴｉＯ3 ），ＰＬＺＴ
等の強誘電体を用いて実施してもよい。更には、Ｔａ2
Ｏ5 薄膜を用いて実施してもよい。
３６としてＢＳＴを用いたが、ＢＳＴに代えてＳＢＴ
（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），ＳＴＯ（ＳｒＴｉＯ3 ），
ＢＴＯ（ＢａＴｉＯ3 ）等の高誘電体を用いて実施して
もよい。また、ＰＺＴ（ＰｂＺｒＴｉＯ3 ），ＰＬＺＴ
等の強誘電体を用いて実施してもよい。更には、Ｔａ2
Ｏ5 薄膜を用いて実施してもよい。
【００３９】（３）上記実施の形態では、層間絶縁膜３
７として窒化シリコン（ＳｉＮ）を用いたが、ＳｉＮに
代えて二酸化シリコン（ＳｉＯ2 ）等を用いて実施して
もよい。
７として窒化シリコン（ＳｉＮ）を用いたが、ＳｉＮに
代えて二酸化シリコン（ＳｉＯ2 ）等を用いて実施して
もよい。
【００４０】（４）上記実施の形態では、電極３５をチ
タン，白金により形成したが、白金に代えて二酸化ルテ
ニウム（ＲｕＯ2 ）や、酸化チタン（ＴｉＯ2 ）等を用
いて実施してもよい。電極にＲｕＯ2 を用いた場合、Ｔ
ｉＯ2 よりＢＳＴの結晶性が良くなる。
タン，白金により形成したが、白金に代えて二酸化ルテ
ニウム（ＲｕＯ2 ）や、酸化チタン（ＴｉＯ2 ）等を用
いて実施してもよい。電極にＲｕＯ2 を用いた場合、Ｔ
ｉＯ2 よりＢＳＴの結晶性が良くなる。
【００４１】尚、この明細書において、発明の構成に係
る手段及び部材は、以下のように定義されるものとす
る。高誘電体とは、比誘電率が高い材料のことをいい、
電界を加えなくても自発的に分極が発生している材料で
ある強誘電体をも含む。高誘電体としては、ＢＳＴ（Ｂ
ａＴｉＯ3 ＋ＳｒＴｉＯ3 ），ＳＢＴ（ＳｒＢｉ2 Ｔａ
2 Ｏ9 ），ＳＴＯ（ＳｒＴｉＯ3 ），ＢＴＯ（ＢａＴｉ
Ｏ3 ）等がある。また、強誘電体としては、ＰＺＴ（Ｐ
ｂＺｒＴｉＯ3 ），ＰＬＺＴ等がある。強誘電体は高誘
電体である。
る手段及び部材は、以下のように定義されるものとす
る。高誘電体とは、比誘電率が高い材料のことをいい、
電界を加えなくても自発的に分極が発生している材料で
ある強誘電体をも含む。高誘電体としては、ＢＳＴ（Ｂ
ａＴｉＯ3 ＋ＳｒＴｉＯ3 ），ＳＢＴ（ＳｒＢｉ2 Ｔａ
2 Ｏ9 ），ＳＴＯ（ＳｒＴｉＯ3 ），ＢＴＯ（ＢａＴｉ
Ｏ3 ）等がある。また、強誘電体としては、ＰＺＴ（Ｐ
ｂＺｒＴｉＯ3 ），ＰＬＺＴ等がある。強誘電体は高誘
電体である。
【００４２】
【発明の効果】以上詳述したように本発明によれば、誤
動作を防止するとともに、実装面積の増加を防ぐことが
可能な半導体装置を提供することができる。
動作を防止するとともに、実装面積の増加を防ぐことが
可能な半導体装置を提供することができる。
【図１】 一実施の形態の半導体装置の一部平面図。
【図２】 一実施の形態の半導体装置の一部断面図。
【図３】 一実施の形態の半導体装置の回路図。
【図４】 一実施の形態の半導体装置の平面図。
１１…半導体チップ、２１…電子回路としてのオペアン
プ、３１…基材、３２…絶縁膜、３３，３４…薄膜部、
３５…電極、３６…高誘電体薄膜、３８…電極、３９，
４０…電極、Ｃ１…素子としてのコンデンサ、Ｃ２…コ
ンデンサ、Ｃ３…寄生容量としてのコンデンサ。
プ、３１…基材、３２…絶縁膜、３３，３４…薄膜部、
３５…電極、３６…高誘電体薄膜、３８…電極、３９，
４０…電極、Ｃ１…素子としてのコンデンサ、Ｃ２…コ
ンデンサ、Ｃ３…寄生容量としてのコンデンサ。
Claims (5)
- 【請求項１】 複数の入力端子を有する電子回路（２
１）が形成された基材（３１）と、 前記電子回路（２１）の入力端子間に接続され、前記基
材（３１）と絶縁膜を介して形成された素子（Ｃ１）
と、 前記素子（Ｃ１）を構成する一方の電極（３５）と前記
基材（３１）との間に形成される寄生容量（Ｃ３）に対
応した大きさに形成され、前記素子（Ｃ１）を構成する
他方の電極（３９）に接続され、前記基材（３１）上面
に絶縁膜を介して形成された電極（４０）とを備えた半
導体装置。 - 【請求項２】 前記素子（Ｃ１）は、コンデンサであっ
て、前記電子回路（２１）の入力端子近傍に形成された
請求項１に記載の半導体装置。 - 【請求項３】 前記素子（Ｃ１）は、電子回路（２１）
の入力端子に接続された電極（３５，３９）間に高誘電
体薄膜（３６）を介在させて形成したコンデンサであっ
て、前記電子回路（２１）の入力端子近傍に形成された
請求項１に記載の半導体装置。 - 【請求項４】 前記電子回路（２１）はオペアンプであ
って、前記素子（Ｃ１）は、オペアンプの非反転入力端
子と反転入力端子との間に接続され、前記寄生容量（Ｃ
３）は前記素子（Ｃ１）を構成する一方の電極（３５）
と基材（３１）との間に形成され、前記電極（４０）は
前記素子（Ｃ１）を構成する他方の電極（３９）に接続
された請求項１〜３のうちのいずれか１項に記載の半導
体装置。 - 【請求項５】 前記絶縁膜には薄膜部（３３，３４）が
形成され、前記電極（３５，４０）は、薄膜部（３３，
３４）を覆うようにそれぞれ形成された請求項１〜４の
うちのいずれか１項に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7325728A JPH09167827A (ja) | 1995-12-14 | 1995-12-14 | 半導体装置 |
| DE19651554A DE19651554C2 (de) | 1995-12-14 | 1996-12-11 | Halbleiterbauelement, das gegen elektromagnetische Störungen geschützt ist |
| US08/766,429 US5914526A (en) | 1995-12-14 | 1996-12-12 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7325728A JPH09167827A (ja) | 1995-12-14 | 1995-12-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167827A true JPH09167827A (ja) | 1997-06-24 |
Family
ID=18180021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7325728A Pending JPH09167827A (ja) | 1995-12-14 | 1995-12-14 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5914526A (ja) |
| JP (1) | JPH09167827A (ja) |
| DE (1) | DE19651554C2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323452B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 전자기효과 방지회로 |
| US6559718B2 (en) | 2000-02-18 | 2003-05-06 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2014212475A (ja) * | 2013-04-19 | 2014-11-13 | 株式会社デンソー | 半導体集積回路装置 |
| CN110176791A (zh) * | 2018-02-21 | 2019-08-27 | 株式会社自动网络技术研究所 | 供电控制装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8319313B1 (en) * | 2004-10-26 | 2012-11-27 | Marvell Israel (M.I.S.L) Ltd. | Circuits, systems, and methods for reducing effects of cross talk in I/O lines and wire bonds |
| EP2061278A1 (de) * | 2007-11-13 | 2009-05-20 | Siemens Medical Instruments Pte. Ltd. | Hörvorrichtungschip mit separater EMV-Masse und entsprechende Hörvorrichtung |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151775A (en) * | 1991-10-07 | 1992-09-29 | Tektronix, Inc. | Integrated circuit device having improved substrate capacitance isolation |
| US5479044A (en) * | 1993-06-25 | 1995-12-26 | Nec Corporation | Semiconductor circuit device capable of reducing influence of a parasitic capacitor |
| TW291595B (ja) * | 1995-05-30 | 1996-11-21 | At & T Corp |
-
1995
- 1995-12-14 JP JP7325728A patent/JPH09167827A/ja active Pending
-
1996
- 1996-12-11 DE DE19651554A patent/DE19651554C2/de not_active Expired - Fee Related
- 1996-12-12 US US08/766,429 patent/US5914526A/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323452B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 전자기효과 방지회로 |
| US6559718B2 (en) | 2000-02-18 | 2003-05-06 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2014212475A (ja) * | 2013-04-19 | 2014-11-13 | 株式会社デンソー | 半導体集積回路装置 |
| CN110176791A (zh) * | 2018-02-21 | 2019-08-27 | 株式会社自动网络技术研究所 | 供电控制装置 |
| JP2019146385A (ja) * | 2018-02-21 | 2019-08-29 | 株式会社オートネットワーク技術研究所 | 給電制御装置 |
| JP2021184696A (ja) * | 2018-02-21 | 2021-12-02 | 株式会社オートネットワーク技術研究所 | 給電制御装置 |
| CN110176791B (zh) * | 2018-02-21 | 2023-03-21 | 株式会社自动网络技术研究所 | 供电控制装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19651554C2 (de) | 1998-12-24 |
| US5914526A (en) | 1999-06-22 |
| DE19651554A1 (de) | 1997-06-19 |
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