JP5339484B2 - 半導体装置およびバイパスキャパシタモジュール - Google Patents

半導体装置およびバイパスキャパシタモジュール Download PDF

Info

Publication number
JP5339484B2
JP5339484B2 JP2011262274A JP2011262274A JP5339484B2 JP 5339484 B2 JP5339484 B2 JP 5339484B2 JP 2011262274 A JP2011262274 A JP 2011262274A JP 2011262274 A JP2011262274 A JP 2011262274A JP 5339484 B2 JP5339484 B2 JP 5339484B2
Authority
JP
Japan
Prior art keywords
layer
bypass capacitor
power supply
substrate
dielectric constant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011262274A
Other languages
English (en)
Other versions
JP2012064969A (ja
Inventor
成聖 小山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Liquid Design Systems Inc
Original Assignee
Liquid Design Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Liquid Design Systems Inc filed Critical Liquid Design Systems Inc
Priority to JP2011262274A priority Critical patent/JP5339484B2/ja
Publication of JP2012064969A publication Critical patent/JP2012064969A/ja
Application granted granted Critical
Publication of JP5339484B2 publication Critical patent/JP5339484B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置およびバイパスキャパシタモジュールに関し、詳細には、低周波数動作から高周波数動作に亘って、低コストな構成で半導体素子を低インピーダンス駆動することが可能な半導体装置およびバイパスキャパシタモジュールに関する。
ＩＣ（半導体集積回路）を基板にパッケージングする際に、ＩＣの上または隣接させてキャパシタ（コンデンサ）が実装される。このキャパシタは、ＩＣ内部で発生したノイズが誤動作を引き起こすのを防ぐためのものであり、バイパスキャパシタと呼ばれている（例えば、特許文献１参照）。
図９は、ＩＣにバイパスキャパシタを隣接させて実装した構成を説明するための図である。図９に示すように、ＩＣ３００、３０１を基板（有機ＰＣＢ）４００に組み付けて使用する際に、基板４００にバイパスキャパシタ４０１をワイヤボンディングにより外付けして、ＩＣ３００、３０１に供給される電源電圧変動を抑えている。
図１０は、ＩＣ上にバイパスキャパシタを実装した構成を説明するための図である。図１０に示すように、ＩＣ５００を基板（有機ＰＣＢ）６００に組み付けて使用する際に、ＩＣ５００の上にバイパスキャパシタ５０１をワイヤボンディングにより外付けして、ＩＣ５００に供給される電源電圧変動を抑えている。
特開平２−２０２０５１号公報
しかしながら、上記方法では、ワイヤボンディングのインダクタンス成分によって、高周波数での動作に限界があり、また、それを補うために大きなキャパシタ容量を実装する必要があるため、高コストになるとともにそのサイズが大きくなるという問題がある。
本発明は、上記に鑑みてなされたものであって、低周波数動作から高周波数動作に亘って、低コストで半導体素子を低インピーダンス駆動することが可能な半導体装置およびバイパスキャパシタモジュールを提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、半導体素子が形成された基板の一方の面側に、前記半導体素子に電源を供給するための電源層およびグランド層と、当該電源層およびグランド層間に狭持された高誘電率層とで構成されるバイパスキャパシタを形成したことを特徴とする。
また、本発明の好ましい態様によれば、前記バイパスキャパシタは、前記基板の半導体素子の形成面側に形成されることが望ましい。
また、本発明の好ましい態様によれば、前記電源層は回路ブロック毎に分離して形成されることが望ましい。即ち、本発明の態様によれば、基板に形成された半導体素子に接続して使用されるバイパスキャパシタモジュールであって、前記バイパスキャパシタモジュールは、電源層と、グランド層と、前記電源層およびグランド層間に狭持された高誘電率層からなるバイパスキャパシタシートによって構成され、前記グランド層は、前記高誘電率層及び前記電源層を介して延び、前記グランド層に電気的に接続されたパッドを通して前記電源層から突出したハンダボールに接続され、前記電源層は、当該電源層表面から突出するように設けられた半田ボールに電気的に接続され、前記バイパスキャパシタシートが前記基板に取り付けられた場合、前記グランド層は前記電源層及び前記高誘電率層を覆うように設けられていると共に前記基板全面を覆うように設けられ、且つ、前記グランド層が最上部に位置付けられたバイパスキャパシタモジュールを有する半導体装置が得られる。
また、本発明の好ましい態様によれば、前記半導体素子は、ＰチャネルＭＯＳトランジスタであり、そのソース電極が前記電源層に接続されており、そのドレイン電極が前記グランド層に接続されることが望ましい。
また、本発明の好ましい態様によれば、前記半導体素子は、ＮチャネルＭＯＳトランジスタであり、そのドレイン電極が前記電源層に接続されており、そのソース電極が前記グランド層に接続されることが望ましい。
また、本発明の好ましい態様によれば、前記半導体素子は、ＣＭＯＳトランジスタであり、そのＰチャネルＭＯＳトランジスタのソース電極が前記電源層に接続されており、そのＮチャネルＭＯＳトランジスタのソース電極が前記グランド層に接続されることが望ましい。
また、本発明の好ましい態様によれば、前記半導体素子は、ダイオードであり、そのアノード電極またはカソード電極が前記電源層に接続され、そのカソード電極またはアノード電極が前記グランド層に接続されることが望ましい。
また、本発明の好ましい態様によれば、前記バイバスキャパシタはモジュール構成されることが望ましい。
また、本発明の好ましい態様によれば、前記バイパスキャパシタの前記電源層およびグランド層と前記基板とは、ボンディングワイヤまたは半田ボールで接続されることが望ましい。
上記した課題を解決して、本発明の目的を達成するために、本発明は、基板に形成された半導体素子に電源を供給するための電源層およびグランド層と、前記電源層およびグランド層間に狭持された高誘電率層と、を備えたことを特徴とする。
また、本発明の好ましい態様によれば、前記バイバスキャパシタモジュールは、シート構造を呈することが望ましい。
また、本発明の好ましい態様によれば、前記電源層およびグランド層は、前記基板に半田ボールで接続されることが望ましい。
本発明の態様によれば、基板に形成された半導体素子に接続して使用されるバイパスキャパシタモジュールであって、電源層と、グランド層と、前記電源層およびグランド層間に狭持された高誘電率層、前記電源層の一表面上に設けられたパッド又は半田ボールと、前記グランド層にパッドにより電気的に接続されると共に前記電源層に対して電気的に絶縁され、前記電源層及び前記高誘電率層を通して、前記電源層の前記一表面上に取り出されたボンディングワイヤ又は半田ボールを有していることを特徴とするバイパスキャパシタモジュールが得られる。
本発明によれば、半導体素子が形成された基板の一方の面側に、半導体素子に電源を供給するための電源層およびグランド層と、当該電源層およびグランド層間に狭持された高誘電率層とで構成されるバイパスキャパシタを形成したので、低周波数動作から高周波数動作に亘って、低コストで半導体素子を低インピーダンス駆動することが可能な半導体装置およびバイパスキャパシタモジュールを提供することが可能になるという効果を奏する。
参考例１に係る半導体装置の要部断面構成を示す図である。 図１−１の半導体装置の等価回路を示す図である。 高誘電率材料とその被誘電率を示す図である。 参考例１に係る半導体装置の製造工程の概略を説明するための図である（その１）。 参考例１に係る半導体装置の製造工程の概略を説明するための図である（その２）。 参考例１に係る半導体装置の製造工程の概略を説明するための図である（その３）。 参考例１に係る半導体装置の製造工程の概略を説明するための図である（その４）。 参考例１に係る半導体装置の製造工程の概略を説明するための図である（その５）。 参考例１に係る半導体装置の製造工程の概略を説明するための図である（その６）。 参考例２に係る半導体装置の要部断面構成を示す図である。 参考例２に係る半導体装置の製造工程の概略を説明するための図である（その１）。 参考例２に係る半導体装置の製造工程の概略を説明するための図である（その２）。 参考例２に係る半導体装置の製造工程の概略を説明するための図である（その３）。 参考例２に係る半導体装置の製造工程の概略を説明するための図である（その４）。 参考例２に係る半導体装置の製造工程の概略を説明するための図である（その５）。 参考例３に係る半導体装置の要部断面構成を示す図である。 実施例１に係るバイパスキャパシタシートの概略断面構成を示す図である。 実施例１に係るバイパスキャパシタシートをＳｉ基板に搭載した場合の概略平面構成を示す図である。 実施例１に係るバイパスキャパシタシートをＳｉ基板に搭載した場合の概略断面構成を示す図である。 実施例２に係るバイパスキャパシタシートの概略断面構成を示す図である。 実施例２に係るバイパスキャパシタシートをＳｉ基板に搭載した場合の概略断面構成を示す図である。 ＩＣにバイパスキャパシタを隣接させて実装した構成を説明するための図である。 ＩＣ上にバイパスキャパシタを実装した構成を説明するための図である。
以下に、この発明の参考例及び実施例につき図面を参照しつつ詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
参考例１
図１〜図３を参照して参考例１に係る半導体装置を説明する。図１−１は参考例１に係る半導体装置の要部断面構成を示す図である。参考例１に係る半導体装置では、半導体素子として、ＣＭＯＳトランジスタおよびダイオードを基板に搭載した場合について説明する。
図１−１において、低濃度のＮ型不純物がドープされたＳｉ基板１０には、ＰチャネルＭＯＳトランジスタＰＴｒおよびＮチャネルＭＯＳトランジスタＮＴｒが集積されたＣＭＯＳトランジスタと、ダイオードＤｉとが形成されている。
ＰチャネルＭＯＳトランジスタＰＴｒは、高濃度Ｐ型不純物が拡散されて形成されたソース領域Ｓ１およびドレイン領域Ｄ１と、ソース電極ＳＥ１、ドレイン電極ＤＥ１、ゲート電極ＧＥ１等で構成されている。
ＮチャネルＭＯＳトランジスタＮＴｒは、ＮチャネルＭＯＳトランジスタ形成用のＰ型ウェルＷ２と、Ｐ型ウェルＷ２に高濃度Ｎ型不純物が拡散されて形成されたソース領域Ｓ２およびドレイン領域Ｄ２、ソース電極ＳＥ２、ドレイン電極ＤＥ２、ゲート電極ＧＥ２等で構成されている。
ＰチャネルＭＯＳトランジスタＰＴｒとＮチャネルＭＯＳトランジスタＰＴｒとは、両ゲート電極ＧＥ１、ＧＥ２が配線２１ｅで接続され、また、両ドレイン電極ＤＥ１、ＤＥ２が配線２１ｆで接続されて、ＣＭＯＳトランジスタを構成している。
ダイオードＤｉは、ダイオード形成用のＰ型ウェルＷ１、Ｐ型ウェルＷ１に高濃度Ｎ型不純物が拡散されて形成されたＮ型領域Ｃ１、アノード電極ＡＥ、カソード電極ＣＥ等で構成されている。
Ｓｉ基板１０上には、ＳｉＯ2からなる絶縁層（配線層）２０が形成されている。この絶縁層２０には、コンタクトホールや各種配線が形成されており、Ｖｃｃ電源層３０とアノード電極ＡＥを接続する配線２１ａ、ＧＮＤ層３０とカソード電極ＣＥを接続する配線２１ｂ、Ｖｃｃ電源層３０とソース電極ＳＥ１を接続する配線２１ｃ、ＧＮＤ層５０とソース電極ＳＥ２を接続する配線２１ｄ等が形成されている。
絶縁層２０の上には、ＰチャネルＭＯＳトランジスタＰＴｒのソース電極ＳＥ１やダイオードＤｉのアノード電極ＡＥにバイアス電圧Ｖｃｃを供給するためのＶｃｃ電源層３０が形成されている。Ｖｃｃ電源層３０の上には高誘電率層４０が形成されている。この高誘電率層４０の上には、ＮチャネルＭＯＳトランジスタＮＴｒのソース電極ＳＥ１やダイオードＤｉのカソード電極ＣＥを接地電位とするためのＧＮＤ層５０が形成されている。
上記構造の半導体装置では、Ｖｃｃ電源層３０およびＧＮＤ層５０と、Ｖｃｃ電源層３０およびＧＮＤ層５０に狭持される高誘電率層４０とでバイパスキャパシタを構成している。このように、Ｖｃｃ電源層３０、ＧＮＤ層５０、および高誘電率層４０とでバイパスキャパシタを形成することにより、大きな容量のバイパスキャパシタを形成することができる。バイパスキャパシタの容量を大きくするため、高誘電率層４０には、高誘電率材料を使用し、例えば、図２に示す高誘電率材料を使用することができる。同図では、使用可能な高誘電率材料とその比誘電率を示している。高誘電率層４０に使用する高誘電率材料としては、特に、比誘電率ε＝１０以上のものが望ましい。
図１−２は、図１−１の半導体装置の等価回路を示す図である。同図において、ＶｃｃとＧＮＤ間には、バイパスキャパシタＣBにより低インピーダンスが形成される。これにより、ＰチャネルＭＯＳトランジスタＰＴｒおよびＮチャネルＭＯＳトランジスタＮＴｒのソースとドレイン間に、また、ダイオードＤｉのアノードとカソード間に、低周波数から高周波数動作に亘って低インピーダンスの電源が供給される。この結果、入力信号ＩＮがローレベルからハイレベルに変化する瞬間のソース−ドレイン電流による電源電圧変動を防止することができる。
図３−１〜図３−６は、上記図１−１の半導体装置の製造工程の概略を説明するための図である。まず、図３−１に示すように、Ｎ型のＳｉ基板１０の表面に、Ｐ型不純物をイオン注入し、ダイオードＤｉ形成用のＰ型ウェルＷ１、ＰチャネルＭＯＳトランジスタＰＴｒ形成用のＰ型ウェルＷ２、ＰチャネルＭＯＳトランジスタＰＴｒのソース領域Ｓ１、ドレイン領域Ｄ１を形成する。そして、Ｎ型不純物をイオン注入し、ＮチャネルＭＯＳトランジスタＮＴｒのソース領域Ｓ２、ドレイン領域Ｄ２、ダイオードＤｉのＮ型領域Ｃ１を形成する。
つぎに、図３−２に示すように、パターニングによりＡｌ等の金属で各電極ＡＥ、ＣＥ、ＳＥ１、ＧＥ１、ＤＥ１、ＳＥ２、ＧＥ２、ＤＥ２および配線２１ｅ、２１ｆを形成する。また、スピンコーター、スパッタリング、およびＣＶＤ等により、ＳｉＯ2を積層して絶縁層２０を形成する。
絶縁層２０の形成後、図３−３に示すように、エッチングにより、絶縁層２０にコンタクトホール２０ａ〜２０ｄを形成する。この後、図３−４に示すように、このコンタクトホール２０ａ〜２０ｄの開口と絶縁層２０の表面に、スパッタリングやＣＶＤ等によりＡｌ等の金属を積層して配線２１ａ〜２１ｄとＶｃｃ電源層３０を形成する。
Ｖｃｃ電源層３０の形成後、図３−５に示すように、Ｖｃｃ電源層３０の上に、スピンコーター、スパッタリング、およびＣＶＤ等により高誘電率材料を積層して高誘電率層４０を形成する。高誘電率層４０の形成後、図３−６に示すように、Ｖｃｃ電源層３０および高誘電率層４０に、エッチングによりコンタクトホール６０ｂ、６０ｄを形成し、このコンタクトホール６０ｂ、６０ｄを絶縁処理する。
コンタクトホール３１ａ〜ｄの開口と高誘電率層４０の表面に、スパッタリングやＣＶＤ等でＡｌ等を積層してＧＮＤ層５０を形成し、上記図１−１に示した半導体装置を製造する。
参考例１によれば、半導体素子（ＣＭＯＳトランジスタ、ダイオード）が形成されたＳｉ基板１０に、当該半導体素子に電源を供給するためのＶｃｃ電源層３０およびＧＮＤ層５０と、当該Ｖｃｃ電源層３０およびＧＮＤ層５０間に狭持された高誘電率層４０とで構成されるバイパスキャパシタを形成したので、ＶｃｃとＧＮＤ間には、バイパスキャパシタにより低インピーダンスを形成でき、ＣＭＯＳトランジスタのソースとドレイン間に、また、ダイオードのアノードとカソード間に、低周波数動作から高周波数動作に亘って低インピーダンスの電源を供給することが可能となる。
なお、参考例１では、ＣＭＯＳトランジスタをＳｉ基板１０に形成した場合について説明したが、単体のＰチャネルＭＯＳトランジスタを形成することにしてもよい。この場合、ＰチャネルＭＯＳトランジスタのソース電極をＶｃｃ電源層３０に接続し、そのドレイン電極をＧＮＤ層５０に接続することにすればよい。また、単体のＮチャネルＭＯＳトランジスタをＳｉ基板１０に形成することにしてもよい。この場合、ＮチャネルＭＯＳトランジスタのドレイン電極をＶｃｃ電源層３０に接続し、そのソース電極をＧＮＤ層５０に接続すればよい。
また、参考例１では、ダイオードＤｉのアノード電極ＡＥをＶｃｃ電源層３０に、そのカソード電極ＣＥをＧＮＤ層５０に接続することとしたが、ダイオードＤｉのカソード電極ＣＥをＶｃｃ電源層３０に、そのアノード電極ＡＥをＧＮＤ層５０に接続することにしてもよい。
また、参考例１では、トランジスタおよびダイオードとして、ＭＯＳ構造について説明したが、本発明は、バイポーラ構造にも適用可能である。
また、参考例１では、基板としてＳｉ基板を使用することとしたが、本発明は、半導体素子を搭載可能な基板であれば如何なるものでもよく、ガラス基板やプラスチック基板等を使用することにしてもよい。
参考例２
図４〜図５を参照して参考例２に係る半導体装置を説明する。参考例１に係る半導体装置は、Ｖｃｃ電源層３０をＳｉ基板１０の全面に形成する構成としたものである。これに対して、参考例２に係る半導体装置は、Ｖｃｃ電源層３０を所定の回路ブロック毎に分離した構成としたものである。図４は参考例２に係る半導体装置の要部断面構成を示す図である。図４において、図１と同等機能を有する部位には同一符号を付して、その説明を省略する。
図４において、絶縁層２０には、Ｖｃｃ電源層３０と接続される電極Ｅ１と、ＧＮＤ層５０に接続される電極Ｅ２とが形成されている。電極Ｅ１は、ＰチャネルＭＯＳトランジスタＰＴｒのソース電極ＳＥ１およびダイオードＤｉのカソード電極ＣＥと配線２１で接続されている。また、電極Ｅ２は、ＮチャネルトＭＯＳトランジスタＮＴｒのソース電極ＳＥ２および隣のブロックのダイオードＤｉのアノード電極ＡＥ（不図示）と配線２１で接続されている。
図５−１〜図５−５は、上記図４の半導体装置の製造工程の概略を説明するための図である。図５−１に示すように、まず、Ｓｉ基板１０に、パターニングによりＡｌ等の金属で各電極ＡＥ、ＣＥ、ＳＥ１、ＧＥ１、ＤＥ１、ＳＥ２、ＧＥ２、ＤＥ２、Ｅ１、Ｅ２および配線２１等を形成するとともに、スピンコーター、スパッタリング、およびＣＶＤ等により、ＳｉＯ2を積層して絶縁層２０を形成する。
絶縁層２０を形成後、図５−２に示すように、エッチングにより絶縁層２０に、電極Ｅ１、Ｅ２とＶｃｃ電源層３０とを接続するための開口７０を形成する。
つぎに、図５−３に示すように、電極分離領域２６を除いて、開口７０と絶縁層２０の表面に、スパッタリングやＣＶＤ等によりＡｌ等の金属を積層して、領域分離したＶｃｃ電源層３０を形成する。
Ｖｃｃ電源層３０の形成後、図５−４に示すように、Ｖｃｃ電源層３０の上に、スピンコーター、スパッタリング、およびＣＶＤ等により高誘電率材料を積層して高誘電率層４０を形成する。高誘電率層４０の形成後、図５−５に示すように、電極Ｅ２およびＶｃｃ電源層３０と、ＧＮＤ層５０とを接続するための開口８０を形成する。
この後、開口８０と高誘電率層４０の表面に、スパッタリングやＣＶＤ等によりＡｌ等の金属を積層してＧＮＤ層５０を形成し、これにより、電極Ｅ２およびＶｃｃ電源層３０と、ＧＮＤ層５０とを接続して、上記図４に示した半導体装置を製造する。
参考例３
図６を参照して参考例３に係る半導体装置を説明する。参考例１に係る半導体装置は、バイパスキャパシタをＳｉ基板１０の半導体素子の形成面側に形成する構成としたものである。これに対して、参考例３に係る半導体装置は、バイパスキャパシタをＳｉ基板１０の半導体素子の形成面に対して反対面側に形成した構成である。
図６は参考例３に係る半導体装置の要部断面構成を示す図である。図６において、図１と同等機能を有する部位には同一符号を付して、その説明を省略する。同図において、Ｓｉ基板１０の裏面側には、Ｖｃｃ電源層３０、高誘電率層４０、およびＧＮＤ層５０からなるバイパスキャパシタが形成されている。
絶縁層２０には、ＧＮＤ層３０とカソード電極ＣＥを接続するための電極Ｅ１０、Ｖｃｃ電源層３０とアノード電極ＡＥを接続する電極Ｅ１１、Ｖｃｃ電源層３０とソース電極ＳＥ１を接続するための電極Ｅ１２、ＧＮＤ層５０とソース電極ＳＥ２を接続するための電極Ｅ１３が形成されている。各電極Ｅ１０、１１、１２、１３は、それぞれカソード電極ＣＥ、アノード電極ＡＥ、ソース電極ＳＥ１、ソース電極ＳＥ２に配線２１で接続されている。
Ｓｉ基板１０には、絶縁処理されたコンタクトホール１０ａ〜１０ｄが形成されている。ＧＮＤ層５０と電極Ｅ１０、Ｖｃｃ電源層３０と電極Ｅ１１、Ｖｃｃ電源層３０と電極Ｅ１２、ＧＮＤ層５０と電極Ｅ１３は、コンタクトホール１０ａ〜１０ｄ内に形成された配線１１ａ〜１１ｄでそれぞれ接続されている。
図７を参照して実施例１に係る半導体装置を説明する。参考例１、２、３に係る半導体装置は、バイパスキャパシタをＳｉ基板１０上に積層して形成した構成である。これに対して、実施例１に係る半導体装置は、バイパスキャパシタをシート状のモジュール構成としたものである。図７−１は、実施例１に係るバイパスキャパシタシートの概略断面構成を示す図、図７−２は実施例１に係るバイパスキャパシタシートをＳｉ基板１０に搭載した場合の概略平面構成を示す図、図７−３は実施例１に係るバイパスキャパシタシートをＳｉ基板１０に搭載した場合の概略断面構成を示す図である。図７において、図１と同等機能を有する部位には同一符号を付して、その説明を省略する。
図７−１〜図７−３において、１００はバイパスキャパシタをモジュール構成したバイパスキャパシタシートを示している。バイパスキャパシタ１００は、Ｓｉ基板１０よりも小さい面積を呈している。バイパスキャパシタシート１００は、Ｖｃｃ電源層３０、高誘電率層４０、およびＧＮＤ層５０を備えている。Ｖｃｃ電源層３０は、高誘電率層４０およびＧＮＤ層５０に比して大きな面積となっており、外周が露出している。
Ｖｃｃ電源層３０には、外周に複数のパッド３１が形成されている。また、ＧＮＤ層５０には、その表面に複数のパッド５１が形成されている。Ｓｉ基板１０には、外周部に、複数のＶｃｃ用パッド２５ａおよびＧＮＤ用パッド２５ｂが形成されている。Ｖｃｃ用パッド２５ａは電極Ｅ３０に接続されており（不図示）、ＧＮＤ用パッド２５ｂは電極Ｅ３１に接続されている（不図示）。
そして、バイパスキャパシタシート１００をＳｉ基板１０に搭載する場合には、Ｖｃｃ電源層３０のパッド３１とＳｉ基板１０のＶｃｃ用パッド２５ａ間、およびＧＮＤ層５０のパッド５１とＳｉ基板１０のＧＮＤ用パッド２５間をそれぞれボンディングワイヤ１１０で接続する。
実施例１によれば、バイパスキャパシタをシート状にモジュール構成することとしたので、半導体装置の製造工程を簡略化でき、また、半導体装置を軽量化することが可能となる。
図８を参照して実施例２に係る半導体装置を説明する。実施例１は、バイパスキャパシタシートをボンディングワイヤでＳｉ基板に接続する構成である。これに対して、実施例２は、バイパスキャパシタシートを半田ボールでＳｉ基板に接続する構成である。
図８は、実施例２に係る半導体装置を説明するための図である。図８−１は、実施例２に係るバイパスキャパシタシートの概略断面構成を示す図、図８−２は実施例２に係るバイパスキャパシタシートをＳｉ基板に搭載した場合の概略断面構成を示す図である。図８において、図７と同等機能を有する部位には同一符号を付して、その説明を省略する。
図８−１および図８−２において、２００は、バイパスキャパシタをモジュール構成したバイパスキャパシタシートを示している。バイパスキャパシタシート２００は、Ｓｉ基板１０と略同一の面積を呈している。バイパスキャパシタシート２００は、Ｖｃｃ電源層３０、高誘電率層４０、およびＧＮＤ層５０を備えている。Ｖｃｃ電源層３０の下側には半田ボール２０２が形成されている。また、ＧＮＤ層５０には下方に伸張するパッド２０１が形成されており、このパッド２０１には半田ボール２０２が形成されている。
Ｓｉ基板１０には、Ｖｃｃ用パッド２５ａおよびＧＮＤ用パッド２５ｂが形成されている。Ｖｃｃ用パッド２５ａは電極Ｅ３０に接続されており（不図示）、ＧＮＤ用パッド２５ｂは電極Ｅ３１に接続されている（不図示）。
そして、バイパスキャパシタシート２００をＳｉ基板１０に搭載する場合には、バイパスキャパシタシート２００の半田ボール２０２をリフローして、Ｓｉ基板１０のＶｃｃ用パッド２５ａおよびＧＮＤ用パッド２５ｂと接続する。ここでは、バイパスキャパシタシート２００に、半田ボール２０２を形成することとしたが、Ｓｉ基板１０のＶｃｃ用パッド２５ａおよびＧＮＤ用パッド２５ｂに半田ボールを形成することにしてもよい。
本発明に係る半導体装置およびバイパスキャパシタモジュールは、ＩＣ、ＬＳＩ、ＶＬＳＩ等の各種半導体装置に利用可能である。
１０ Ｓｉ基板
１０ａ〜ｄ コンタクトホール
１１ａ〜ｄ 配線
２０ 絶縁層（配線層）
２１ 配線
３０ Ｖｃｃ電源層
４０ 高誘電率層
５０ ＧＮＤ層
１００、２００ バイパスキャパシタシート
ＰＴｒ ＰチャネルＭＯＳトランジスタ
ＮＴｒ ＮチャネルＭＯＳトランジスタ
Ｄｉ ダイオード
Ｗ１、Ｗ２ Ｎ型ウェル
Ｓ１、Ｓ２ ソース領域
Ｄ１、Ｄ２ ドレイン領域
ＡＥ アノード電極
ＣＥ カソード電極
ＳＥ１、ＳＥ２ ソース電極
ＧＥ１、ＧＥ２ ゲート電極
ＤＥ１、ＤＥ２ ドレイン電極

Claims (4)

  1. 基板に形成された半導体素子に接続して使用されるバイパスキャパシタモジュールであって、前記バイパスキャパシタモジュールは、
    電源層と、
    グランド層と、
    前記電源層およびグランド層間に狭持された高誘電率層からなるバイパスキャパシタシートによって構成され、
    前記グランド層は、前記高誘電率層及び前記電源層を介して延び、前記グランド層に電気的に接続されたパッドを通して前記電源層から突出したハンダボールに接続され、
    前記電源層は、当該電源層表面から突出するように設けられた半田ボールに電気的に接続され、
    前記バイパスキャパシタシートが前記基板に取り付けられた場合、前記グランド層は前記電源層及び前記高誘電率層を覆うように設けられていると共に前記基板全面を覆うように設けられ、且つ、前記グランド層が最上部に位置付けられていることを特徴とするバイパスキャパシタモジュール。
  2. 請求項１において、前記電源層、前記グランド層、及び前記高誘電率層は、前記基板と同一面積を有していることを特徴とするバイパスキャパシタモジュール。
  3. 請求項２に記載されたバイバスキャパシタモジュールを搭載した前記基板を有することを特徴とする半導体装置。
  4. 請求項１又は２において、前記高誘電率層は１０以上の比誘電率を有する誘電体材料によって形成されていることを特徴とするバイパスキャパシタモジュール。
JP2011262274A 2011-11-30 2011-11-30 半導体装置およびバイパスキャパシタモジュール Expired - Fee Related JP5339484B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011262274A JP5339484B2 (ja) 2011-11-30 2011-11-30 半導体装置およびバイパスキャパシタモジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011262274A JP5339484B2 (ja) 2011-11-30 2011-11-30 半導体装置およびバイパスキャパシタモジュール

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005282899A Division JP5124839B2 (ja) 2005-09-28 2005-09-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2012064969A JP2012064969A (ja) 2012-03-29
JP5339484B2 true JP5339484B2 (ja) 2013-11-13

Family

ID=46060286

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011262274A Expired - Fee Related JP5339484B2 (ja) 2011-11-30 2011-11-30 半導体装置およびバイパスキャパシタモジュール

Country Status (1)

Country Link
JP (1) JP5339484B2 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547586A (ja) * 1991-08-16 1993-02-26 Toshiba Corp コンデンサ部品
JPH07183470A (ja) * 1993-10-19 1995-07-21 Kyocera Corp 半導体装置
US5528083A (en) * 1994-10-04 1996-06-18 Sun Microsystems, Inc. Thin film chip capacitor for electrical noise reduction in integrated circuits
JP3918675B2 (ja) * 2002-08-01 2007-05-23 日本電気株式会社 薄膜キャパシタ、それを内蔵した配線基板、それを搭載した半導体集積回路および電子機器システム

Also Published As

Publication number Publication date
JP2012064969A (ja) 2012-03-29

Similar Documents

Publication Publication Date Title
US8299518B2 (en) Semiconductor device and bypass capacitor module
US7256456B2 (en) SOI substrate and semiconductor integrated circuit device
JP5269017B2 (ja) 電力増幅器
JP5167671B2 (ja) 半導体素子
JP5124839B2 (ja) 半導体装置
WO2016132417A1 (ja) 半導体集積回路
JP2007157892A (ja) 半導体集積回路およびその製造方法
US20050012159A1 (en) Semiconductor device with bypass capacitor
US7288826B2 (en) Semiconductor integrated circuit device
JP5339484B2 (ja) 半導体装置およびバイパスキャパシタモジュール
US8004067B2 (en) Semiconductor apparatus
JPH11135799A (ja) 半導体集積回路及びその製造方法
US20030001224A1 (en) Semiconductor device having isolating region for suppressing electrical noise
US7759740B1 (en) Deep well regions for routing body-bias voltage to mosfets in surface well regions having separation wells of p-type between the segmented deep n wells
JP2000286391A (ja) レベルシフタ
JP5372578B2 (ja) 半導体装置
JP5401056B2 (ja) 半導体装置
JP2009038099A (ja) 半導体装置
US7432551B2 (en) SOI semiconductor device including a guard ring region
JP4479823B2 (ja) 半導体装置
WO2000035004A1 (en) Integrated circuit
JP2009065031A (ja) 半導体装置
US7317238B2 (en) Intrinsic decoupling capacitor
JP2007013748A (ja) 入出力回路装置
JP2005327987A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130515

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130617

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130710

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130718

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130718

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130801

R150 Certificate of patent or registration of utility model

Ref document number: 5339484

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees