JP5337395B2 - ノイズフィルタ及びノイズフィルタ内蔵アンプ回路 - Google Patents

ノイズフィルタ及びノイズフィルタ内蔵アンプ回路 Download PDF

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Description

本発明は、ノイズフィルタ及びノイズフィルタ内臓アンプ回路に係り、特にＲＦＩ(Radio Frequency Interference)の改善を実現したノイズフィルタ及びノイズフィルタ内蔵アンプ回路に関する。
エレクトレットコンデンサマイクロホン（Electret Condenser Microphone：以下ＥＣＭ）のインピーダンス変換および増幅を行うために、アンプ素子が用いられている。アンプ素子は例えば、接合型電界効果トランジスタ（Junction Field Effect Transistor：以下Ｊ−ＦＥＴ）や、増幅集積回路素子により構成される。
ところで、ＥＣＭが例えば携帯電話などに搭載された場合に、携帯電話の無線周波数の電波が配線や関連部品に影響を与え、ＥＣＭのノイズとして検出されてしまう。
そこで、信号などの配線を介したノイズの漏洩や侵入を防止し、ＲＦＩを改善するために、様々なノイズフィルタが用いられている（例えば特許文献１、特許文献２参照。）。
図５は、インピーダンス変換用の増幅集積回路素子に接続する従来のノイズフィルタ５１０、５１１を示す回路図である。ノイズフィルタ５１０、５１１は、例えば電磁干渉を防止するための低域通過フィルタ（Low-Pass Filter：ＬＰＦ）型のＥＭＩ（Electro-magnetic interference）フィルタである。
図５（Ａ）に示すノイズフィルタ５１０は２つの容量Ｃ１１、Ｃ１２を並列に接続し、２つの容量Ｃ１１、Ｃ１２の高電圧側の一端の間に抵抗Rが直列接続したものである。ノイズフィルタ５１０の入力端子Ｖｉ’は電源に接続し、出力端子Ｖｏ’は増幅集積回路素子（不図示）に接続する。
この回路は、２つの容量Ｃ１１、Ｃ１２をはしご型に接続しその間に抵抗Ｒを接続したＬＰＦであり、これを増幅集積回路素子に接続することによって、外来のＲＦノイズはＬＰＦによって遮断されて増幅集積回路素子に与える影響を極めて小さく出来る為、ＥＣＭのＲＦＩを改善することができる。
また図５（Ｂ）に示すノイズフィルタ５１１は、上記の容量Ｃ１１、Ｃ１２に変えてダイオードＤ１、Ｄ２が接続したものであり、ダイオードＤ１、Ｄ２の接合容量Ｃ２１、Ｃ２２を、図１１（Ａ）に示す容量Ｃ１１、Ｃ１２として利用したＬＰＦである。
ＬＰＦを、増幅集積回路素子、または増幅集積回路素子と同じようにインピーダンス変換に用いるＪ−ＦＥＴやｐチャネル型ＭＯＳＦＥＴ（Metal Oxide S emiconductor Field Effect Transistor）と同一チップに集積化することも可能であり、この場合には、静電気放電（electrostatic discharge：ＥＳＤ）や製造プロセスの観点から、図５（Ｂ）の如くダイオードＤ１、Ｄ２の接合容量を用いることが一般的である。
特許公開２００７−２６７１６８号公報 特許公表２００６−５１４４９７号公報
図６は、図５（Ｂ）に示すノイズフィルタ５１１を増幅集積回路素子５５０に接続した場合の一例を示す回路図である。
増幅集積回路素子５５０はその入力端子ＩＮが、ＥＣＭ５６０の一端に接続する。ノイズフィルタ５１１は高電圧側の出力端子Ｖｏ’と低電圧側の出力端子（ＧＮＤ）が、増幅集積回路素子５５０と並列に接続する。従って、ノイズフィルタ５１１と増幅集積回路素子５５０は１チップに集積化することが可能である。
ところで、ダイオードＤ１、Ｄ２を用いたノイズフィルタ５１１では、ダイオードＤ１、Ｄ２の接合容量Ｃ２１、Ｃ２２と、抵抗Ｒの抵抗値によってＬＰＦの遮断周波数ｆｃが決定する。しかし、ＲＦＩを十分に改善する為にはフィルターの遮断周波数ｆｃを低くする必要があり、その為には容量値か抵抗値を大きくしなければならない。
しかし、容量値を大きくすることはノイズフィルタ５１１、あるいはこれと増幅集積回路素子５５０を集積化したノイズフィルタ内蔵増幅集積回路素子のチップサイズが拡大する問題がある。
また、抵抗Ｒの抵抗値を大きくすると、ノイズフィルタ５１１から出力される電圧降下により、増幅集積回路素子５５０に印加される電圧も減少するため、ＥＭＣ５６０からの出力低下の問題(出力ロス)が生じる。
本発明はかかる課題に鑑みてなされ、第１に、３端子のうち２端子をダイオード接続したトランジスタの接合容量からなる第１容量と、ｐｎ接合容量と絶縁容量を並列接続してなる第２容量と、抵抗を具備し、前記第１容量の高電圧側を入力とし、前記第２容量の高電圧側を出力として、前記第１容量および前記第２容量の高電圧側間に前記抵抗を接続し、前記第１容量および前記第２容量の低電圧側をＧＮＤ接続し、前記第２容量は、一導電型半導体層と、前記一導電型半導体層表面に設けた逆導電型半導体領域と、前記逆導電型半導体領域上に設けた絶縁膜と、該絶縁膜上に設けた導電層と、を具備し、前記一導電型半導体層と前記逆導電型半導体領域とにより前記ｐｎ接合容量が形成され、前記逆導電型半導領域と前記絶縁膜と前記導電層とにより前記絶縁容量が形成されることにより解決するものである。
第２に、３端子のうち２端子をダイオード接続したトランジスタの接合容量からなる第１容量と、ｐｎ接合容量と絶縁容量を並列接続してなる第２容量と、抵抗を具備し、前記第１容量の高電圧側を入力とし、前記第２容量の高電圧側を出力として、前記第１容量および前記第２容量の高電圧側間に前記抵抗を接続し、前記第１容量および前記第２容量の低電圧側をＧＮＤ接続したノイズフィルタの出力に接続したアンプ素子と、を具備し、前記第２容量は、一導電型半導体層と、前記一導電型半導体層表面に設けた逆導電型半導体領域と、前記逆導電型半導体領域上に設けた絶縁膜と、該絶縁膜上に設けた導電層と、を具備し、前記一導電型半導体層と前記逆導電型半導体領域とにより前記ｐｎ接合容量が形成され、前記逆導電型半導領域と前記絶縁膜と前記導電層とにより前記絶縁容量が形成されることにより解決するものである。
第３に、１チップを構成する一導電型半導体層と、該一導電型半導体層に設けられたノイズフィルタと、前記一導電型半導体層に設けられたアンプ素子とを具備し、前記ノイズフィルタは、３端子のうち２端子をダイオード接続したトランジスタの接合容量からなる第１容量と、ｐｎ接合容量と絶縁容量を並列接続してなる第２容量と、抵抗を備え、前記ノイズフィルタは、前記第１容量の高電圧側を入力とし、前記第２容量の高電圧側を出力として、前記第１容量および前記第２容量の高電圧側間に前記抵抗を接続し、前記第１容量および前記第２容量の低電圧側をＧＮＤ接続し、前記アンプ素子は前記ノイズフィルタの出力に接続され、前記第２容量は、前記一導電型半導体層表面に設けた逆導電型半導体領域と、前記逆導電型半導体領域上に設けた絶縁膜と、該絶縁膜上に設けた導電層と、を具備し、前記一導電型半導体層と前記逆導電型半導体領域とにより前記ｐｎ接合容量が形成され、前記逆導電型半導領域と前記絶縁膜と前記導電層とにより前記絶縁容量が形成されることにより解決するものである。
本発明によれば、第１に、小型で且つ高い容量値のノイズフィルタを提供できる。すなわち、一方の容量（第２容量）をｐｎ接合容量と絶縁容量を並列接続した容量とすることにより、ノイズフィルタとしてのサイズを増加することなく高い容量値が得られる。
第２に、端子をダイオード接続したトランジスタの接合容量を第１容量に用いることで、高いＥＳＤ効果が得られる。第２容量は特に絶縁容量がＥＳＤに弱い問題があるが、第１容量の有するスナップバック特性と第１容量と第２容量の間に挿入する抵抗ににより、第２容量を保護することができる。
第３に、増幅集積回路素子とノイズフィルタを同一チップに集積化したノイズフィルタ内蔵増幅集積回路素子は、従来構造と比較して同一チップサイズで高いＲＦＩ除去特性を実現できる。
また、従来構造と同等のＲＦＩ除去特性を維持するのであれば、チップサイズを縮小することができ、コストを低減することができる。
つまり、小型で、良好なＲＦＩ除去特性を有し、高いＥＳＤ効果が得られるノイズフィルタ内蔵増幅集積回路素子を提供することができる。
本発明の実施の形態を、図１から図３を参照して説明する。
図１は、本実施形態のノイズフィルタ１００を示す回路図である。
ノイズフィルタ１００は、第１容量１０と、第２容量２０と、抵抗３０とから構成される。
第１容量１０は、３端子のうち２端子をダイオード接続したトランジスタの接合容量である。具体的にはトランジスタは例えば、ソースＳ、ドレインＤ、ゲートＧ、ソースＳに接続されたバックゲートＢＧを有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)であり、ソースＳとゲートＧをダイオード接続し、アノードＡとする。ドレインＤは、カソードＫとなりノイズフィルタ１００の入力端子Ｖｉとなる。
アノードＡは低電圧側（ＧＮＤ）に接続され、カソードＫは高電圧側（負荷抵抗ＲＬ経由で電源ＶＤＤ）に接続されており、逆バイアスが印加される為、ダイオードではなく容量として動作する（図２参照）。
第２容量２０は、ｐｎ接合容量２０ａと絶縁容量２０ｂを並列接続したものである。一端がアノードＡ、他端がカソードＫとなりノイズフィルタ１００の出力端子Ｖｏとなる。アノードＡは低電圧側（ＧＮＤ）に接続され、カソードＫは高電圧側（抵抗３０及び負荷抵抗ＲＬ経由で電源ＶＤＤ）に接続されており、逆バイアスが印加される為、ＰＮ接合容量２０ａはダイオードではなく容量として動作する（図２参照）。
第１容量１０と第２容量２０両者のカソードＫ（高電圧側）の間には抵抗３０が直列に接続され、π型のノイズフィルタ１００が構成される。
ノイズフィルタ１００は、例えば電磁干渉を防止するためのＥＭＩ（Electro-magnetic interference）フィルタであり、以下ＥＭＩフィルタ１００と称する。
図２は、図１のＥＭＩフィルタ１００を内蔵したアンプ回路２００（以下ＥＭＩフィルタ内蔵アンプ回路２００）を示す回路図である。
アンプ素子２０１は、例えば増幅集積回路素子やＪ−ＦＥＴなどにより構成され、第１端子ＩＮ（Ｇａｔｅ）がエレクトレットコンデンサマイクロホン（ＥＣＭ）２５０の一端に接続し、第２端子ＯＵＴ（Ｄｒａｉｎ）が、ＥＭＩフィルタ１００の出力端子Ｖｏ側に接続する。又、第三端子ＧＮＤ（Ｓｏｕｒｃｅ）はＧＮＤに接続される。
本実施形態のＥＭＩフィルタ内蔵アンプ回路２００は、このようにＥＭＩフィルタ１００とアンプ素子２０１とを１チップに集積化した集積回路素子である。
ＥＣＭ２５０は、振動膜（振動板）と、これと対向する電極を筐体内に配置したものであり、音による振動膜の動きが振動膜および電極間の静電容量の変化として取り出されるものである。振動膜は例えば高分子材料などにより構成され、エレクトレット効果により振動膜に電荷を持続させたものである。
ＥＭＩフィルタ内蔵アンプ回路２００の一端（第１容量１０のカソードＫ（入力端子Ｖｉ））は、負荷抵抗ＲＬを介して電源ＶＤＤに接続する。ＥＭＩフィルタ内蔵アンプ回路２００の他端（第１容量１０のアノードＡ、第二容量のアノードＡ、アンプ回路２０１の第三端子（ＧＮＤ））はＧＮＤに接続する。
アンプ回路２０１の第二端子（ＯＵＴ）に流れる電流は、ＥＭＩフィルタ１００の遮断周波数に比べて十分に低い周波数（例えば１００ｋＨｚ）であり、ＥＭＩフィルタ１００をそのまま通過して、ＥＭＩフィルタ内蔵アンプ回路２００の出力電流となる。この電流が負荷抵抗ＲＬに流れることによって、負荷抵抗ＲＬの両端に電位差を生み、この電位差の変化（ＡＣ分）がＶＯＵＴとして出力される。
ＶＤＤや負荷抵抗ＲＬ側から、ＥＭＩフィルタ１００に不要な高周波信号（ＲＦノイズ）が伝播すると、負荷抵抗ＲＬとＥＭＩフィルタ１００とが２次のＬＰＦとして動作し、第１容量１０、第２容量２０を介してＲＦノイズを逃がす為、最大−１２ｄＢ／ＯＣＴの遮断特性を示す。
これにより、アンプ素子２０１に無線周波数の高周波信号が入力されることを防止できる。
後に詳述するが、本実施形態の第２容量２０は、半導体層に設けたｐｎ接合容量２０ａと、半導体層上に絶縁膜を誘電体とし、その上に導電材料を配置した絶縁容量２０ｂとを略重畳させて配置し、並列接続したものである。従って、ＥＭＩフィルタ１００のサイズを増加させることなく、容量値を増加させることができる。従って、これを内蔵したＥＭＩフィルタ内蔵アンプ回路２００のチップサイズの増加を防止し、ＲＦＩ除去特性を向上させることができる。
一方で絶縁容量２０ｂは、誘電体として絶縁膜を用いるため、静電気放電（ＥＳＤ）に弱い構造である。しかし、本実施形態では、第１容量１０として２端子をダイオード接続したＭＯＳＦＥＴを用いている。これにより、第１容量１０において静電気を十分放電させ、第２容量２０に印加される静電気を大幅に減衰させることができる。
図３は、第１容量１０であるＭＯＳＦＥＴの電流Ｉ−電圧Ｖ特性を示す概要図である。
このように、ＭＯＳＦＥＴはダイオード接続にするため、スナップバック特性を有し、ＥＳＤに強い。従って、ＭＯＳＦＥＴのブレークダウン電圧を、スナップバックする電圧ＶＳＢ以下に設計することにより、静電気を十分吸収し、第２容量２０及びアンプ素子２０１をＥＳＤから保護することができる。
図４は、本実施形態のＥＭＩフィルタ内蔵アンプ回路２００の第２容量２０部分の構造を説明する断面図である。ここではｐ型半導体基板を例に用いて説明する。
第２容量２０は、ｐｎ接合容量２０ａと絶縁容量２０ｂとからなる。ｐｎ接合容量２０ａは、ｐ−型半導体層１１の表面にｎ型（ｎ＋型）不純物を拡散したｎ型半導体領域２２が設けられ、ｐ−型半導体層１１表面に絶縁膜２３が設けられる。ｐ−型半導体層１１上には、絶縁膜２３に設けられた開口部を介して、ｎ型半導体領域２２とコンタクトする第１容量電極（カソード電極）２５が設けられる。第１容量電極２５は、ＥＭＩフィルタ１００の出力端子Ｖｏとなり抵抗３０の抵抗電極およびアンプ素子２０１のドレイン電極と接続する。
ｐ−型半導体層１１表面には、高濃度のｐ型（ｐ＋型）不純物領域による他のＧＮＤコンタクト領域２８が設けられ、絶縁膜２３に設けられた開口部を介して、第２容量電極（アノード電極）２６とコンタクトする。
ｐ−型半導体層１１とｎ型半導体領域２２のｐｎ接合によって、ｐｎ接合容量２０ａが形成される。
またｐ−型半導体層１１表面の絶縁膜２３上には、導電層（例えばポリシリコン）２４が配置される。ポリシリコン２４上は更に絶縁膜２３で覆われ、ポリシリコン２４一端は、その上に設けられた第３容量電極２７とコンタクトする。第２容量電極２６と第３容量電極２７は接続され、ＧＮＤ電位が印加される。これにより、絶縁膜２３を誘電体とし、第１容量電極２５をカソード電極とし、第３容量電極２７をアノード電極とする絶縁容量２０ｂが構成される。
ｐｎ接合容量２０ａと絶縁容量２０ｂの並列接続により、従来構造（図５（Ａ）の容量Ｃ１２、図５（Ｂ）の容量Ｃ２２）と比較して、容量値を増加させることができる。
また、絶縁容量２０ｂは、ｐ−型半導体層１１に設けたｐｎ接合容量２０ａと略重畳して設けられる。つまり第２容量２０は、ｐｎ接合容量２０ａと絶縁容量２０ｂの並列接続によって容量値を増加させた構造でありながら、その占有面積の増加を防止できる。
本実施形態のノイズフィルタを説明する回路図である。 本実施形態のノイズフィルタ内蔵アンプ回路を説明する回路図である。 本実施形態のノイズフィルタを説明する特性図である。 本実施形態のノイズフィルタ内蔵アンプ回路の第２容量を説明する断面図である。 従来のノイズフィルタを説明する回路図である。 従来のノイズフィルタを内蔵したアンプ回路を説明する回路図である。
符号の説明
１０ 第１容量
１１ ｐ−型半導体層
２０ 第２容量
２０ａ ｐｎ接合容量
２０ｂ 絶縁容量
２２ ｎ型半導体領域
２３ 絶縁膜
２４ 導電層
２５ 第１容量電極
２６ 第２容量電極
２７ 第３容量電極
２８ ＧＮＤコンタクト領域
３０ 抵抗
１００ ノイズフィルタ
２００ ノイズフィルタ内蔵アンプ回路
２０１ アンプ素子（Ｊ−ＦＥＴ）
２５０ ＥＣＭ
５１０、５１１ ノイズフィルタ
５５０ 増幅集積回路素子
Ｃ１１、Ｃ１２ 容量
Ｃ２１、Ｃ２２ 接合容量
Ｖｉ、Ｖｉ’、ＩＮ 入力端子
Ｖｏ、Ｖｏ’ 出力端子
Ｒ 抵抗
Ｄ１、Ｄ２ ダイオード

Claims (4)

  1. ３端子のうち２端子をダイオード接続したトランジスタの接合容量からなる第１容量と、
    ｐｎ接合容量と絶縁容量を並列接続してなる第２容量と、
    抵抗を具備し、
    前記第１容量の高電圧側を入力とし、前記第２容量の高電圧側を出力として、前記第１容量および前記第２容量の高電圧側間に前記抵抗を接続し、
    前記第１容量および前記第２容量の低電圧側をＧＮＤ接続し、
    前記第２容量は、一導電型半導体層と、前記一導電型半導体層表面に設けた逆導電型半導体領域と、前記逆導電型半導体領域上に設けた絶縁膜と、該絶縁膜上に設けた導電層と、を具備し、前記一導電型半導体層と前記逆導電型半導体領域とにより前記ｐｎ接合容量が形成され、前記逆導電型半導領域と前記絶縁膜と前記導電層とにより前記絶縁容量が形成されることを特徴とするノイズフィルタ。
  2. ３端子のうち２端子をダイオード接続したトランジスタの接合容量からなる第１容量と、ｐｎ接合容量と絶縁容量を並列接続してなる第２容量と、抵抗を具備し、
    前記第１容量の高電圧側を入力とし、前記第２容量の高電圧側を出力として、前記第１容量および前記第２容量の高電圧側間に前記抵抗を接続し、
    前記第１容量および前記第２容量の低電圧側をＧＮＤ接続したノイズフィルタの出力に接続したアンプ素子と、を具備し、
    前記第２容量は、一導電型半導体層と、前記一導電型半導体層表面に設けた逆導電型半導体領域と、前記逆導電型半導体領域上に設けた絶縁膜と、該絶縁膜上に設けた導電層と、を具備し、前記一導電型半導体層と前記逆導電型半導体領域とにより前記ｐｎ接合容量が形成され、前記逆導電型半導領域と前記絶縁膜と前記導電層とにより前記絶縁容量が形成されることを特徴とするノイズフィルタ内蔵アンプ回路。
  3. １チップを構成する一導電型半導体層と、
    該一導電型半導体層に設けられたノイズフィルタと、
    前記一導電型半導体層に設けられたアンプ素子とを具備し、
    前記ノイズフィルタは、３端子のうち２端子をダイオード接続したトランジスタの接合容量からなる第１容量と、ｐｎ接合容量と絶縁容量を並列接続してなる第２容量と、抵抗を備え、
    前記ノイズフィルタは、前記第１容量の高電圧側を入力とし、前記第２容量の高電圧側を出力として、前記第１容量および前記第２容量の高電圧側間に前記抵抗を接続し、前記第１容量および前記第２容量の低電圧側をＧＮＤ接続し、
    前記アンプ素子は前記ノイズフィルタの出力に接続され、
    前記第２容量は、前記一導電型半導体層表面に設けた逆導電型半導体領域と、前記逆導電型半導体領域上に設けた絶縁膜と、該絶縁膜上に設けた導電層と、を具備し、前記一導電型半導体層と前記逆導電型半導体領域とにより前記ｐｎ接合容量が形成され、前記逆導電型半導領域と前記絶縁膜と前記導電層とにより前記絶縁容量が形成されることを特徴とするノイズフィルタ内蔵アンプ回路。
  4. 前記ｐｎ接合容量と前記絶縁容量の少なくとも一部が重畳することを特徴とする請求項３に記載のノイズフィルタ内蔵アンプ回路。
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