JP6247918B2

JP6247918B2 - 放射線イメージセンサ

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Publication number: JP6247918B2
Application number: JP2013254263A
Authority: JP
Inventors: 一樹藤田; 実市河; 治通森
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Priority date: 2013-12-09
Filing date: 2013-12-09
Publication date: 2017-12-13
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Description

本発明は、放射線イメージセンサに関するものである。

特許文献１には、ディジタル放射線写真イメージを得るための装置が記載されている。この装置は、放射線を電気信号に直接的に変換する直接変換型の構成を備えており、誘電体基板の上面に隣接して配置された電荷蓄積用のキャパシタ及び電荷転送用のトランジスタを備えている。

特開平６−３４２０９８号公報

Ｘ線像などの放射線像を電気的な画像データに変換するための固体撮像装置として、放射線像を光像に変換したのち、その光像を撮像して画像データを得る方式（間接変換方式）が知られているが、これに対し、放射線像を直接的に撮像して画像データを得る方式（直接変換方式）がある。直接変換方式では、例えば放射線を直接的に電荷に変換する固体材料（ＣｄＴｅなど）が、電荷の蓄積および転送を行う回路基板上に設けられる。

直接変換方式では、電荷の蓄積を行うための容量素子（キャパシタ）を、回路基板上において各画素毎に形成する必要がある。容量素子は、例えばガラス基板上において、金属膜やポリシリコン膜などの導電材料からなる第１層を形成し、その上にＳｉＯ_２などの絶縁材料からなる絶縁膜を成膜し、更に、その上に導電材料からなる第２層を形成することにより好適に実現される。しかしながら、このようにして形成される容量素子には、次の問題点がある。すなわち、絶縁膜の厚さを薄くするほど単位面積当たりの容量値が大きくなるが、絶縁膜をＣＶＤ等により成膜する際、第１層と第２層との短絡を防ぐためには或る程度の厚さが必要となる。従って、単位面積当たりの容量値を大きくすることが難しい。

本発明は、このような問題点に鑑みてなされたものであり、容量素子の単位面積当たりの容量値を容易に大きくすることができる放射線イメージセンサを提供することを目的とする。

上述した課題を解決するために、本発明による放射線イメージセンサは、放射線を吸収して電荷を発生する電荷発生部と、前記電荷発生部において発生した電荷を画素回路部毎に蓄積し、各画素回路部から前記電荷を転送する回路基板とを備え、前記電荷発生部が前記回路基板上に配置されて成る放射線イメージセンサであって、前記回路基板は半導体基板を有し、各画素回路部は、前記半導体基板上に形成され、前記電荷発生部において発生した電荷を蓄積する容量部と、前記半導体基板上に形成され、前記容量部に一端が接続され、各画素回路部から出力された電荷を転送するための読出用配線に他端が接続されたＭＯＳ型トランジスタとを有し、前記容量部が、前記半導体基板の一部の領域と、前記一部の領域上に設けられ、各画素回路部の配線を介して前記電荷発生部と電気的に接続されるとともに、前記配線から分岐した配線を介して前記ＭＯＳ型トランジスタの前記一端と電気的に接続された導電体層と、前記一部の領域及び前記導電体層の間に挟まれた絶縁層とを含むことを特徴とする。

この放射線イメージセンサでは、電荷を蓄積する容量部が、半導体基板の一部の領域と、該一部の領域上に設けられた導電体層と、該一部の領域及び該導電体層の間に挟まれた絶縁層とを含んでいる。このように、導電材料からなる容量部の第１層が半導体基板の一部によって構成されることにより、以下の効果が得られる。すなわち、（１）絶縁層を例えば半導体基板表面の酸化によって形成することができるので、ＣＶＤ等により成膜する場合と比較して、絶縁層を高品質で且つ薄く形成することができ、単位面積当たりの容量値を大きくすることができる。従って、各画素の面積を抑えつつ容量部の蓄積電荷量を多くすることができる。また、（２）このことは、各画素の飽和電荷量の増加につながり、飽和の抑制にも寄与する。従って、或る画素の電荷転送用のトランジスタが何らかの理由により動作しない場合や、大量の放射線の入射によって過剰な電荷が発生した場合であっても、その画素の容量部の飽和を抑えて、容量部の故障や電荷の溢れ出しを低減することができる。更に（３）容量部をＭＯＳ型トランジスタの絶縁酸化膜やゲート電極と同様のプロセスにより形成することが可能なので、製造工程を簡易にすることができる。

また、放射線イメージセンサは、導電体層が、ＭＯＳ型トランジスタのゲート電極の構成材料と同一の材料から成ることを特徴としてもよい。これにより、ＭＯＳ型トランジスタを形成する工程において容量部を同時に形成することができるので、製造工程数をより少なくすることができる。

また、放射線イメージセンサは、容量部が、半導体基板とは異なる導電型を与える不純物が半導体基板の一部の領域に隣接する領域に拡散されて成る不純物拡散領域を更に有し、不純物拡散領域と導電体層とが互いに電気的に接続されていることを特徴としてもよい。これにより、半導体基板と不純物拡散領域との間でｐｎ接合が形成されるので、容量部の電荷蓄積量が或る閾値を超えた場合に、余剰電荷が不純物拡散領域を介して導電体層と半導体基板との間を流れ、余剰電荷を解消することができる。従って、或る画素の電荷転送用のトランジスタが何らかの理由により動作しない場合や、大量の放射線の入射によって過剰な電荷が発生した場合における、容量部の故障や電荷の溢れ出しを更に低減することができる。また、上記半導体基板と不純物拡散領域との間のｐｎ接合部分が有する容量成分が容量部の容量値の増大に寄与するので、各画素の面積を抑えつつ容量部の蓄積電荷量を更に多くすることができる。

また、放射線イメージセンサは、バルク状の電荷発生部と回路基板とがバンプボンディングにより互いに接続されていることを特徴としてもよい。或いは、放射線イメージセンサは、電荷発生部は、放射線を吸収して電荷を発生する材料が回路基板上に蒸着されて成ることを特徴としてもよい。これらの何れかによって、電荷発生部を回路基板上に好適に配置することができる。

本発明によれば、容量素子の単位面積当たりの容量値を容易に大きくすることができ、電荷転送用のトランジスタが動作しない場合であっても容量素子の故障を低減でき、簡易なプロセスによって形成可能な放射線イメージセンサを提供することができる。

本発明の一実施形態に係る放射線イメージセンサの構成を示す側断面図である。放射線イメージセンサが備える回路基板の構成を示す平面図である。回路基板の内部構成を概略的に示す図である。回路基板の一部を拡大して示す上面図である。回路基板の一部を拡大して示す上面図である。図５のVI−VI断面を示す断面図である。図５のVII−VII断面を示す断面図である。第１変形例に係る回路基板の一部を拡大して示す上面図である。第２変形例に係る放射線イメージセンサの構成を示す断面図である。第２変形例に係る放射線イメージセンサの構成を示す断面図である。第３変形例として、回路基板の一部を拡大して示す上面図である。図１１のXII−XII断面を示す断面図である。

以下、添付図面を参照しながら本発明による放射線イメージセンサの実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の一実施形態に係る放射線イメージセンサ１Ａの構成を示す側断面図である。また、図２は、放射線イメージセンサ１Ａが備える回路基板３の構成を示す平面図である。図１に示されるように、本実施形態の放射線イメージセンサ１Ａは、ベース基板２と、ベース基板２上に搭載された回路基板３と、回路基板３上に設けられた電荷発生部４とを備えている。

電荷発生部４は、Ｘ線などの放射線を吸収し、その放射線量に対応する数の電荷を発生するバルク状の部材である。電荷発生部４は、回路基板３の上面に沿って拡がる板状を呈しており、表面４ａ及び裏面４ｂを有する。表面４ａには、Ｘ線像などの放射線像が入射する。裏面４ｂは回路基板３と対向しており、複数のバンプ電極５１を用いたバンプボンディング（例えばフリップチップボンディング）により、回路基板３と互いに電気的に接続されている。電荷発生部４は、例えばＣｄＴｅ、ＣｄＺｎＴｅ、ＧａＡｓ、ＩｎＰ、ＴｌＢｒ、ＨｇＩ_２、ＰｂＩ_２、Ｓｉ、Ｇｅ、及びａ−Ｓｅのうち少なくとも一つを含む材料によって構成されている。電荷発生部４の表面４ａ上には、該表面４ａ全体を覆うように電極５２が設けられ、バイアス電圧を印加するためのボンディングワイヤ４１ａの一端が電極５２の表面に接続されている。

回路基板３は、電荷発生部４において発生した電荷を蓄積し転送する部材である。回路基板３は、例えばＡＳＩＣといった集積回路であり、ボンディングワイヤ４１ｂを介してベース基板２と電気的に接続されている。図２に示されるように、回路基板３は、Ｍ行×Ｎ列（Ｍ，Ｎは２以上の整数）の二次元状に配列された複数の画素回路部３ａを有する。複数の画素回路部３ａは、放射線イメージセンサ１Ａの複数の画素をそれぞれ構成する。各画素回路部３ａは、電荷発生部４から受けた電荷を蓄積するための容量部と、蓄積された電荷を容量部から出力するためのＭＯＳ型トランジスタとを有する。上述した複数のバンプ電極５１それぞれは、複数の画素回路部３ａそれぞれに一対一で対応して設けられており、各画素回路部３ａが有する容量部に接続されている。

また、回路基板３は、垂直シフトレジスタ部３ｂと、読出回路部３ｃとを更に有する。垂直シフトレジスタ部３ｂは、複数の画素回路部３ａに対して行方向に並んで配置されており、各行の画素回路部３ａに蓄積された電荷を各行毎に順に出力させる。読出回路部３ｃは、複数の画素回路部３ａに対して列方向に並んで配置されている。読出回路部３ｃは、複数の画素回路部３ａの各列に対応して設けられた複数の積分回路を含んでおり、これら複数の積分回路は、対応する列の画素回路部３ａから出力される電荷の量に応じた電圧値をそれぞれ生成する。読出回路部３ｃは、各積分回路から出力された電圧値を保持し、その保持した電圧値を逐次的に出力する。

図３は、回路基板３の内部構成を概略的に示す図である。なお、図３には、（Ｍ×Ｎ）個の画素回路部３ａを代表して、４×４個の画素回路部３ａが示されている。画素回路部３ａそれぞれは、容量部（キャパシタ）５及びＭＯＳ型トランジスタ７を含んで構成されている。

容量部５は、電荷発生部４から受け取った電荷を蓄積する。容量部５の一方の電極は、バンプ電極５１（図１を参照）が接続される接続パッド３７と、ＭＯＳ型トランジスタ７の一端（例えばドレイン領域）とに電気的に接続されている。容量部５の他方の電極は、接地電位線（ＧＮＤ線）３８に電気的に接続されている。

ＭＯＳ型トランジスタ７の他端（例えばソース領域）は、電荷を転送するために各列毎に設けられたＮ本のデータ配線（読出用配線）３４のうち、当該ＭＯＳ型トランジスタ７を有する画素回路部３ａが属する列に対応するデータ配線３４に接続されている。Ｎ本のデータ配線３４それぞれの一端は、読出回路部３ｃが有するＮ個の積分回路４２それぞれに接続されている。また、ＭＯＳ型トランジスタ７の制御端子（ゲート端子）は、各行毎に設けられたＭ本のゲート配線（制御用配線）３３のうち、当該ＭＯＳ型トランジスタ７を有する画素回路部３ａが属する行に対応するゲート配線３３に接続されている。Ｍ本のゲート配線３３は、垂直シフトレジスタ部３ｂに接続されている。垂直シフトレジスタ部３ｂは、ＭＯＳ型トランジスタ７の導通状態／非導通状態を各行毎に制御するための行選択信号を生成し、この行選択信号を、各行のゲート配線３３に対して順次提供する。

垂直シフトレジスタ部３ｂからゲート配線３３に出力される行選択信号が非有意値（ＭＯＳ型トランジスタ７のオフ電圧）であるとき、電荷発生部４から送られる電荷は、データ配線３４に出力されることなく容量部５に蓄積される。一方、行選択信号が有意値（ＭＯＳ型トランジスタ７のオン電圧）であるとき、ＭＯＳ型トランジスタ７が導通状態となり、容量部５に蓄積されていた電荷は、ＭＯＳ型トランジスタ７を経てデータ配線３４へ出力される。容量部５から出力された電荷は、データ配線３４を通って積分回路４２へ送られる。

積分回路４２は、アンプ４２ａ、容量素子４２ｂ、及び放電用スイッチ４２ｃを含む、いわゆる電荷積分型の構成を備えている。容量素子４２ｂ及び放電用スイッチ４２ｃは、互いに並列に接続され、且つアンプ４２ａの入力端子と出力端子との間に接続されている。アンプ４２ａの入力端子はデータ配線３４に接続されている。放電用スイッチ４２ｃには、リセット用配線４６を介してリセット制御信号ＲＥが提供される。

リセット制御信号ＲＥは、Ｎ個の積分回路４２それぞれの放電用スイッチ４２ｃの開閉動作を指示する。例えば、リセット制御信号ＲＥが非有意値（例えばハイレベル）であるときに、放電用スイッチ４２ｃが閉じて、容量素子４２ｂが放電され、積分回路４２の出力電圧値が初期化される。また、リセット制御信号ＲＥが有意値（例えばローレベル）であるときに、放電用スイッチ４２ｃが開いて、積分回路４２に入力された電荷が容量素子４２ｂに蓄積され、その蓄積電荷量に応じた電圧値が積分回路４２から出力される。

読出回路部３ｃは、Ｎ個の保持回路４４を更に有する。各保持回路４４は、入力用スイッチ４４ａ、出力用スイッチ４４ｂ及び電圧保持部４４ｃを含む。電圧保持部４４ｃの一端は、入力用スイッチ４４ａを介して積分回路４２の出力端に接続され、電圧保持部４４ｃの他端は、出力用スイッチ４４ｂを介して電圧出力用配線４８と接続されている。入力用スイッチ４４ａには、保持用配線４５を介して保持制御信号Ｈｄが与えられる。保持制御信号Ｈｄは、Ｎ個の保持回路４４それぞれの入力用スイッチ４４ａの開閉動作を指示する。保持回路４４の出力用スイッチ４４ｂには、水平シフトレジスタ４９から列選択信号が与えられる。列選択信号は、対応する列の保持回路４４の出力用スイッチ４４ｂの開閉動作を指示する。

保持制御信号Ｈｄがハイレベルからローレベルに転じると、入力用スイッチ４４ａが閉状態から開状態に転じて、そのときに保持回路４４に入力されている電圧値が電圧保持部４４ｃに保持される。その後、水平シフトレジスタ４９からの列選択信号が各列毎にローレベルからハイレベルに順に転じると、出力用スイッチ４４ｂが順次閉じて、電圧保持部４４ｃに保持されている電圧値が各列毎に電圧出力用配線４８へ順次出力される。

図４〜図７は、回路基板３の詳細な構造を示す図である。図４及び図５は、回路基板３の一部を拡大して示す上面図である。なお、図５は、各画素回路部３ａが有する上部金属膜（トップメタル）３６を省略した様子を示している。図６は、図５のVI−VI断面を示す断面図である。図７は、図５のVII−VII断面を示す断面図である。図６及び図７には、電荷発生部４及びバンプ電極５１が併せて示されている。

図４〜図７に示されるように、本実施形態の回路基板３は、半導体基板１０と、半導体基板１０の表面１０ａ上に設けられた配線層２０とを有する。半導体基板１０は、例えばＳｉからなり、その導電型は例えばｐ型である。表面１０ａには、不純物拡散領域１２ａ〜１２ｄが各画素回路部３ａ毎に一つずつ形成されている。不純物拡散領域１２ａ〜１２ｄは、半導体基板１０とは異なる導電型（例えばｎ型）を与える不純物が半導体基板１０の表面１０ａに高濃度に拡散されて成る。

配線層２０は、絶縁層２１の内部に形成された４層の配線層を有する。絶縁層２１は、例えば半導体基板１０上にＣＶＤ等により成膜されたシリコン酸化物（一例ではＳｉＯ_２）によって構成されている。半導体基板１０に最も近い第１層目には、ゲート電極３２及び導電体層３１が各画素回路部３ａ毎に一つずつ形成されている。ゲート電極３２は、ＭＯＳ型トランジスタ７のゲート電極であり、半導体基板１０の一部の領域上に絶縁酸化膜２３を挟んで配置されている。絶縁酸化膜２３は、例えば半導体基板１０の表面を酸化することによって好適に形成される。従って、半導体基板１０がＳｉ基板である場合、絶縁酸化膜２３はＳｉＯ_２を主に含む。前述した不純物拡散領域１２ａ及び１２ｂは、半導体基板１０の該一部の領域を挟んで配置されている。不純物拡散領域１２ａ及び１２ｂは、ＭＯＳ型トランジスタ７のドレイン領域及びソース領域として機能する。

導電体層３１は、半導体基板１０の別の一部の領域１０ｂ上に設けられている。一部の領域１０ｂは、半導体基板１０の厚さ方向においては半導体基板１０の表面１０ａを含む表層部分に存在し、半導体基板１０の表面１０ａに沿った面内においては、導電体層３１の直下に位置する領域を含む。また、一部の領域１０ｂは、導電体層３１の直下に位置する領域の周囲の領域をも含むことがある。但し、本実施形態では、後述する不純物拡散領域１２ｃ，１２ｄは一部の領域１０ｂに含まれない。導電体層３１と半導体基板１０の該一部の領域との間には、絶縁層２２が挟まれている。絶縁層２２は、絶縁酸化膜２３と同様に、例えば半導体基板１０の表面を酸化することによって好適に形成される。従って、半導体基板１０がＳｉ基板である場合、絶縁層２２はＳｉＯ_２を主に含む。好適な実施例では、絶縁層２２は絶縁酸化膜２３と同時に形成される。また、好適な実施例では、導電体層３１は、ＭＯＳ型トランジスタ７のゲート電極３２の構成材料と同一の材料から成り、ゲート電極３２と同時に形成される。導電体層３１、絶縁層２２、及び半導体基板１０の一部の領域１０ｂは容量部５を構成し、導電体層３１に電荷が蓄積される。

本実施形態の容量部５は、前述した不純物拡散領域１２ｃ及び１２ｄを更に有する。不純物拡散領域１２ｃ及び１２ｄは、半導体基板１０の一部の領域１０ｂを挟むように、一部の領域１０ｂに隣接して配置されている。好適な実施例では、不純物拡散領域１２ｃ及び１２ｄは、ＭＯＳ型トランジスタ７の不純物拡散領域１２ａ及び１２ｂと同時に形成される。

配線層２０は、第２層目及び第３層目に形成された複数の層内配線２４と、第３層目に形成されたゲート配線３３と、第４層目（最上層）に形成されたデータ配線３４、バイアス配線３５、及び上部金属膜（トップメタル）３６とを更に有する。

容量部５の導電体層３１は、図７に示されるように、層内配線２４及び層間配線２６を介して、上部金属膜３６と電気的に接続されている。更に、導電体層３１は、層内配線２４及び層間配線２６を介して、ＭＯＳ型トランジスタ７のドレイン領域である不純物拡散領域１２ａと電気的に接続されている。なお、上部金属膜３６の上面には、絶縁層２１がエッチングにより除去されて開口が形成されている。該開口から露出した金属膜３６の表面は接続パッド３７となっており、接続パッド３７上にはバンプ電極５１が配置されている。これにより、導電体層３１は、上部金属膜３６及びバンプ電極５１を介して電荷発生部４と電気的に接続されることとなる。また、不純物拡散領域１２ｃ及び１２ｄは、図５に示されるように、層内配線２４及び図示しない層間配線を介して、バイアス配線３５と電気的に接続されている。なお、バイアス配線３５には、所定の大きさの一定電圧が常に印加される。

ＭＯＳ型トランジスタ７のゲート電極３２は、図５に示されるように、層内配線２４及び図示しない層間配線を介して、ゲート配線３３と電気的に接続されている。また、ＭＯＳ型トランジスタ７のソース領域である不純物拡散領域１２ｂは、図５に示されるように、層内配線２４及び図示しない層間配線を介して、データ配線３４と電気的に接続されている。

なお、半導体基板１０の表面１０ａには、不純物拡散領域１２ａ〜１２ｄとは別に、複数の不純物拡散領域１４が形成されている。複数の不純物拡散領域１４は、半導体基板１０と同じ導電型（例えばｐ型）を与える不純物が半導体基板１０の表面１０ａに高濃度に拡散されて成る。図４及び図５に示されるように、複数の不純物拡散領域１４は、列方向に延びる細長形状をしており、行方向において複数の画素回路部３ａと交互に配置されている。図５に示されるように、各不純物拡散領域１４は、層内配線２４及び図示しない層間配線を介して、バイアス配線３５と電気的に接続されている。

以上の構成を備える本実施形態による放射線イメージセンサ１Ａによって得られる効果について説明する。本実施形態の放射線イメージセンサ１Ａでは、電荷を蓄積する容量部５が、半導体基板１０の一部の領域１０ｂと、該一部の領域１０ｂ上に設けられた導電体層３１と、該一部の領域１０ｂ及び該導電体層３１の間に挟まれた絶縁層２２とを含んでいる。このように、容量部５の一対の電極のうち一方が半導体基板１０の一部によって構成されることにより、以下の効果が得られる。

すなわち、絶縁層２２を例えば半導体基板１０の表面の酸化によって形成することができるので、ＣＶＤ等により成膜する場合と比較して、絶縁層２２を高品質で且つ薄く形成することができる。従って、容量部５の単位面積当たりの容量値を大きくすることができる。これにより、一つの画素回路部３ａに必要な面積を抑えつつ、容量部５の蓄積電荷量を多くすることができる。

加えて、容量部５の蓄積電荷量が多くなると飽和電荷量の増加につながり、飽和の抑制にも寄与する。従って、或る画素回路部３ａのＭＯＳ型トランジスタ７が何らかの理由により動作しない場合や、大量の放射線の入射により電荷発生部４から過剰な電荷が流入した場合であっても、その画素回路部３ａの容量部５の飽和を抑えて、容量部５の故障や電荷の溢れ出しを低減することができる。

更に、容量部５の絶縁層２２及び導電体層３１を、ＭＯＳ型トランジスタ７の絶縁酸化膜２３及びゲート電極３２と同様のプロセスにより形成することが可能となる。従って、製造工程を簡易にすることができ、また、容量部５をＭＯＳ型トランジスタ７と同時に形成すれば、製造工程を少なくすることができる。

また、本実施形態のように、導電体層３１は、ＭＯＳ型トランジスタ７のゲート電極３２の構成材料と同一の材料から成ることができる。これにより、ＭＯＳ型トランジスタ７を形成する工程において容量部５を同時に形成することができるので、製造工程数をより少なくすることができる。

また、本実施形態のように、バルク状の電荷発生部４と回路基板３とは、フリップチップボンディング等のバンプボンディングにより互いに接続されてもよい。これにより、電荷発生部４を回路基板３上に好適に配置することができる。

なお、本実施形態では、半導体基板１０をｐ型とし、不純物拡散領域１２ａ〜１２ｄをｎ型とする例が示された。この場合、ＭＯＳ型トランジスタ７はｎＭＯＳ型となる。半導体基板１０及び不純物拡散領域１２ａ〜１２ｄの導電型はこの組み合わせに限られず、例えば、半導体基板１０をｎ型とし、不純物拡散領域１２ａ〜１２ｄをｐ型としてもよい。この場合、ＭＯＳ型トランジスタ７はｐＭＯＳ型となる。なお、この場合、不純物拡散領域１４は高濃度のｎ型であるとよい。

（第１の変形例）
図８は、上記実施形態の第１変形例に係る回路基板３Ａの一部を拡大して示す上面図であって、図５と同様に、各画素回路部３ａが有する上部金属膜（トップメタル）を省略した様子を示している。なお、本変形例の回路基板３Ａの構成は、以下に述べる点を除き、上記実施形態の回路基板３の構成と同様である。

図８に示されるように、本変形例の回路基板３Ａでは、上記実施形態とは異なり、バイアス配線３５と不純物拡散領域１２ｃ，１２ｄとを接続する層内配線が設けられていない。その代わりに、不純物拡散領域１２ｃ及び１２ｄと導電体層３１とを互いに電気的に接続する層内配線２４が設けられている。

不純物拡散領域１２ｃ及び１２ｄは半導体基板１０の一部の領域１０ｂ（図６を参照）に隣接して配置されているので、不純物拡散領域１２ｃ及び１２ｄと半導体基板１０とは互いにｐｎ接合を成す。そして、本変形例では、不純物拡散領域１２ｃ及び１２ｄが導電体層３１と短絡されている。このような構成において、容量部５の電荷蓄積量が或る閾値を超えた場合、余剰電荷が不純物拡散領域１２ｃ及び１２ｄを介して導電体層３１と半導体基板１０との間を流れるので、余剰電荷を解消することができる。従って、本変形例によれば、或る画素回路部３ａのＭＯＳ型トランジスタ７が何らかの理由により動作しない場合や、大量の放射線の入射によって過剰な電荷が発生した場合においても、容量部５の故障や電荷の溢れ出しを更に低減することができる。

また、半導体基板１０と不純物拡散領域１２ｃ及び１２ｄとの間のｐｎ接合部分には、容量成分が存在する。そして、この容量成分が容量部５の容量値の増大に寄与することとなる。従って、本変形例によれば、各画素回路部３ａの面積を抑えつつ、容量部５の蓄積電荷量を更に多くすることができる。

なお、本変形例では、一部の領域１０ｂと不純物拡散領域１２ｃ及び１２ｄとの間のｐｎ接合部分は、回路基板３Ａの厚さ方向から見て、導電体層３１と重ならない位置に離間して設けられるとよい。言い換えれば、これらのｐｎ接合部分は、導電体層３１の下部を覆うように一体的には形成されない。これにより、ｐｎ接合部分の表面積を抑え、暗電流を低減することができる。また、本変形例のように、導電体層３１の直下の領域から不純物拡散領域１２ｃ及び１２ｄが離間していないことが好ましい。直下の領域と不純物拡散領域１２ｃ及び１２ｄとが離間することで増大した容量部５の面積が画素ピッチの増大を招くと、バンプ電極５１同士の間隔が広がることとなり、電荷発生部４で発生した電荷をバンプ電極５１を介して容量部５へ伝送するために必要な電圧が大きくなる。また、導電体層３１の直下の領域から不純物拡散領域１２ｃ及び１２ｄが離間していないことによって画素面積を小さくできるので、画素ピッチを狭くして解像度を高めることもできる。すなわち、回路基板３Ａの厚さ方向から見たとき、導電体層３１の縁と不純物拡散領域１２ｃ及び１２ｄの縁とが略一致することで、最も効率的に本変形例の効果を得ることができる。

（第２の変形例）
図９及び図１０は、上記実施形態の第２変形例に係る放射線イメージセンサ１Ｃの構成を示す断面図であって、図５のVI−VI断面及びVII−VII断面に相当する断面をそれぞれ示している。

本変形例の放射線イメージセンサ１Ｃと上記実施形態の放射線イメージセンサ１Ａとの相違点は、回路基板と電荷発生部との接続方式である。図９及び図１０に示されるように、本変形例では、回路基板３と電荷発生部４Ａとの間にバンプ電極が設けられておらず、回路基板３（特に接続パッド３７）と電荷発生部４Ａとが直接接触している。この場合、電荷発生部４Ａは、上記実施形態のようにバルク状のものが用いられる形態とは異なり、放射線を吸収して電荷を発生する材料（例えばＣｄＴｅ）が、回路基板３上に蒸着されて成る。

本変形例のように、電荷発生部４Ａは、回路基板３上に蒸着により形成されてもよい。これにより、電荷発生部４を回路基板３上に好適に配置することができる。

（第３の変形例）

図１１及び図１２は、上記実施形態の第３変形例を示す図である。図１１は、本変形例の回路基板３Ｂの一部を拡大して示す上面図である。なお、図１１は、各画素回路部３ａが有する上部金属膜３６を省略した様子を示している。図１２は、図１１のXII−XII断面を示す断面図である。図１２には、電荷発生部４及びバンプ電極５１が併せて示されている。

図１１及び図１２に示されるように、本変形例の回路基板３Ｂは、上記実施形態の回路基板３の構成に加えて、第２の導電体層３９ａと、第３の導電体層３９ｂとを更に有している。第２の導電体層３９ａは、配線層２０の第２層目に形成されており、上部金属膜３６の下面に沿って延びている。第２の導電体層３９ａは、層間配線２６を介して導電体層３１及び上部金属膜３６と電気的に接続されている。第３の導電体層３９ｂは、配線層２０の第３層目に形成され、上部金属膜３６と第２の導電体層３９ａとの間に配置されており、上部金属膜３６の下面に沿って延びている。第３の導電体層３９ｂは、層間配線２６を介してバイアス配線３５と電気的に接続されており、また、層内配線２４及び層間配線２６を介して不純物拡散領域１４と電気的に接続されている。

本変形例では、第２の導電体層３９ａと第３の導電体層３９ｂとが絶縁層２１を挟んで互いに対向しており、また、上部金属膜３６と第３の導電体層３９ｂとが絶縁層２１を挟んで互いに対向している。従って、第２の導電体層３９ａと第３の導電体層３９ｂとの間、及び上部金属膜３６と第３の導電体層３９ｂとの間に、電荷を蓄積するための容量成分が生じる。このように、導電体層が２層以上設けられることによって、容量部５の容量値を更に高め、電荷をより多く蓄積することができる。従って、ＭＯＳ型トランジスタ７が何らかの理由により動作しない場合や、電荷発生部４から過剰な電荷が流入した場合であっても、容量部５の飽和を抑えて、容量部５の故障や電荷の溢れ出しをより一層低減することができる。

本発明による放射線イメージセンサは、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では半導体基板としてＳｉ基板を例示したが、本発明の半導体基板としてはこれ以外にも様々な半導体材料を適用することができる。

１Ａ，１Ｃ…放射線イメージセンサ、２…ベース基板、３，３Ａ，３Ｂ…回路基板、３ａ…画素回路部、３ｂ…垂直シフトレジスタ部、３ｃ…読出回路部、４，４Ａ…電荷発生部、５…容量部、７…ＭＯＳ型トランジスタ、１０…半導体基板、１２ａ〜１２ｄ…不純物拡散領域、１４…不純物拡散領域、２０…配線層、２１，２２…絶縁層、２３…絶縁酸化膜、２４…層内配線、２６…層間配線、３１…導電体層、３２…ゲート電極、３３…ゲート配線、３４…データ配線、３５…バイアス配線、３６…上部金属膜、３７…接続パッド、４２…積分回路、４４…保持回路、５１…バンプ電極。

Claims

放射線を吸収して電荷を発生する電荷発生部と、前記電荷発生部において発生した電荷を画素回路部毎に蓄積し、各画素回路部から前記電荷を転送する回路基板とを備え、前記電荷発生部が前記回路基板上に配置されて成る放射線イメージセンサであって、
前記回路基板は半導体基板を有し、
各画素回路部は、
前記半導体基板上に形成され、前記電荷発生部において発生した電荷を蓄積する容量部と、
前記半導体基板上に形成され、前記容量部に一端が接続され、各画素回路部から出力された電荷を転送するための読出用配線に他端が接続されたＭＯＳ型トランジスタと
を有し、
前記容量部が、前記半導体基板の一部の領域と、前記一部の領域上に設けられ、各画素回路部の配線を介して前記電荷発生部と電気的に接続されるとともに、前記配線から分岐した配線を介して前記ＭＯＳ型トランジスタの前記一端と電気的に接続された導電体層と、前記一部の領域及び前記導電体層の間に挟まれた絶縁層とを含むことを特徴とする、放射線イメージセンサ。
前記導電体層が、前記ＭＯＳ型トランジスタのゲート電極の構成材料と同一の材料から成ることを特徴とする、請求項１に記載の放射線イメージセンサ。
前記容量部が、前記半導体基板とは異なる導電型を与える不純物が前記半導体基板の前記一部の領域に隣接する領域に拡散されて成る不純物拡散領域を更に有し、
前記不純物拡散領域と前記導電体層とが互いに電気的に接続されていることを特徴とする、請求項１または２に記載の放射線イメージセンサ。
バルク状の前記電荷発生部と前記回路基板とがバンプボンディングにより互いに接続されていることを特徴とする、請求項１〜３のいずれか一項に記載の放射線イメージセンサ。
前記電荷発生部は、放射線を吸収して電荷を発生する材料が前記回路基板上に蒸着されて成ることを特徴とする、請求項１〜３のいずれか一項に記載の放射線イメージセンサ。