TWI648847B - 放射線影像感測器 - Google Patents
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Abstract
放射線影像感測器1A包含：電荷產生部4、累積且傳送電荷產生部4中產生之電荷之電路基板3。電路基板3具有：半導體基板10、累積電荷產生部4中產生之電荷之電容部5、及配置於半導體基板10上之MOS型電晶體7。MOS型電晶體7包含：連接於電容部5之一端、及與用以傳送電荷之配線連接之另一端。電容部5包含：半導體基板10之一部分之區域10b、配置於一部分之區域10b上且與電荷產生部4電性連接之導電體層31、及夾於一部分之區域10b與導電體層31間之絕緣層22。
Description
本發明係關於放射線影像感測器。
於專利文獻1，記述有用以獲得數位放射線寫真影像之裝置。該裝置係將放射線直接轉換成電性信號之直接轉換型，具備鄰接配置於介電質基板之上表面之電荷累積用之電容器及電荷傳送用之電晶體。
專利文獻1：日本特開平6-342098號公報
作為用以將X射線圖像等之放射線圖像轉換成電性圖像資料之固體攝像裝置，已知有在將放射線圖像轉換成光學影像後，拍攝該光學影像且獲得圖像資料之方式(間接轉換方式)之裝置。又，作為上述固體攝像裝置，亦有直接拍攝放射線圖像且獲得圖像資料之方式(直接轉換方式)之裝置。於直接轉換方式之裝置中，例如將放射線直接轉換成電荷之固體材料(CdTe等)被設置於進行電荷之累積及傳送之電路基板上。
於直接轉換方式之裝置中，用以進行電荷之累積之電容元件(電容器)必須於電路基板上配置於每個像素。電容元件係例如具備：第1層，其形成於玻璃基板上且包含導電材料(金屬或多晶矽等)；絕緣
膜，其成膜於第1層上且包含絕緣材料(SiO2等)；及第2層，其形成於絕緣膜上且包含導電材料。具有此種構成之電容元件係具有下述問題點。絕緣膜之厚度越薄，每個單位面積之電容值越大。然而，於將絕緣膜藉由CVD(Chemical Vapor Deposition：化學氣相沈積)等成膜之情形時，為了防止第1層與第2層之短路，絕緣膜必須具備某種程度之厚度，因而，難以將每個單位面積之電容值設為較大。
本發明之一態樣之目的在於提供一種可簡單將電容部之每個單位面積之電容值設為較大之放射線影像感測器。
本發明之一態樣係放射線影像感測器，具備：吸收放射線且產生電荷之電荷產生部、及累積並傳送電荷產生部中產生之電荷之電路基板；電荷產生部配置於電路基板上，電路基板具有：半導體基板、累積電荷產生部中產生之電荷之電容部、及包含配置於半導體基板上且與電容部連接之一端及與用以傳送電荷之配線連接之另一端之MOS型電晶體；電容部包含：半導體基板之一部分之區域、配置於一部分之區域上且與電荷產生部電性連接之導電體層、及夾於一部分之區域與導電體層間之絕緣層。
於本態樣中，累積電荷之電容部包含：半導體基板之一部分之區域、配置於該一部分之區域上之導電體層、及夾於該一部分區域及該導電體層間之絕緣層。即，半導體基板之一部分之區域與導電體層係介隔絕緣層對向，半導體基板之一部分之區域係作為電容部中的一個電極而發揮功能。因此，藉由本態樣，可獲得以下效果。可藉由例如半導體基板表面之氧化形成絕緣層。於該情形時，由於與將絕緣層藉由CVD等成膜之構成比較，可形成高品質且較薄之絕緣層，故而，可將電容部之每個單位面積之電容值設為較大。因此，可抑制各像素之面積之增加，且增加電容部之累積電荷量。若電容部之累積電荷量
增加，則各像素之飽和電荷量隨之增加，因而亦有助於飽和之抑制。因此，在某像素之電荷傳送用之電晶體因某種理由而不動作之情形、或藉由大量之放射線之入射而產生過量電荷之情形等時，亦可抑制該像素之電容部之飽和，且降低電容部之故障及電荷之溢出。因可藉由與MOS型電晶體之絕緣氧化膜或閘極電極相同之製程形成電容部，故可使製造步驟變得簡單。
於本態樣中，導電體層亦可由與MOS型電晶體之閘極電極之構成材料相同之材料構成。於該情形時，在形成MOS型電晶體時，因可同時形成電容部，故可使製造步驟數更少。
於本態樣中，電容部可進而具有：雜質擴散區域，其擴散有賦予與半導體基板不同之導電型之雜質；該雜質擴散區域鄰接於半導體基板之一部分之區域，雜質擴散區域與導電體層彼此電性連接。於該情形時，藉由半導體基板與雜質擴散區域形成pn接合。在電容部之電荷累積量超過某臨限值之情形時，因剩餘電荷通過雜質擴散區域流動於導電體層與半導體基板間，故可消除電荷之剩餘。因此，於某像素之電荷傳送用之電晶體因某種理由而不動作之情形、或藉由大量放射線之入射而產生過量電荷之情形時，亦可進而降低電容部之故障及電荷之溢出。由於上述半導體基板與雜質擴散區域間之pn接合部分具有電容成分，故該電容成分有助於增大電容部之電容值。因此，可抑制各像素之面積之增加，且進而增加電容部之累積電荷量。
於本態樣中，塊體狀之電荷產生部與電路基板亦可藉由凸塊接合而彼此連接。又，於本態樣中，電荷產生部亦可將吸收放射線且產生電荷之材料蒸鍍於電路基板上而構成。任意情形皆可將電荷產生部適當配置於電路基板上。
根據本發明之上述一態樣，可提供一種能簡單增大電容部之每
個單位面積之電容值之放射線影像感測器。
1A‧‧‧放射線影像感測器
1C‧‧‧放射線影像感測器
2‧‧‧基底基板
3‧‧‧電路基板
3A‧‧‧電路基板
3a‧‧‧像素電路部
3B‧‧‧電路基板
3b‧‧‧垂直位移暫存器部
3c‧‧‧讀取電路部
4‧‧‧電荷產生部
4A‧‧‧電荷產生部
4a‧‧‧電荷產生部表面
4b‧‧‧電荷產生部背面
5‧‧‧電容部
7‧‧‧MOS型電晶體
10‧‧‧半導體基板
10a‧‧‧半導體基板之表面
10b‧‧‧半導體基板之一部分之區域
12a~12d‧‧‧雜質擴散區域
14‧‧‧雜質擴散區域
20‧‧‧配線層
21‧‧‧絕緣層
22‧‧‧絕緣層
23‧‧‧絕緣氧化膜
24‧‧‧層內配線
26‧‧‧層間配線
31‧‧‧導電體層
32‧‧‧閘極電極
33‧‧‧閘極配線
34‧‧‧資料配線
35‧‧‧偏壓配線
36‧‧‧上部金屬膜
37‧‧‧連接焊墊
38‧‧‧接地電位線
39a‧‧‧第2導電體層
39b‧‧‧第3導電體層
41a‧‧‧接合線
41b‧‧‧接合線
42‧‧‧積分電路
42a‧‧‧放大器
42b‧‧‧電容元件
42c‧‧‧放電用開關
44‧‧‧保持電路
44a‧‧‧輸入用開關
44b‧‧‧輸出用開關
44c‧‧‧電壓保持部
45‧‧‧保持用配線
46‧‧‧重置用配線
48‧‧‧電壓輸出用配線
49‧‧‧水平位移暫存器
51‧‧‧凸塊電極
52‧‧‧電極
Hd‧‧‧保持控制信號
RE‧‧‧重置控制信號
圖1係顯示本發明之一實施形態之放射線影像感測器之構成之側剖面圖。
圖2係顯示放射線影像感測器具備之電路基板之構成之平面圖。
圖3係概略性顯示電路基板之內部構成之圖。
圖4係放大顯示電路基板之一部分之俯視圖。
圖5係放大顯示電路基板之一部分之俯視圖。
圖6係顯示圖5之VI-VI剖面之剖面圖。
圖7係顯示圖5之VII-VII剖面之剖面圖。
圖8係放大顯示第1變化例之電路基板之一部分之俯視圖。
圖9係顯示第2變化例之放射線影像感測器之構成之剖面圖。
圖10係顯示第2變化例之放射線影像感測器之構成之剖面圖。
圖11係作為第3變化例，放大顯示電路基板之一部分之俯視圖。
圖12係顯示圖11之XII-XII剖面之剖面圖。
以下，參照附加圖式詳細說明本發明之實施形態。另，於圖式之說明中，對同一要件標註同一符號且省略重複說明。
圖1係顯示本實施形態之放射線影像感測器1A之構成之側剖面圖。又，圖2係顯示放射線影像感測器1A具備之電路基板3之構成之平面圖。如圖1所示，本實施形態之放射線影像感測器1A具備：基底基板2、搭載於基底基板2上之電路基板3、及配置於電路基板3上之電荷產生部4。
電荷產生部4係吸收X射線等之放射線，而產生與該放射線量對應數量之電荷之塊體狀構件。電荷產生部4係呈沿電路基板3之上表面擴展之板狀，且具有表面4a及背面4b。於表面4a，入射X射線圖像等
之放射線圖像。背面4b係與電路基板3對向。背面4b係藉由使用複數個凸塊電極51之凸塊接合(例如覆晶接合)，而與電路基板3彼此電性連接。電荷產生部4係由包含例如CdTe、CdZnTe、GaAs、InP、T1Br、HgI2、PbI2、Si、Ge、及a-Se中至少一者之材料構成。於電荷產生部4之表面4a上，以覆蓋該表面4a整體之方式設置電極52，且用以施加偏移電壓之接合線41a之一端連接於電極52之表面。
電路基板3係累積且傳送電荷產生部4中產生之電荷之構件。電路基板3係例如所謂之ASIC之積體電路，通過接合線41b與基底基板2電性連接。如圖2所示，電路基板3具有M列×N行(M、N為2以上之整數)之二維狀排列之複數個像素電路部3a。複數個像素電路部3a分別構成放射線影像感測器1A之複數個像素。各像素電路部3a具有用以累積自電荷產生部4接收到之電荷之電容部、及用以自電容部輸出所累積之電荷之MOS型電晶體。上述之複數個凸塊電極51各者係一對一地與複數個像素電路部3a各者對應設置，且與各像素電路部3a所具有之電容部連接。
電路基板3係進而具有垂直位移暫存器部3b、及讀取電路部3c。垂直位移暫存器部3b係相對於複數個像素電路部3a沿列方向排列配置，且使累積於各列之像素電路部3a之電荷於各列依序輸出。讀取電路部3c係相對於複數個像素電路部3a沿行方向排列配置。讀取電路部3c係包含與複數個像素電路部3a之各行對應而設置之複數個積分電路，該等複數個積分電路係分別產生與自對應之行之像素電路部3a輸出之電荷之量相應之電壓值。讀取電路部3c係保持自各積分電路輸出之電壓值，且逐次輸出該保持之電壓值。
圖3係概略性顯示電路基板3之內部構成之圖。另，於圖3中，代表(M×N)個像素電路部3a，顯示有4×4個像素電路部3a。像素電路部3a分別包含電容部(電容器)5及MOS型電晶體7而構成。
電容部5係累積自電荷產生部4接收到之電荷。電容部5之一電極係與供凸塊電極51(參照圖1)連接之連接焊墊37、及MOS型電晶體7之一端(例如汲極區域)電性連接。電容部5之另一電極係與接地電位線(GND線)38電性連接。
MOS型電晶體7之另一端(例如源極區域)係與為了傳送電荷而設置於各行之N條資料配線(讀取用配線)34中，與具有該MOS型電晶體7之像素電路部3a所屬之行對應之資料配線34連接。即，MOS型電晶體7係包含有上述一端與上述另一端。N條資料配線34各者之一端係分別與讀取電路部3c具有之N個積分電路42連接。MOS型電晶體7之控制端子(閘極端子)係與設置於各列之M條閘極配線(控制用配線)33中，與具有該MOS型電晶體7之像素電路部3a所屬之列對應之閘極配線33連接。M條閘極配線33係與垂直位移暫存器部3b連接。垂直位移暫存器部3b係產生用以於各列控制MOS型電晶體7之導通狀態/非導通狀態之列選擇信號，且將該列選擇信號對各列之閘極配線33依序提供。
自垂直位移暫存器部3b輸出至閘極配線33之列選擇信號為非有意值(MOS型電晶體7之斷開電壓)時，自電荷產生部4發送之電荷係不輸出至資料配線34而累積於電容部5。列選擇信號為有意值(MOS型電晶體7之導通電壓)時，MOS型電晶體7成為導通狀態，累積於電容部5之電荷經由MOS型電晶體7向資料配線34輸出。自電容部5輸出之電荷係通過資料配線34向積分電路42發送。
積分電路42係包含放大器42a、電容元件42b、及放電用開關42c，具備所謂之電荷積分型之構成。電容元件42b及放電用開關42c係彼此並聯連接，且連接於放大器42a之輸入端子與輸出端子間。放大器42a之輸入端子係連接於資料配線34。對於放電用開關42c，通過重置用配線46提供重置控制信號RE。
重置控制信號RE係指示N個積分電路42各者之放電用開關42c之開關動作。例如，重置控制信號RE為非有意值(例如高位準)時，放電用開關42c關閉。藉此，電容元件42b放電，積分電路42之輸出電壓值初始化。重置控制信號RE為有意值(例如低位準)時，放電用開關42c打開。藉此，輸入至積分電路42之電荷累積於電容元件42b，且自積分電路42輸出與該累積電荷量相應之電壓值。
讀取電路部3c係進而具有N個保持電路44。各保持電路44係包含輸入用開關44a、輸出用開關44b、及電壓保持部44c。電壓保持部44c之一端係通過輸入用開關44a而與積分電路42之輸出端連接。電壓保持部44c之另一端係通過輸出用開關44b而與電壓輸出用配線48連接。於輸入用開關44a，通過保持用配線45賦予保持控制信號Hd。保持控制信號Hd係指示N個保持電路44各者之輸入用開關44a之開關動作。於保持電路44之輸出用開關44b，自水平位移暫存器49賦予行選擇信號。行選擇信號係指示對應之行之保持電路44之輸出用開關44b之開關動作。
若保持控制信號Hd自高位準轉變為低位準，則輸入用開關44a自關閉狀態轉變為開啟狀態。在輸入用開關44a自關閉狀態轉變為開啟狀態時輸入至保持電路44之電壓值保持於電壓保持部44c。其後，若來自水平位移暫存器49之行選擇信號於每行自低位準依序轉變為高位準，則輸出用開關44b依序關閉。藉此，電壓保持部44c所保持之電壓值係於各行依序向電壓輸出用配線48輸出。
圖4~圖7係顯示電路基板3之詳細構造之圖。圖4及圖5係放大顯示電路基板3之一部分之俯視圖。圖5係顯示省略各像素電路部3a具有之上部金屬膜(頂部金屬)36之情況。圖6係顯示圖5之VI-VI剖面之剖面圖。圖7係顯示圖5之VII-VII剖面之剖面圖。於圖6及圖7中同時顯示電荷產生部4及凸塊電極51。
如圖4~圖7所示，本實施形態之電路基板3係具有半導體基板10、及配置於半導體基板10之表面10a上之配線層20。半導體基板10係包含例如Si，其導電型為例如p型。於表面10a，於每個像素電路部3a逐個形成有雜質擴散區域12a~12d。於雜質擴散區域12a~12d內，賦予與半導體基板10不同之導電型(例如n型)之雜質係沿半導體基板10之表面10a高濃度地擴散。
配線層20係具有形成於絕緣層21之內部之4層配線層。絕緣層21係由例如於半導體基板10上藉由CVD等成膜之矽氧化物(一例為SiO2)構成。於最接近半導體基板10之第1層，於每個像素電路部3a逐個形成有閘極電極32及導電體層31。閘極電極32係MOS型電晶體7之閘極電極，且於半導體基板10之一部分之區域上隔著絕緣氧化膜23配置。即，閘極電極32係介隔絕緣氧化膜23與半導體基板10之一部分之區域對向。絕緣氧化膜23係藉由氧化例如半導體基板10之表面而形成。因此，半導體基板10為Si基板之情形時，絕緣氧化膜23主要包含SiO2。如上所述之雜質擴散區域12a及12b係隔著半導體基板10之該一部分之區域而配置。雜質擴散區域12a及12b係作為MOS型電晶體7之汲極區域及源極區域而發揮功能。
導電體層31係配置於半導體基板10之其他一部分之區域10b上。一部分之區域10b係在半導體基板10之厚度方向上存在於包含半導體基板10之表面10a之表層部分，且於沿著半導體基板10之表面10a之面內，包含位於導電體層31之正下方之區域。一部分之區域10b有時亦包含位於導電體層31之正下方之區域周圍之區域。於本實施形態中，下述之雜質擴散區域12c、12d不包含於一部分之區域10b。於導電體層31與半導體基板10之一部分之區域10b間，夾著絕緣層22。即，導電體層31係介隔絕緣層22而與半導體基板10之一部分之區域10b對向。絕緣層22係與絕緣氧化膜23同樣，藉由氧化例如半導體基板10之
表面而形成。因此，半導體基板10為Si基板之情形時，絕緣層22主要包含SiO2。絕緣層22亦可與絕緣氧化膜23同時形成。導電體層31係可由與MOS型電晶體7之閘極電極32之構成材料相同之材料構成，且與閘極電極32同時形成。導電體層31、絕緣層22、及半導體基板10之一部分之區域10b係構成電容部5，且於導電體層31累積電荷。
本實施形態之電容部5係進而具有上述之雜質擴散區域12c及12d。雜質擴散區域12c及12d係以隔著半導體基板10之一部分之區域10b之方式，與一部分之區域10b鄰接而配置。雜質擴散區域12c及12d亦可與MOS型電晶體7之雜質擴散區域12a及12b同時形成。雜質擴散區域12c與雜質擴散區域12d彼此分離。
配線層20進而具有形成於第2層及第3層之複數個層內配線24、形成於第3層之閘極配線33、形成於第4層(最上層)之資料配線34、偏壓配線35、及上部金屬膜(頂部金屬)36。
電容部5之導電體層31係如圖7所示，通過層內配線24及層間配線26，與上部金屬膜36電性連接。導電體層31係通過層內配線24及層間配線26，與MOS型電晶體7之汲極區域即雜質擴散區域12a電性連接。於上部金屬膜36之上表面，藉由蝕刻去除絕緣層21而形成開口。自該開口露出之金屬膜36之表面係作為連接焊墊37發揮功能，且於連接焊墊37上配置有凸塊電極51。藉此，導電體層31係通過上部金屬膜36及凸塊電極51，與電荷產生部4電性連接。雜質擴散區域12c及12d係如圖5所示，通過層內配線24及未圖示之層間配線，與偏壓配線35電性連接。對偏壓配線35始終施加特定大小之固定電壓。
MOS型電晶體7之閘極電極32係如圖5所示，通過層內配線24及未圖示之層間配線，與閘極配線33電性連接。MOS型電晶體7之源極區域即雜質擴散區域12b係如圖5所示，通過層內配線24及未圖示之層間配線，而與資料配線34電性連接。
於半導體基板10之表面10a，除了雜質擴散區域12a~12d，另形成有複數個雜質擴散區域14。於複數個雜質擴散區域14，賦予與半導體基板10相同導電型(例如p型)之雜質係於半導體基板10之表面10a高濃度地擴散。如圖4及圖5所示，複數個雜質擴散區域14係沿行方向延伸之細長形狀，且於列方向上與複數個像素電路部3a交替配置。如圖5所示，各雜質擴散區域14係通過層內配線24及未圖示之層間配線，而與偏壓配線35電性連接。
說明藉由具備以上構成之放射線影像感測器1A所獲得之效果。於放射線影像感測器1A中，累積電荷之電容部5係包含有半導體基板10之一部分之區域10b、配置於該一部分之區域10b上之導電體層31、及夾於該一部分之區域10b及該導電體層31之間之絕緣層22。即，半導體基板10之一部分之區域10b與導電體層31係介隔絕緣層22對向，且電容部5之一對電極中之一者係由半導體基板10之一部分構成。於本實施形態中，藉由其等獲得以下效果。
因可藉由例如半導體基板10之表面之氧化形成絕緣層22，故與藉由CVD等使絕緣層22成膜之構成比較，可形成高品質且較薄之絕緣層22。因此，可增大電容部5之每個單位面積之電容值。藉此，可抑制一個像素電路部3a所必要之面積之增加，且增加電容部5之累積電荷量。
由於若電容部5之累積電荷量增加，則飽和電荷量隨之增加，因而亦有助於飽和之抑制。因此，在某像素電路部3a之MOS型電晶體7因某種理由而不動作之情形、或藉由大量放射線之入射而自電荷產生部4流入過量電荷之情形等時，亦可抑制該像素電路部3a之電容部5之飽和，且降低電容部5之故障及電荷之溢出。
可藉由與MOS型電晶體7之絕緣氧化膜23及閘極電極32同樣之製程形成電容部5之絕緣層22及導電體層31。因此，製造步驟簡單。若
與MOS型電晶體7同時形成電容部5，則可減少製造步驟。
導電體層31係由與MOS型電晶體7之閘極電極32之構成材料相同之材料構成。藉此，因可在形成MOS型電晶體7之步驟中同時形成電容部5，故可進而減少製造步驟數。導電體層31亦可由與MOS型電晶體7之閘極電極32之構成材料不同之材料構成。
塊體狀之電荷產生部4與電路基板3係藉由覆晶接合等之凸塊接合而彼此連接。藉此，可將電荷產生部4適當配置於電路基板3上。
於本實施形態中，顯示有將半導體基板10設為p型，且將雜質擴散區域12a~12d設為n型之例。於該情形時，MOS型電晶體7為nMOS型。半導體基板10及雜質擴散區域12a~12d之導電型係未限定於該組合，例如亦可將半導體基板10設為n型，且將雜質擴散區域12a~12d設為p型。該情形時，MOS型電晶體7為pMOS型。另，該情形時，雜質擴散區域14可為高濃度之n型。
圖8係放大顯示上述實施形態之第1變化例之電路基板3A之一部分之俯視圖，與圖5同樣顯示有省略各像素電路部3a具有之上部金屬膜(頂部金屬)之情況。本變化例之電路基板3A之構成係除了下述方面外，與上述實施形態之電路基板3之構成相同。
如圖8所示，於本變化例之電路基板3A中，與上述實施形態不同，未設置連接偏壓配線35與雜質擴散區域12c、12d之層內配線。取而代之，設置有將雜質擴散區域12c及12d與導電體層31彼此電性連接之層內配線24。
由於雜質擴散區域12c及12d係鄰接配置於半導體基板10之一部分之區域10b(參照圖6)，因而藉由雜質擴散區域12c及12d與半導體基板10形成有pn接合。雜質擴散區域12c及12d係與導電體層31短路。在此種構成中，在電容部5之電荷累積量超過某臨限值之情形時，因剩餘
電荷通過雜質擴散區域12c及12d流動於導電體層31與半導體基板10間，故可消除剩餘電荷。因此，根據本變化例，於某像素電路部3a之MOS型電晶體7因某種理由而不動作之情形、或藉由大量放射線之入射而產生過量電荷之情形等時，亦可進而降低電容部5之故障及電荷之溢出。
半導體基板10與雜質擴散區域12c及12d之間之pn接合部分係具有電容成分。該電容成分係有助於電容部5之電容值之增大。因此，根據本變化例，可抑制各像素電路部3a之面積之增加，且可進而增加電容部5之累積電荷量。
於本變化例中，一部分之區域10b與雜質擴散區域12c之間之pn接合部分、及一部分之區域10b與雜質擴散區域12d之間之pn接合部分係自電路基板3A之厚度方向而視，配置於不與導電體層31重疊之位置，且彼此分離。換言之，該等pn接合部分未以覆蓋導電體層31之下部之方式一體化形成。藉此，可抑制pn接合部分之表面積，且降低暗電流。又，於本變化例中，雜質擴散區域12c及12d未自導電體層31之正下方之區域分離。於導電體層31之正下方之區域與雜質擴散區域12c及12d分離之情形時，因電容部5之面積增大，故像素間距增大。由於若像素間距增大，則凸塊電極51彼此之間隔變寬，因而為將電荷產生部4產生之電荷通過凸塊電極51向電容部5傳送所必要之電壓變大。又，因藉由不使雜質擴散區域12c及12d自導電體層31之正下方之區域分離可使像素面積變小，故亦可使像素間距變窄而提高解析度。即，自電路基板3A之厚度方向而視時，藉由使導電體層31之邊與雜質擴散區域12c及12d之邊大致一致，可有效獲得本變化例之效果。
圖9及圖10係顯示上述實施形態之第2變化例之放射線影像感測器1C之構成之剖面圖，且分別顯示有相當於圖5之VI-VI剖面及VII-
VII剖面之剖面。
本變化例之放射線影像感測器1C與上述實施形態之放射線影像感測器1A之不同點係電路基板與電荷產生部之連接構成。如圖9及圖10所示，於本變化例中，未於電路基板3與電荷產生部4A間設置凸塊電極，電路基板3(尤其連接焊墊37)與電荷產生部4A直接接觸。該情形時，電荷產生部4A係與如上述實施形態般使用塊體狀者之形態不同，吸收放射線且產生電荷之材料(例如CdTe)係蒸鍍於電路基板3上而構成。
如本變化例，電荷產生部4A亦可藉由蒸鍍而形成於電路基板3上。藉此，可將電荷產生部4適當配置於電路基板3上。
圖11及圖12係顯示上述實施形態之第3變化例之圖。圖11係放大顯示本變化例之電路基板3B之一部分之俯視圖。圖11係顯示省略各像素電路部3a具有之上部金屬膜36之情況。圖12係顯示圖11之XII-XII剖面之剖面圖。於圖12中，同時顯示有電荷產生部4及凸塊電極51。
如圖11及圖12所示，本變化例之電路基板3B係除了上述實施形態之電路基板3之構成外，進而具有第2導電體層39a、及第3導電體層39b。第2導電體層39a係形成於配線層20之第2層，且沿上部金屬膜36之下表面延伸。第2導電體層39a係通過層間配線26與導電體層31及上部金屬膜36電性連接。第3導電體層39b形成於配線層20之第3層，且配置於上部金屬膜36與第2導電體層39a間，並沿上部金屬膜36之下表面延伸。第3導電體層39b係通過層間配線26而與偏壓配線35電性連接，且通過層內配線24及層間配線26而與雜質擴散區域14電性連接。
於本變化例中，第2導電體層39a與第3導電體層39b係隔著絕緣層21而彼此對向，且上部金屬膜36與第3導電體層39b係隔著絕緣層21而彼此對向。因此，於第2導電體層39a與第3導電體層39b間、及上部金
屬膜36與第3導電體層39b間，產生用以累積電荷之電容成分。如此，因藉由設置2層以上導電體層，進而提高電容部5之電容值，故可更多地累積電荷。因此，在MOS型電晶體7因某種理由而不動作之情形、或自電荷產生部4流入過量電荷之情形等時，亦可抑制電容部5之飽和，且進一步降低電容部5之故障及電荷之溢出。
本發明之放射線影像感測器並非限定於上述實施形態者，可進行其他多種變化。例如，於上述實施形態中作為半導體基板雖例示Si基板，但對於半導體基板，除了Si基板以外亦可應用包含多種半導體材料之基板。
本發明係可利用於放射線影像感測器。
Claims (6)
- 一種放射線影像感測器，其包含：電荷產生部，其吸收放射線且產生電荷；及電路基板，其累積並傳送上述電荷產生部中產生之電荷；上述電荷產生部配置於上述電路基板上；且上述電路基板具有：半導體基板；電容部，其累積上述電荷產生部中產生之電荷；及MOS型電晶體，其包含配置於上述半導體基板上且與上述電容部連接之一端、及與用以傳送電荷之配線連接之另一端；上述電容部包含：上述半導體基板之一部分之區域、配置於上述一部分之區域上且與上述電荷產生部電性連接之導電體層、及夾於上述一部分之區域與上述導電體層間之絕緣層。
- 如請求項1之放射線影像感測器，其中上述導電體層係包含與上述MOS型電晶體之閘極電極之構成材料相同之材料構成。
- 如請求項1之放射線影像感測器，其中上述電容部進而包含：雜質擴散區域，其擴散有賦予與上述半導體基板不同之導電型之雜質；且該雜質擴散區域鄰接於上述半導體基板之上述一部分之區域；上述雜質擴散區域與上述導電體層彼此電性連接。
- 如請求項2之放射線影像感測器，其中上述電容部進而包含：雜質擴散區域，其擴散有賦予與上述半導體基板不同之導電型之雜質；且該雜質擴散區域鄰接於上述半導體基板之上述一部分之區域；上述雜質擴散區域與上述導電體層彼此電性連接。
- 如請求項1至4中任一項之放射線影像感測器，其中塊體狀之上述電荷產生部與上述電路基板藉由凸塊接合而彼此連接。
- 如請求項1至4中任一項之放射線影像感測器，其中上述電荷產生部係將吸收放射線而產生電荷之材料蒸鍍於上述電路基板上而構成。
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