WO2015087723A1 - 放射線イメージセンサ - Google Patents

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WO2015087723A1
WO2015087723A1 PCT/JP2014/081635 JP2014081635W WO2015087723A1 WO 2015087723 A1 WO2015087723 A1 WO 2015087723A1 JP 2014081635 W JP2014081635 W JP 2014081635W WO 2015087723 A1 WO2015087723 A1 WO 2015087723A1
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semiconductor substrate
circuit board
charge
image sensor
generation unit
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一樹 藤田
実 市河
治通 森
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浜松ホトニクス株式会社
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Definitions

  • the present invention relates to a radiation image sensor.
  • Patent Document 1 describes an apparatus for obtaining a digital radiographic image.
  • This apparatus is a direct conversion type that directly converts radiation into an electrical signal, and includes a charge storage capacitor and a charge transfer transistor that are disposed adjacent to the upper surface of the dielectric substrate.
  • a solid-state imaging device for converting a radiographic image such as an X-ray image into electrical image data, after converting the radiation image into an optical image, the optical image is captured to obtain image data (indirect conversion method)
  • the device is known.
  • the solid-state imaging device there is a system (direct conversion system) that directly captures a radiation image and obtains image data.
  • a solid material such as CdTe
  • CdTe CdTe
  • the capacitive element is, for example, a first layer made of a conductive material (such as metal or polysilicon) formed on a glass substrate, and an insulation made of an insulating material (such as SiO 2 ) formed on the first layer.
  • the capacitive element having such a configuration has the following problems. The thinner the insulating film, the larger the capacitance value per unit area. However, when the insulating film is formed by CVD or the like, the insulating film needs to have a certain thickness in order to prevent a short circuit between the first layer and the second layer. It is difficult to increase the value.
  • An object of one embodiment of the present invention is to provide a radiation image sensor that can easily increase a capacitance value per unit area of a capacitance portion.
  • One aspect of the present invention is a radiation image sensor, comprising: a charge generation unit that absorbs radiation to generate charges; and a circuit board that accumulates and transfers charges generated in the charge generation unit.
  • the circuit board includes a semiconductor substrate, a capacitor unit for accumulating charges generated in the charge generation unit, and one end connected to the capacitor unit and connected to the capacitor unit.
  • a MOS transistor including the other end connected to the wiring for transferring the capacitor, and the capacitor portion is disposed on a partial region of the semiconductor substrate and on the partial region and generates a charge.
  • a conductive layer electrically connected to the portion, and an insulating layer sandwiched between the partial region and the conductive layer.
  • the capacitor portion that accumulates charges includes a partial region of the semiconductor substrate, a conductor layer disposed on the partial region, and between the partial region and the conductive layer. And an insulating layer sandwiched therebetween. That is, a partial region of the semiconductor substrate and the conductor layer are opposed to each other via the insulating layer, and a partial region of the semiconductor substrate functions as one electrode in the capacitor portion. For this reason, the following effects are acquired by this aspect.
  • the insulating layer can be formed, for example, by oxidizing the surface of the semiconductor substrate.
  • the insulating layer can be formed with high quality and thinness compared to a structure in which the insulating layer is formed by CVD or the like, the capacitance value per unit area in the capacitor portion can be increased. Therefore, it is possible to increase the amount of charge stored in the capacitor while suppressing an increase in the area of each pixel.
  • An increase in the amount of charge stored in the capacitor portion leads to an increase in the amount of saturation charge in each pixel, which contributes to suppression of saturation. Therefore, even when a charge transfer transistor of a certain pixel does not operate for some reason, or when excessive charge is generated by the incidence of a large amount of radiation, the saturation of the capacitor portion of the pixel is suppressed, and the capacitance portion Failure and charge overflow can be reduced. Since the capacitor can be formed by a process similar to that of the insulating oxide film and gate electrode of the MOS transistor, the manufacturing process can be simplified.
  • the conductor layer may be made of the same material as the constituent material of the gate electrode of the MOS transistor.
  • the capacitor portion can be formed at the same time, so that the number of manufacturing steps can be further reduced.
  • the capacitor portion further includes an impurity diffusion region in which an impurity having a conductivity type different from that of the semiconductor substrate is diffused, and the impurity diffusion region is adjacent to a partial region of the semiconductor substrate.
  • the conductor layer may be electrically connected to each other.
  • a pn junction is formed by the semiconductor substrate and the impurity diffusion region.
  • the capacitance component contributes to an increase in the capacitance value of the capacitance portion. Therefore, it is possible to further increase the amount of charge stored in the capacitor while suppressing an increase in the area of each pixel.
  • the bulk charge generation unit and the circuit board may be connected to each other by bump bonding.
  • the charge generation unit may be configured by depositing a material that absorbs radiation and generates charge on the circuit board. In either case, the charge generation unit can be appropriately arranged on the circuit board.
  • FIG. 1 is a side sectional view showing a configuration of a radiation image sensor according to an embodiment of the present invention.
  • FIG. 2 is a plan view showing a configuration of a circuit board provided in the radiation image sensor.
  • FIG. 3 is a diagram schematically showing the internal configuration of the circuit board.
  • FIG. 4 is an enlarged top view showing a part of the circuit board.
  • FIG. 5 is an enlarged top view showing a part of the circuit board.
  • FIG. 6 is a cross-sectional view showing a VI-VI cross section of FIG. 7 is a cross-sectional view showing a VII-VII cross section of FIG.
  • FIG. 8 is an enlarged top view showing a part of the circuit board according to the first modification.
  • FIG. 1 is a side sectional view showing a configuration of a radiation image sensor according to an embodiment of the present invention.
  • FIG. 2 is a plan view showing a configuration of a circuit board provided in the radiation image sensor.
  • FIG. 3 is a diagram schematically showing
  • FIG. 9 is a cross-sectional view illustrating a configuration of a radiation image sensor according to a second modification.
  • FIG. 10 is a cross-sectional view illustrating a configuration of a radiation image sensor according to a second modification.
  • FIG. 11 is an enlarged top view showing a part of a circuit board as a third modification.
  • FIG. 12 is a cross-sectional view showing a XII-XII cross section of FIG.
  • FIG. 1 is a side sectional view showing a configuration of a radiation image sensor 1A according to the present embodiment.
  • FIG. 2 is a plan view showing the configuration of the circuit board 3 provided in the radiation image sensor 1A.
  • the radiation image sensor 1 ⁇ / b> A of this embodiment includes a base substrate 2, a circuit board 3 mounted on the base substrate 2, and a charge generation unit 4 disposed on the circuit board 3. It has.
  • the charge generation unit 4 is a bulk member that absorbs radiation such as X-rays and generates a number of charges corresponding to the radiation dose.
  • the charge generation unit 4 has a plate shape extending along the upper surface of the circuit board 3, and has a front surface 4a and a back surface 4b. A radiation image such as an X-ray image is incident on the surface 4a.
  • the back surface 4 b faces the circuit board 3.
  • the back surface 4b is electrically connected to the circuit board 3 by bump bonding (for example, flip chip bonding) using a plurality of bump electrodes 51.
  • the charge generation unit 4 is made of a material containing at least one of CdTe, CdZnTe, GaAs, InP, TlBr, HgI 2 , PbI 2 , Si, Ge, and a-Se, for example.
  • An electrode 52 is provided on the surface 4 a of the charge generation unit 4 so as to cover the entire surface 4 a, and one end of a bonding wire 41 a for applying a bias voltage is connected to the surface of the electrode 52.
  • the circuit board 3 is a member that accumulates and transfers charges generated in the charge generation unit 4.
  • the circuit board 3 is an integrated circuit such as an ASIC, for example, and is electrically connected to the base board 2 through bonding wires 41b.
  • the circuit board 3 includes a plurality of pixel circuit portions 3 a arranged in a two-dimensional form of M rows ⁇ N columns (M and N are integers of 2 or more).
  • the plurality of pixel circuit units 3a respectively configure a plurality of pixels of the radiation image sensor 1A.
  • Each pixel circuit unit 3a includes a capacitor unit for storing the charge received from the charge generation unit 4, and a MOS transistor for outputting the stored charge from the capacitor unit.
  • Each of the plurality of bump electrodes 51 described above is provided in a one-to-one correspondence with each of the plurality of pixel circuit units 3a, and is connected to a capacitor unit included in each pixel circuit unit 3a.
  • the circuit board 3 further includes a vertical shift register unit 3b and a readout circuit unit 3c.
  • the vertical shift register unit 3b is arranged side by side in the row direction with respect to the plurality of pixel circuit units 3a, and sequentially outputs the charges accumulated in the pixel circuit units 3a of each row for each row.
  • the readout circuit unit 3c is arranged side by side in the column direction with respect to the plurality of pixel circuit units 3a.
  • the readout circuit unit 3c includes a plurality of integration circuits provided corresponding to each column of the plurality of pixel circuit units 3a, and the plurality of integration circuits are output from the pixel circuit units 3a in the corresponding column. A voltage value corresponding to the amount of charge is generated.
  • the read circuit unit 3c holds the voltage value output from each integrating circuit, and sequentially outputs the held voltage value.
  • FIG. 3 is a diagram schematically showing the internal configuration of the circuit board 3.
  • 4 ⁇ 4 pixel circuit units 3a are shown as a representative of (M ⁇ N) pixel circuit units 3a.
  • Each of the pixel circuit units 3 a includes a capacitance unit (capacitor) 5 and a MOS transistor 7.
  • the capacitor unit 5 accumulates the charge received from the charge generation unit 4.
  • One electrode of the capacitor 5 is electrically connected to the connection pad 37 to which the bump electrode 51 (see FIG. 1) is connected and one end (for example, drain region) of the MOS transistor 7.
  • the other electrode of the capacitor unit 5 is electrically connected to a ground potential line (GND line) 38.
  • the other end (for example, the source region) of the MOS transistor 7 is a pixel circuit portion having the MOS transistor 7 among N data wirings (reading wirings) 34 provided for each column in order to transfer charges. It is connected to the data wiring 34 corresponding to the column to which 3a belongs. That is, the MOS transistor 7 includes the one end and the other end. One end of each of the N data wirings 34 is connected to each of the N integration circuits 42 included in the readout circuit unit 3c.
  • the control terminal (gate terminal) of the MOS transistor 7 corresponds to the row to which the pixel circuit unit 3 a having the MOS transistor 7 belongs, among the M gate wirings (control wirings) 33 provided for each row. It is connected to the gate wiring 33.
  • the M gate lines 33 are connected to the vertical shift register unit 3b.
  • the vertical shift register unit 3b generates a row selection signal for controlling the conduction state / non-conduction state of the MOS transistor 7 for each row, and sequentially provides the row selection signal to the gate wiring 33 of each row. .
  • the row selection signal output from the vertical shift register unit 3b to the gate line 33 is an insignificant value (the off voltage of the MOS transistor 7)
  • the charge transmitted from the charge generation unit 4 is output to the data line 34. Without being accumulated in the capacitor unit 5.
  • the row selection signal is a significant value (ON voltage of the MOS transistor 7)
  • the MOS transistor 7 is turned on, and the charge accumulated in the capacitor unit 5 is output to the data line 34 through the MOS transistor 7. Is done.
  • the charges output from the capacitor unit 5 are sent to the integration circuit 42 through the data wiring 34.
  • the integration circuit 42 includes an amplifier 42a, a capacitive element 42b, and a discharge switch 42c, and has a so-called charge integration type configuration.
  • the capacitive element 42b and the discharge switch 42c are connected in parallel to each other and are connected between the input terminal and the output terminal of the amplifier 42a.
  • the input terminal of the amplifier 42 a is connected to the data line 34.
  • a reset control signal RE is provided to the discharge switch 42c through the reset wiring 46.
  • the reset control signal RE instructs the opening / closing operation of the discharge switch 42c of each of the N integration circuits 42.
  • the discharge switch 42c is closed.
  • the capacitive element 42b is discharged, and the output voltage value of the integrating circuit 42 is initialized.
  • the reset control signal RE is a significant value (for example, low level)
  • the discharge switch 42c is opened.
  • the charge input to the integration circuit 42 is accumulated in the capacitive element 42b, and a voltage value corresponding to the accumulated charge amount is output from the integration circuit 42.
  • the read circuit unit 3 c further includes N holding circuits 44.
  • Each holding circuit 44 includes an input switch 44a, an output switch 44b, and a voltage holding unit 44c.
  • One end of the voltage holding unit 44c is connected to the output terminal of the integrating circuit 42 through the input switch 44a.
  • the other end of the voltage holding unit 44c is connected to the voltage output wiring 48 through the output switch 44b.
  • a holding control signal Hd is given to the input switch 44 a through the holding wiring 45.
  • the holding control signal Hd instructs the opening / closing operation of the input switch 44 a of each of the N holding circuits 44.
  • a column selection signal is supplied from the horizontal shift register 49 to the output switch 44 b of the holding circuit 44.
  • the column selection signal instructs the opening / closing operation of the output switch 44b of the holding circuit 44 of the corresponding column.
  • the input switch 44a changes from the closed state to the open state.
  • the voltage value input to the holding circuit 44 is held in the voltage holding unit 44c.
  • the output switch 44b is sequentially closed.
  • the voltage value held in the voltage holding unit 44c is sequentially output to the voltage output wiring 48 for each column.
  • FIG. 4 to 7 are diagrams showing the detailed structure of the circuit board 3.
  • FIG. 4 and 5 are enlarged top views showing a part of the circuit board 3.
  • FIG. 5 shows a state in which the upper metal film (top metal) 36 included in each pixel circuit unit 3a is omitted.
  • FIG. 6 is a cross-sectional view showing a VI-VI cross section of FIG. 7 is a cross-sectional view showing a VII-VII cross section of FIG. 6 and 7 show the charge generation unit 4 and the bump electrode 51 together.
  • the circuit board 3 of this embodiment includes a semiconductor substrate 10 and a wiring layer 20 disposed on the surface 10a of the semiconductor substrate 10.
  • the semiconductor substrate 10 is made of, for example, Si, and its conductivity type is, for example, p-type.
  • impurity diffusion regions 12a to 12d are formed for each pixel circuit portion 3a.
  • an impurity having a conductivity type (for example, n-type) different from that of the semiconductor substrate 10 is diffused at a high concentration on the surface 10a of the semiconductor substrate 10.
  • the wiring layer 20 has four wiring layers formed inside the insulating layer 21.
  • the insulating layer 21 is made of, for example, silicon oxide (in one example, SiO 2 ) formed on the semiconductor substrate 10 by CVD or the like.
  • silicon oxide in one example, SiO 2
  • one gate electrode 32 and one conductor layer 31 are formed for each pixel circuit portion 3a.
  • the gate electrode 32 is a gate electrode of the MOS transistor 7 and is disposed on a partial region of the semiconductor substrate 10 with the insulating oxide film 23 interposed therebetween. That is, the gate electrode 32 faces a part of the semiconductor substrate 10 with the insulating oxide film 23 interposed therebetween.
  • the insulating oxide film 23 is formed, for example, by oxidizing the surface of the semiconductor substrate 10.
  • the insulating oxide film 23 mainly contains SiO 2 .
  • the impurity diffusion regions 12 a and 12 b described above are arranged with the partial region of the semiconductor substrate 10 interposed therebetween.
  • the impurity diffusion regions 12 a and 12 b function as a drain region and a source region of the MOS transistor 7.
  • the conductor layer 31 is disposed on another partial region 10 b of the semiconductor substrate 10.
  • a part of the region 10b is present in the surface layer portion including the surface 10a of the semiconductor substrate 10 in the thickness direction of the semiconductor substrate 10, and directly below the conductor layer 31 in a plane along the surface 10a of the semiconductor substrate 10. Including the region located at.
  • Some of the regions 10 b may include a region around a region located immediately below the conductor layer 31.
  • impurity diffusion regions 12c and 12d described later are not included in some of the regions 10b.
  • An insulating layer 22 is sandwiched between the conductor layer 31 and a partial region 10 b of the semiconductor substrate 10.
  • the conductor layer 31 is opposed to a partial region 10 b of the semiconductor substrate 10 with the insulating layer 22 interposed therebetween.
  • the insulating layer 22 is formed by oxidizing the surface of the semiconductor substrate 10, for example, like the insulating oxide film 23. Therefore, when the semiconductor substrate 10 is a Si substrate, the insulating layer 22 mainly contains SiO 2 .
  • the insulating layer 22 may be formed simultaneously with the insulating oxide film 23.
  • the conductor layer 31 is made of the same material as that of the gate electrode 32 of the MOS transistor 7 and may be formed simultaneously with the gate electrode 32.
  • the conductor layer 31, the insulating layer 22, and a partial region 10 b of the semiconductor substrate 10 constitute a capacitor portion 5, and charges are accumulated in the conductor layer 31.
  • the capacitor unit 5 of this embodiment further includes the impurity diffusion regions 12c and 12d described above.
  • the impurity diffusion regions 12c and 12d are disposed adjacent to the partial region 10b so as to sandwich the partial region 10b of the semiconductor substrate 10.
  • the impurity diffusion regions 12c and 12d may be formed simultaneously with the impurity diffusion regions 12a and 12b of the MOS transistor 7.
  • the impurity diffusion region 12c and the impurity diffusion region 12d are separated from each other.
  • the wiring layer 20 is formed in a plurality of intra-layer wirings 24 formed in the second layer and the third layer, a gate wiring 33 formed in the third layer, and a fourth layer (uppermost layer). And a data wiring 34, a bias wiring 35, and an upper metal film (top metal) 36.
  • the conductor layer 31 of the capacitor unit 5 is electrically connected to the upper metal film 36 through the intra-layer wiring 24 and the interlayer wiring 26.
  • the conductor layer 31 is electrically connected to the impurity diffusion region 12 a that is the drain region of the MOS transistor 7 through the intra-layer wiring 24 and the interlayer wiring 26.
  • the insulating layer 21 is removed by etching to form an opening.
  • the surface of the metal film 36 exposed from the opening functions as a connection pad 37, and a bump electrode 51 is disposed on the connection pad 37.
  • the conductor layer 31 is electrically connected to the charge generation unit 4 through the upper metal film 36 and the bump electrode 51.
  • the impurity diffusion regions 12c and 12d are electrically connected to the bias wiring 35 through the intra-layer wiring 24 and an interlayer wiring (not shown). A constant voltage having a predetermined magnitude is always applied to the bias wiring 35.
  • the gate electrode 32 of the MOS transistor 7 is electrically connected to the gate wiring 33 through the in-layer wiring 24 and an interlayer wiring (not shown).
  • the impurity diffusion region 12b which is the source region of the MOS transistor 7 is electrically connected to the data wiring 34 through the intra-layer wiring 24 and an interlayer wiring (not shown).
  • a plurality of impurity diffusion regions 14 are formed on the surface 10a of the semiconductor substrate 10 in addition to the impurity diffusion regions 12a to 12d.
  • impurities giving the same conductivity type (for example, p-type) as the semiconductor substrate 10 are diffused at a high concentration on the surface 10 a of the semiconductor substrate 10.
  • the plurality of impurity diffusion regions 14 have an elongated shape extending in the column direction, and are alternately arranged with the plurality of pixel circuit portions 3a in the row direction.
  • each impurity diffusion region 14 is electrically connected to the bias wiring 35 through the intra-layer wiring 24 and the interlayer wiring (not shown).
  • the capacitor unit 5 that accumulates charges includes a partial region 10b of the semiconductor substrate 10, a conductor layer 31 disposed on the partial region 10b, and the partial region 10b. And an insulating layer 22 sandwiched between the conductor layers 31. That is, a part of the region 10b of the semiconductor substrate 10 and the conductor layer 31 are opposed to each other with the insulating layer 22 interposed therebetween, and one of the pair of electrodes of the capacitor 5 is constituted by a part of the semiconductor substrate 10.
  • the following effects are obtained by these.
  • the insulating layer 22 can be formed by, for example, oxidation of the surface of the semiconductor substrate 10, the insulating layer 22 is formed with high quality and thinness compared to a configuration in which the insulating layer 22 is formed by CVD or the like. Can do. Accordingly, the capacitance value per unit area of the capacitor portion 5 can be increased. As a result, it is possible to increase the amount of charge stored in the capacitor unit 5 while suppressing an increase in the area required for one pixel circuit unit 3a.
  • the conductor layer 31 is made of the same material as that of the gate electrode 32 of the MOS transistor 7. As a result, the capacitor portion 5 can be formed at the same time in the process of forming the MOS transistor 7, so that the number of manufacturing processes can be reduced.
  • the conductor layer 31 may be made of a material different from that of the gate electrode 32 of the MOS transistor 7.
  • the bulk charge generation unit 4 and the circuit board 3 are connected to each other by bump bonding such as flip chip bonding. Thereby, the charge generation part 4 can be appropriately arranged on the circuit board 3.
  • the MOS transistor 7 is an nMOS type.
  • the conductivity types of the semiconductor substrate 10 and the impurity diffusion regions 12a to 12d are not limited to this combination.
  • the semiconductor substrate 10 may be n-type and the impurity diffusion regions 12a to 12d may be p-type.
  • the MOS transistor 7 is a pMOS type.
  • the impurity diffusion region 14 is preferably high-concentration n-type.
  • FIG. 8 is an enlarged top view showing a part of the circuit board 3A according to the first modification of the above embodiment, and similarly to FIG. 5, the upper metal film (top metal) included in each pixel circuit unit 3a. ) Is omitted.
  • the configuration of the circuit board 3A of the present modification is the same as the configuration of the circuit board 3 of the above embodiment except for the points described below.
  • the impurity diffusion regions 12c and 12d are disposed adjacent to a partial region 10b (see FIG. 6) of the semiconductor substrate 10, a pn junction is formed by the impurity diffusion regions 12c and 12d and the semiconductor substrate 10. Yes.
  • the impurity diffusion regions 12 c and 12 d are short-circuited with the conductor layer 31. In such a configuration, when the charge accumulation amount of the capacitor 5 exceeds a certain threshold value, the surplus charge flows between the conductor layer 31 and the semiconductor substrate 10 through the impurity diffusion regions 12c and 12d. Can be resolved.
  • the pn junction portion between the semiconductor substrate 10 and the impurity diffusion regions 12c and 12d has a capacitance component.
  • This capacitance component contributes to an increase in the capacitance value of the capacitance unit 5. Therefore, according to this modification, it is possible to further increase the amount of charge stored in the capacitor unit 5 while suppressing an increase in the area of each pixel circuit unit 3a.
  • the pn junction portion between the partial region 10b and the impurity diffusion region 12c and the pn junction portion between the partial region 10b and the impurity diffusion region 12d are the thickness of the circuit board 3A.
  • the conductive layer 31 is disposed at a position that does not overlap with each other and is separated from each other.
  • these pn junction portions are not integrally formed so as to cover the lower portion of the conductor layer 31.
  • the impurity diffusion regions 12 c and 12 d are not separated from the region immediately below the conductor layer 31.
  • the pixel pitch increases.
  • the gap between the bump electrodes 51 increases, so that the voltage required to transmit the charge generated in the charge generation unit 4 to the capacitor unit 5 through the bump electrode 51 increases.
  • the impurity diffusion regions 12c and 12d are not separated from the region immediately below the conductor layer 31, the pixel area can be reduced, so that the pixel pitch can be reduced to increase the resolution. That is, when viewed from the thickness direction of the circuit board 3A, the edge of the conductor layer 31 and the edges of the impurity diffusion regions 12c and 12d substantially coincide with each other, whereby the effect of this modification can be obtained efficiently. .
  • (Second modification) 9 and 10 are cross-sectional views showing a configuration of a radiation image sensor 1C according to a second modification of the above embodiment, and show cross sections corresponding to the VI-VI cross section and the VII-VII cross section of FIG. 5, respectively. ing.
  • the difference between the radiation image sensor 1C of the present modification and the radiation image sensor 1A of the above embodiment is the connection configuration between the circuit board and the charge generation unit.
  • no bump electrode is provided between the circuit board 3 and the charge generation unit 4A, and the circuit board 3 (especially the connection pad 37) and the charge generation unit. 4A is in direct contact.
  • the charge generation unit 4A is different from the bulk type as in the above embodiment, and a material (for example, CdTe) that absorbs radiation and generates charge is deposited on the circuit board 3. It is configured.
  • the charge generation unit 4A may be formed on the circuit board 3 by vapor deposition. Thereby, the charge generation part 4 can be appropriately arranged on the circuit board 3.
  • FIG. 11 and 12 are diagrams showing a third modification of the embodiment.
  • FIG. 11 is an enlarged top view showing a part of the circuit board 3B of the present modification.
  • FIG. 11 shows a state in which the upper metal film 36 included in each pixel circuit unit 3a is omitted.
  • 12 is a cross-sectional view showing the XII-XII cross section of FIG.
  • FIG. 12 shows the charge generation unit 4 and the bump electrode 51 together.
  • the circuit board 3B according to the present modification includes a second conductor layer 39a, a third conductor layer 39b, in addition to the configuration of the circuit board 3 according to the above embodiment. It has further.
  • the second conductor layer 39 a is formed in the second layer of the wiring layer 20 and extends along the lower surface of the upper metal film 36.
  • the second conductor layer 39 a is electrically connected to the conductor layer 31 and the upper metal film 36 through the interlayer wiring 26.
  • the third conductor layer 39 b is formed in the third layer of the wiring layer 20, is disposed between the upper metal film 36 and the second conductor layer 39 a, and extends along the lower surface of the upper metal film 36. It extends.
  • the third conductor layer 39 b is electrically connected to the bias wiring 35 through the interlayer wiring 26 and electrically connected to the impurity diffusion region 14 through the intra-layer wiring 24 and the interlayer wiring 26.
  • the second conductor layer 39a and the third conductor layer 39b are opposed to each other with the insulating layer 21 therebetween, and the upper metal film 36 and the third conductor layer 39b are insulated.
  • the layers 21 are opposed to each other. Accordingly, a capacitance component for accumulating electric charges is generated between the second conductor layer 39a and the third conductor layer 39b and between the upper metal film 36 and the third conductor layer 39b.
  • the radiation image sensor according to the present invention is not limited to the embodiment described above, and various other modifications are possible.
  • the Si substrate is exemplified as the semiconductor substrate in the above embodiment, substrates made of various semiconductor materials other than the Si substrate can be applied to the semiconductor substrate.
  • the present invention can be used for a radiation image sensor.

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Abstract

　放射線イメージセンサ１Ａは、電荷発生部４と、電荷発生部４において発生した電荷を蓄積し転送する回路基板３と、を備える。回路基板３は、半導体基板１０と、電荷発生部４において発生した電荷を蓄積する容量部５と、半導体基板１０上に配置されているＭＯＳ型トランジスタ７と、を有する。ＭＯＳ型トランジスタ７は、容量部５に接続されている一端と、電荷を転送するための配線に接続されている他端と、を含む。容量部５は、半導体基板１０の一部の領域１０ｂと、一部の領域１０ｂ上に配置されると共に電荷発生部４と電気的に接続された導電体層３１と、一部の領域１０ｂと導電体層３１とに挟まれている絶縁層２２と、を含む。

Description

放射線イメージセンサ
　本発明は、放射線イメージセンサに関する。
　特許文献１には、ディジタル放射線写真イメージを得るための装置が記載されている。この装置は、放射線を電気信号に直接的に変換する直接変換型であり、誘電体基板の上面に隣接して配置された電荷蓄積用のキャパシタ及び電荷転送用のトランジスタを備えている。
特開平６－３４２０９８号公報
　Ｘ線像などの放射線像を電気的な画像データに変換するための固体撮像装置として、放射線像を光像に変換したのち、その光像を撮像して画像データを得る方式（間接変換方式）の装置が知られている。また、上記固体撮像装置として、放射線像を直接的に撮像して画像データを得る方式（直接変換方式）の装置もある。直接変換方式の装置では、例えば放射線を直接的に電荷に変換する固体材料（ＣｄＴｅなど）が、電荷の蓄積および転送を行う回路基板上に設けられる。
　直接変換方式の装置では、電荷の蓄積を行うための容量素子（キャパシタ）が、回路基板上において画素毎に配置されている必要がある。容量素子は、例えば、ガラス基板上に形成された、導電材料（金属またはポリシリコンなど）からなる第１層と、第１層上に成膜された、絶縁材料（ＳｉＯ２など）からなる絶縁膜と、絶縁膜上に形成された、導電材料からなる第２層と、を備える。このような構成を有する容量素子は、次の問題点を有する。絶縁膜の厚さが薄いほど、単位面積当たりの容量値が大きくなる。しかしながら、絶縁膜がＣＶＤ等により成膜される場合、第１層と第２層との短絡を防ぐために、絶縁膜には或る程度の厚さが必要とされるので、単位面積当たりの容量値を大きくすることが難しい。
　本発明の一態様は、容量部の単位面積当たりの容量値を容易に大きくすることができる放射線イメージセンサを提供することを目的とする。
　本発明の一態様は、放射線イメージセンサであって、放射線を吸収して電荷を発生する電荷発生部と、電荷発生部において発生した電荷を蓄積し転送する回路基板と、を備え、電荷発生部は、回路基板上に配置されており、回路基板は、半導体基板と、電荷発生部において発生した電荷を蓄積する容量部と、半導体基板上に配置され、容量部に接続されている一端と電荷を転送するための配線に接続されている他端とを含むＭＯＳ型トランジスタと、を有し、容量部は、半導体基板の一部の領域と、一部の領域上に配置されると共に電荷発生部と電気的に接続された導電体層と、一部の領域と導電体層とに挟まれている絶縁層と、を含む。
　本態様では、電荷を蓄積する容量部が、半導体基板の一部の領域と、該一部の領域上に配置されている導電体層と、該一部の領域及び該導電体層の間に挟まれている絶縁層と、を含んでいる。すなわち、半導体基板の一部の領域と導電体層とは、絶縁層を介して対向しており、半導体基板の一部の領域が、容量部における一つの電極として機能する。このため、本態様により、以下の効果が得られる。絶縁層を例えば半導体基板表面の酸化によって形成することが可能となる。この場合、絶縁層がＣＶＤ等により成膜される構成と比較して、絶縁層を高品質で且つ薄く形成することができるので、容量部における単位面積当たりの容量値を大きくすることができる。従って、各画素の面積の増加を抑えつつ、容量部の蓄積電荷量を増やすことができる。容量部の蓄積電荷量が増えると、各画素の飽和電荷量の増加につながるため、飽和の抑制にも寄与する。従って、或る画素の電荷転送用のトランジスタが何らかの理由により動作しない場合、又は、大量の放射線の入射によって過剰な電荷が発生した場合などでも、その画素の容量部の飽和が抑えられ、容量部の故障及び電荷の溢れ出しを低減することができる。容量部をＭＯＳ型トランジスタの絶縁酸化膜やゲート電極と同様のプロセスにより形成することが可能なので、製造工程を簡易にすることができる。
　本態様では、導電体層が、ＭＯＳ型トランジスタのゲート電極の構成材料と同一の材料から構成されていてもよい。この場合、ＭＯＳ型トランジスタを形成する際に、容量部を同時に形成することができるので、製造工程数をより少なくすることができる。
　本態様では、容量部が、半導体基板とは異なる導電型を与える不純物が拡散されている不純物拡散領域を更に有し、当該不純物拡散領域は半導体基板の一部の領域に隣接し、不純物拡散領域と導電体層とが互いに電気的に接続されていてもよい。この場合、半導体基板と不純物拡散領域とによりｐｎ接合が形成される。容量部の電荷蓄積量が或る閾値を超えた場合に、余剰電荷が不純物拡散領域を通して導電体層と半導体基板との間を流れるので、電荷の余剰を解消することができる。従って、或る画素の電荷転送用のトランジスタが何らかの理由により動作しない場合、又は、大量の放射線の入射によって過剰な電荷が発生した場合などでも、容量部の故障及び電荷の溢れ出しを更に低減することができる。上記半導体基板と不純物拡散領域との間のｐｎ接合部分が容量成分を有するため、当該容量成分が容量部の容量値の増大に寄与する。従って、各画素の面積の増加を抑えつつ、容量部の蓄積電荷量を更に増やすことができる。
　本態様では、バルク状の電荷発生部と回路基板とがバンプボンディングにより互いに接続されていてもよい。また、本態様では、電荷発生部は、放射線を吸収して電荷を発生する材料が回路基板上に蒸着されて構成されていてもよい。いずれの場合でも、電荷発生部を回路基板上に適切に配置することができる。
　本発明の上記一態様によれば、容量部の単位面積当たりの容量値を容易に大きくすることができる放射線イメージセンサを提供することができる。
図１は、本発明の一実施形態に係る放射線イメージセンサの構成を示す側断面図である。 図２は、放射線イメージセンサが備える回路基板の構成を示す平面図である。 図３は、回路基板の内部構成を概略的に示す図である。 図４は、回路基板の一部を拡大して示す上面図である。 図５は、回路基板の一部を拡大して示す上面図である。 図６は、図５のVI－VI断面を示す断面図である。 図７は、図５のVII－VII断面を示す断面図である。 図８は、第１変形例に係る回路基板の一部を拡大して示す上面図である。 図９は、第２変形例に係る放射線イメージセンサの構成を示す断面図である。 図１０は、第２変形例に係る放射線イメージセンサの構成を示す断面図である。 図１１は、第３変形例として、回路基板の一部を拡大して示す上面図である。 図１１のXII－XII断面を示す断面図である。
　以下、添付図面を参照しながら本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　図１は、本実施形態に係る放射線イメージセンサ１Ａの構成を示す側断面図である。また、図２は、放射線イメージセンサ１Ａが備える回路基板３の構成を示す平面図である。図１に示されるように、本実施形態の放射線イメージセンサ１Ａは、ベース基板２と、ベース基板２上に搭載された回路基板３と、回路基板３上に配置されている電荷発生部４とを備えている。
　電荷発生部４は、Ｘ線などの放射線を吸収し、その放射線量に対応する数の電荷を発生するバルク状の部材である。電荷発生部４は、回路基板３の上面に沿って拡がる板状を呈しており、表面４ａ及び裏面４ｂを有する。表面４ａには、Ｘ線像などの放射線像が入射する。裏面４ｂは、回路基板３と対向している。裏面４ｂは、複数のバンプ電極５１を用いたバンプボンディング（例えばフリップチップボンディング）により、回路基板３と互いに電気的に接続されている。電荷発生部４は、例えばＣｄＴｅ、ＣｄＺｎＴｅ、ＧａＡｓ、ＩｎＰ、ＴｌＢｒ、ＨｇＩ２、ＰｂＩ２、Ｓｉ、Ｇｅ、及びａ－Ｓｅのうち少なくとも一つを含む材料によって構成されている。電荷発生部４の表面４ａ上には、該表面４ａ全体を覆うように電極５２が設けられ、バイアス電圧を印加するためのボンディングワイヤ４１ａの一端が電極５２の表面に接続されている。
　回路基板３は、電荷発生部４において発生した電荷を蓄積し転送する部材である。回路基板３は、例えばＡＳＩＣといった集積回路であり、ボンディングワイヤ４１ｂを通してベース基板２と電気的に接続されている。図２に示されるように、回路基板３は、Ｍ行×Ｎ列（Ｍ，Ｎは２以上の整数）の二次元状に配列された複数の画素回路部３ａを有する。複数の画素回路部３ａは、放射線イメージセンサ１Ａの複数の画素をそれぞれ構成する。各画素回路部３ａは、電荷発生部４から受けた電荷を蓄積するための容量部と、蓄積された電荷を容量部から出力するためのＭＯＳ型トランジスタとを有する。上述した複数のバンプ電極５１それぞれは、複数の画素回路部３ａそれぞれに一対一で対応して設けられており、各画素回路部３ａが有する容量部に接続されている。
　回路基板３は、垂直シフトレジスタ部３ｂと、読出回路部３ｃとを更に有する。垂直シフトレジスタ部３ｂは、複数の画素回路部３ａに対して行方向に並んで配置されており、各行の画素回路部３ａに蓄積された電荷を各行毎に順に出力させる。読出回路部３ｃは、複数の画素回路部３ａに対して列方向に並んで配置されている。読出回路部３ｃは、複数の画素回路部３ａの各列に対応して設けられた複数の積分回路を含んでおり、これら複数の積分回路は、対応する列の画素回路部３ａから出力される電荷の量に応じた電圧値をそれぞれ生成する。読出回路部３ｃは、各積分回路から出力された電圧値を保持し、その保持した電圧値を逐次的に出力する。
　図３は、回路基板３の内部構成を概略的に示す図である。なお、図３には、（Ｍ×Ｎ）個の画素回路部３ａを代表して、４×４個の画素回路部３ａが示されている。画素回路部３ａそれぞれは、容量部（キャパシタ）５及びＭＯＳ型トランジスタ７を含んで構成されている。
　容量部５は、電荷発生部４から受け取った電荷を蓄積する。容量部５の一方の電極は、バンプ電極５１（図１を参照）が接続される接続パッド３７と、ＭＯＳ型トランジスタ７の一端（例えばドレイン領域）とに電気的に接続されている。容量部５の他方の電極は、接地電位線（ＧＮＤ線）３８に電気的に接続されている。
　ＭＯＳ型トランジスタ７の他端（例えばソース領域）は、電荷を転送するために列毎に設けられたＮ本のデータ配線（読出用配線）３４のうち、当該ＭＯＳ型トランジスタ７を有する画素回路部３ａが属する列に対応するデータ配線３４に接続されている。すなわち、ＭＯＳ型トランジスタ７は、上記一端と上記他端とを含んでいる。Ｎ本のデータ配線３４それぞれの一端は、読出回路部３ｃが有するＮ個の積分回路４２それぞれに接続されている。ＭＯＳ型トランジスタ７の制御端子（ゲート端子）は、行毎に設けられたＭ本のゲート配線（制御用配線）３３のうち、当該ＭＯＳ型トランジスタ７を有する画素回路部３ａが属する行に対応するゲート配線３３に接続されている。Ｍ本のゲート配線３３は、垂直シフトレジスタ部３ｂに接続されている。垂直シフトレジスタ部３ｂは、ＭＯＳ型トランジスタ７の導通状態／非導通状態を各行毎に制御するための行選択信号を生成し、この行選択信号を、各行のゲート配線３３に対して順次提供する。
　垂直シフトレジスタ部３ｂからゲート配線３３に出力される行選択信号が非有意値（ＭＯＳ型トランジスタ７のオフ電圧）であるとき、電荷発生部４から送られる電荷は、データ配線３４に出力されることなく容量部５に蓄積される。行選択信号が有意値（ＭＯＳ型トランジスタ７のオン電圧）であるとき、ＭＯＳ型トランジスタ７が導通状態となり、容量部５に蓄積されていた電荷は、ＭＯＳ型トランジスタ７を経てデータ配線３４へ出力される。容量部５から出力された電荷は、データ配線３４を通って積分回路４２へ送られる。
　積分回路４２は、アンプ４２ａ、容量素子４２ｂ、及び放電用スイッチ４２ｃを含んでおり、いわゆる電荷積分型の構成を備えている。容量素子４２ｂ及び放電用スイッチ４２ｃは、互いに並列に接続され、且つアンプ４２ａの入力端子と出力端子との間に接続されている。アンプ４２ａの入力端子はデータ配線３４に接続されている。放電用スイッチ４２ｃには、リセット用配線４６を通してリセット制御信号ＲＥが提供される。
　リセット制御信号ＲＥは、Ｎ個の積分回路４２それぞれの放電用スイッチ４２ｃの開閉動作を指示する。例えば、リセット制御信号ＲＥが非有意値（例えばハイレベル）であるときに、放電用スイッチ４２ｃが閉じる。これにより、容量素子４２ｂが放電され、積分回路４２の出力電圧値が初期化される。リセット制御信号ＲＥが有意値（例えばローレベル）であるときに、放電用スイッチ４２ｃが開く。これにより、積分回路４２に入力された電荷が容量素子４２ｂに蓄積され、その蓄積電荷量に応じた電圧値が積分回路４２から出力される。
　読出回路部３ｃは、Ｎ個の保持回路４４を更に有する。各保持回路４４は、入力用スイッチ４４ａ、出力用スイッチ４４ｂ及び電圧保持部４４ｃを含む。電圧保持部４４ｃの一端は、入力用スイッチ４４ａを通して積分回路４２の出力端に接続されている。電圧保持部４４ｃの他端は、出力用スイッチ４４ｂを通して電圧出力用配線４８と接続されている。入力用スイッチ４４ａには、保持用配線４５を通して保持制御信号Ｈｄが与えられる。保持制御信号Ｈｄは、Ｎ個の保持回路４４それぞれの入力用スイッチ４４ａの開閉動作を指示する。保持回路４４の出力用スイッチ４４ｂには、水平シフトレジスタ４９から列選択信号が与えられる。列選択信号は、対応する列の保持回路４４の出力用スイッチ４４ｂの開閉動作を指示する。
　保持制御信号Ｈｄがハイレベルからローレベルに転じると、入力用スイッチ４４ａが閉状態から開状態に転じる。入力用スイッチ４４ａが閉状態から開状態に転じるときに保持回路４４に入力されている電圧値が電圧保持部４４ｃに保持される。その後、水平シフトレジスタ４９からの列選択信号が列毎にローレベルからハイレベルに順に転じると、出力用スイッチ４４ｂが順次閉じる。これにより、電圧保持部４４ｃに保持されている電圧値が各列毎に電圧出力用配線４８へ順次出力される。
　図４～図７は、回路基板３の詳細な構造を示す図である。図４及び図５は、回路基板３の一部を拡大して示す上面図である。図５は、各画素回路部３ａが有する上部金属膜（トップメタル）３６を省略した様子を示している。図６は、図５のVI－VI断面を示す断面図である。図７は、図５のVII－VII断面を示す断面図である。図６及び図７には、電荷発生部４及びバンプ電極５１が併せて示されている。
　図４～図７に示されるように、本実施形態の回路基板３は、半導体基板１０と、半導体基板１０の表面１０ａ上に配置されている配線層２０とを有する。半導体基板１０は、例えばＳｉからなり、その導電型は例えばｐ型である。表面１０ａには、不純物拡散領域１２ａ～１２ｄが画素回路部３ａ毎に一つずつ形成されている。不純物拡散領域１２ａ～１２ｄには、半導体基板１０とは異なる導電型（例えばｎ型）を与える不純物が半導体基板１０の表面１０ａに高濃度に拡散されている。
　配線層２０は、絶縁層２１の内部に形成された４層の配線層を有する。絶縁層２１は、例えば半導体基板１０上にＣＶＤ等により成膜されたシリコン酸化物（一例ではＳｉＯ２）によって構成されている。半導体基板１０に最も近い第１層目には、ゲート電極３２及び導電体層３１が画素回路部３ａ毎に一つずつ形成されている。ゲート電極３２は、ＭＯＳ型トランジスタ７のゲート電極であり、半導体基板１０の一部の領域上に絶縁酸化膜２３を挟んで配置されている。すなわち、ゲート電極３２は、絶縁酸化膜２３を介して半導体基板１０の一部の領域と対向している。絶縁酸化膜２３は、例えば半導体基板１０の表面を酸化することによって形成される。従って、半導体基板１０がＳｉ基板である場合、絶縁酸化膜２３はＳｉＯ２を主に含む。前述した不純物拡散領域１２ａ及び１２ｂは、半導体基板１０の該一部の領域を挟んで配置されている。不純物拡散領域１２ａ及び１２ｂは、ＭＯＳ型トランジスタ７のドレイン領域及びソース領域として機能する。
　導電体層３１は、半導体基板１０の別の一部の領域１０ｂ上に配置されている。一部の領域１０ｂは、半導体基板１０の厚さ方向においては半導体基板１０の表面１０ａを含む表層部分に存在し、半導体基板１０の表面１０ａに沿った面内においては、導電体層３１の直下に位置する領域を含む。一部の領域１０ｂは、導電体層３１の直下に位置する領域の周囲の領域をも含むことがある。本実施形態では、後述する不純物拡散領域１２ｃ，１２ｄは一部の領域１０ｂに含まれない。導電体層３１と半導体基板１０の一部の領域１０ｂとの間には、絶縁層２２が挟まれている。すなわち、導電体層３１は、絶縁層２２を介して半導体基板１０の一部の領域１０ｂと対向している。絶縁層２２は、絶縁酸化膜２３と同様に、例えば半導体基板１０の表面を酸化することによって形成される。従って、半導体基板１０がＳｉ基板である場合、絶縁層２２はＳｉＯ２を主に含む。絶縁層２２は、絶縁酸化膜２３と同時に形成されていてもよい。導電体層３１は、ＭＯＳ型トランジスタ７のゲート電極３２の構成材料と同一の材料から構成され、ゲート電極３２と同時に形成されていてもよい。導電体層３１、絶縁層２２、及び半導体基板１０の一部の領域１０ｂは容量部５を構成し、導電体層３１に電荷が蓄積される。
　本実施形態の容量部５は、前述した不純物拡散領域１２ｃ及び１２ｄを更に有する。不純物拡散領域１２ｃ及び１２ｄは、半導体基板１０の一部の領域１０ｂを挟むように、一部の領域１０ｂに隣接して配置されている。不純物拡散領域１２ｃ及び１２ｄは、ＭＯＳ型トランジスタ７の不純物拡散領域１２ａ及び１２ｂと同時に形成されていてもよい。不純物拡散領域１２ｃと不純物拡散領域１２ｄとは、互いに離間している。
　配線層２０は、第２層目及び第３層目に形成された複数の層内配線２４と、第３層目に形成されたゲート配線３３と、第４層目（最上層）に形成されたデータ配線３４、バイアス配線３５、及び上部金属膜（トップメタル）３６とを更に有する。
　容量部５の導電体層３１は、図７に示されるように、層内配線２４及び層間配線２６を通して、上部金属膜３６と電気的に接続されている。導電体層３１は、層内配線２４及び層間配線２６を通して、ＭＯＳ型トランジスタ７のドレイン領域である不純物拡散領域１２ａと電気的に接続されている。上部金属膜３６の上面には、絶縁層２１がエッチングにより除去されて開口が形成されている。該開口から露出した金属膜３６の表面は接続パッド３７として機能し、接続パッド３７上にはバンプ電極５１が配置されている。これにより、導電体層３１は、上部金属膜３６及びバンプ電極５１を通して、電荷発生部４と電気的に接続される。不純物拡散領域１２ｃ及び１２ｄは、図５に示されるように、層内配線２４及び図示しない層間配線を通して、バイアス配線３５と電気的に接続されている。バイアス配線３５には、所定の大きさの一定電圧が常に印加される。
　ＭＯＳ型トランジスタ７のゲート電極３２は、図５に示されるように、層内配線２４及び図示しない層間配線を通して、ゲート配線３３と電気的に接続されている。ＭＯＳ型トランジスタ７のソース領域である不純物拡散領域１２ｂは、図５に示されるように、層内配線２４及び図示しない層間配線を通して、データ配線３４と電気的に接続されている。
　半導体基板１０の表面１０ａには、不純物拡散領域１２ａ～１２ｄとは別に、複数の不純物拡散領域１４が形成されている。複数の不純物拡散領域１４には、半導体基板１０と同じ導電型（例えばｐ型）を与える不純物が半導体基板１０の表面１０ａに高濃度に拡散されている。図４及び図５に示されるように、複数の不純物拡散領域１４は、列方向に延びる細長形状をしており、行方向において複数の画素回路部３ａと交互に配置されている。図５に示されるように、各不純物拡散領域１４は、層内配線２４及び図示しない層間配線を通して、バイアス配線３５と電気的に接続されている。
　以上の構成を備える放射線イメージセンサ１Ａによって得られる効果について説明する。放射線イメージセンサ１Ａでは、電荷を蓄積する容量部５が、半導体基板１０の一部の領域１０ｂと、該一部の領域１０ｂ上に配置されている導電体層３１と、該一部の領域１０ｂ及び該導電体層３１の間に挟まれている絶縁層２２とを含んでいる。すなわち、半導体基板１０の一部の領域１０ｂと導電体層３１とは、絶縁層２２を介して対向しており、容量部５の一対の電極のうち一方が半導体基板１０の一部によって構成される。本実施形態では、これらにより、以下の効果が得られる。
　絶縁層２２を例えば半導体基板１０の表面の酸化によって形成することができるので、絶縁層２２がＣＶＤ等により成膜されている構成と比較して、絶縁層２２を高品質で且つ薄く形成することができる。従って、容量部５の単位面積当たりの容量値を大きくすることができる。これにより、一つの画素回路部３ａに必要とされる面積の増加を抑えつつ、容量部５の蓄積電荷量を増やすことができる。
　容量部５の蓄積電荷量が増えると、飽和電荷量の増加につながるため、飽和の抑制にも寄与する。従って、或る画素回路部３ａのＭＯＳ型トランジスタ７が何らかの理由により動作しない場合、又は、大量の放射線の入射により電荷発生部４から過剰な電荷が流入した場合などでも、その画素回路部３ａの容量部５の飽和が抑えられ、容量部５の故障及び電荷の溢れ出しを低減することができる。
　容量部５の絶縁層２２及び導電体層３１を、ＭＯＳ型トランジスタ７の絶縁酸化膜２３及びゲート電極３２と同様のプロセスにより形成することが可能となる。従って、製造工程が簡易となる。容量部５をＭＯＳ型トランジスタ７と同時に形成すれば、製造工程を少なくすることができる。
　導電体層３１は、ＭＯＳ型トランジスタ７のゲート電極３２の構成材料と同一の材料から構成されている。これにより、ＭＯＳ型トランジスタ７を形成する工程において容量部５を同時に形成することができるので、製造工程数をより少なくすることができる。導電体層３１は、ＭＯＳ型トランジスタ７のゲート電極３２の構成材料と異なる材料から構成されていてもよい。
　バルク状の電荷発生部４と回路基板３とは、フリップチップボンディング等のバンプボンディングにより互いに接続されている。これにより、電荷発生部４を回路基板３上に適切に配置することができる。
　本実施形態では、半導体基板１０をｐ型とし、不純物拡散領域１２ａ～１２ｄをｎ型とする例が示されている。この場合、ＭＯＳ型トランジスタ７はｎＭＯＳ型となる。半導体基板１０及び不純物拡散領域１２ａ～１２ｄの導電型はこの組み合わせに限られず、例えば、半導体基板１０をｎ型とし、不純物拡散領域１２ａ～１２ｄをｐ型としてもよい。この場合、ＭＯＳ型トランジスタ７はｐＭＯＳ型となる。なお、この場合、不純物拡散領域１４は高濃度のｎ型であるとよい。
　（第１の変形例）
　図８は、上記実施形態の第１変形例に係る回路基板３Ａの一部を拡大して示す上面図であって、図５と同様に、各画素回路部３ａが有する上部金属膜（トップメタル）を省略した様子を示している。本変形例の回路基板３Ａの構成は、以下に述べる点を除き、上記実施形態の回路基板３の構成と同様である。
　図８に示されるように、本変形例の回路基板３Ａでは、上記実施形態とは異なり、バイアス配線３５と不純物拡散領域１２ｃ，１２ｄとを接続する層内配線が設けられていない。その代わりに、不純物拡散領域１２ｃ及び１２ｄと導電体層３１とを互いに電気的に接続する層内配線２４が設けられている。
　不純物拡散領域１２ｃ及び１２ｄは半導体基板１０の一部の領域１０ｂ（図６を参照）に隣接して配置されているので、不純物拡散領域１２ｃ及び１２ｄと半導体基板１０とによりｐｎ接合が形成されている。不純物拡散領域１２ｃ及び１２ｄが、導電体層３１と短絡されている。このような構成において、容量部５の電荷蓄積量が或る閾値を超えた場合、余剰電荷が不純物拡散領域１２ｃ及び１２ｄを通して導電体層３１と半導体基板１０との間を流れるので、余剰電荷を解消することができる。従って、本変形例によれば、或る画素回路部３ａのＭＯＳ型トランジスタ７が何らかの理由により動作しない場合、又は、大量の放射線の入射によって過剰な電荷が発生した場合などでも、容量部５の故障及び電荷の溢れ出しを更に低減することができる。
　半導体基板１０と不純物拡散領域１２ｃ及び１２ｄとの間のｐｎ接合部分は、容量成分を有する。この容量成分は、容量部５の容量値の増大に寄与する。従って、本変形例によれば、各画素回路部３ａの面積の増加を抑えつつ、容量部５の蓄積電荷量を更に増やすことができる。
　本変形例では、一部の領域１０ｂと不純物拡散領域１２ｃとの間のｐｎ接合部分と、一部の領域１０ｂと不純物拡散領域１２ｄとの間のｐｎ接合部分とは、回路基板３Ａの厚さ方向から見て、導電体層３１と重ならない位置に配置されていると共に、互いに離間している。言い換えれば、これらのｐｎ接合部分は、導電体層３１の下部を覆うように一体的には形成されていない。これにより、ｐｎ接合部分の表面積を抑え、暗電流を低減することができる。また、本変形例では、導電体層３１の直下の領域から不純物拡散領域１２ｃ及び１２ｄが離間していない。導電体層３１の直下の領域と不純物拡散領域１２ｃ及び１２ｄとが離間している場合、容量部５の面積が増大するため、画素ピッチが増大する。画素ピッチが増大すると、バンプ電極５１同士の間隔が広がるので、電荷発生部４で発生した電荷をバンプ電極５１を通して容量部５へ伝送するために必要とされる電圧が大きくなる。また、導電体層３１の直下の領域から不純物拡散領域１２ｃ及び１２ｄが離間していないことによって画素面積を小さくできるので、画素ピッチを狭くして解像度を高めることもできる。すなわち、回路基板３Ａの厚さ方向から見たとき、導電体層３１の縁と不純物拡散領域１２ｃ及び１２ｄの縁とが略一致することで、効率的に本変形例の効果を得ることができる。
　（第２の変形例）
　図９及び図１０は、上記実施形態の第２変形例に係る放射線イメージセンサ１Ｃの構成を示す断面図であって、図５のVI－VI断面及びVII－VII断面に相当する断面をそれぞれ示している。
　本変形例の放射線イメージセンサ１Ｃと上記実施形態の放射線イメージセンサ１Ａとの相違点は、回路基板と電荷発生部との接続構成である。図９及び図１０に示されるように、本変形例では、回路基板３と電荷発生部４Ａとの間にバンプ電極が設けられておらず、回路基板３（特に接続パッド３７）と電荷発生部４Ａとが直接接触している。この場合、電荷発生部４Ａは、上記実施形態のようにバルク状のものが用いられる形態とは異なり、放射線を吸収して電荷を発生する材料（例えばＣｄＴｅ）が回路基板３上に蒸着されて構成されている。
　本変形例のように、電荷発生部４Ａは、回路基板３上に蒸着により形成されてもよい。これにより、電荷発生部４を回路基板３上に適切に配置することができる。
　（第３の変形例）
　図１１及び図１２は、上記実施形態の第３変形例を示す図である。図１１は、本変形例の回路基板３Ｂの一部を拡大して示す上面図である。図１１は、各画素回路部３ａが有する上部金属膜３６を省略した様子を示している。図１２は、図１１のXII－XII断面を示す断面図である。図１２には、電荷発生部４及びバンプ電極５１が併せて示されている。
　図１１及び図１２に示されるように、本変形例の回路基板３Ｂは、上記実施形態の回路基板３の構成に加えて、第２の導電体層３９ａと、第３の導電体層３９ｂとを更に有している。第２の導電体層３９ａは、配線層２０の第２層目に形成されており、上部金属膜３６の下面に沿って延びている。第２の導電体層３９ａは、層間配線２６を通して導電体層３１及び上部金属膜３６と電気的に接続されている。第３の導電体層３９ｂは、配線層２０の第３層目に形成され、上部金属膜３６と第２の導電体層３９ａとの間に配置されており、上部金属膜３６の下面に沿って延びている。第３の導電体層３９ｂは、層間配線２６を通してバイアス配線３５と電気的に接続されていると共に、層内配線２４及び層間配線２６を通して不純物拡散領域１４と電気的に接続されている。
　本変形例では、第２の導電体層３９ａと第３の導電体層３９ｂとが絶縁層２１を挟んで互いに対向していると共に、上部金属膜３６と第３の導電体層３９ｂとが絶縁層２１を挟んで互いに対向している。従って、第２の導電体層３９ａと第３の導電体層３９ｂとの間、及び上部金属膜３６と第３の導電体層３９ｂとの間に、電荷を蓄積するための容量成分が生じる。このように、導電体層が２層以上設けられることによって、容量部５の容量値を更に高め、電荷をより多く蓄積することができる。従って、ＭＯＳ型トランジスタ７が何らかの理由により動作しない場合、又は、電荷発生部４から過剰な電荷が流入した場合などでも、容量部５の飽和が抑えられ、容量部５の故障及び電荷の溢れ出しをより一層低減することができる。
　本発明による放射線イメージセンサは、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では半導体基板としてＳｉ基板を例示したが、半導体基板に、Ｓｉ基板以外にも様々な半導体材料からなる基板を適用することができる。
　本発明は、放射線イメージセンサに利用できる。
　１Ａ，１Ｃ…放射線イメージセンサ、２…ベース基板、３，３Ａ，３Ｂ…回路基板、３ａ…画素回路部、３ｂ…垂直シフトレジスタ部、３ｃ…読出回路部、４，４Ａ…電荷発生部、５…容量部、７…ＭＯＳ型トランジスタ、１０…半導体基板、１２ａ～１２ｄ…不純物拡散領域、１４…不純物拡散領域、２０…配線層、２１，２２…絶縁層、２３…絶縁酸化膜、２４…層内配線、２６…層間配線、３１…導電体層、３２…ゲート電極、３３…ゲート配線、３４…データ配線、３５…バイアス配線、３６…上部金属膜、３７…接続パッド、４２…積分回路、４４…保持回路、５１…バンプ電極。

Claims (5)

  1. 　放射線イメージセンサであって、
    　放射線を吸収して電荷を発生する電荷発生部と、
    　前記電荷発生部において発生した電荷を蓄積し転送する回路基板と、を備え、　前記電荷発生部は、前記回路基板上に配置されており、
    　前記回路基板は、
    　半導体基板と、
    　前記電荷発生部において発生した電荷を蓄積する容量部と、
    　前記半導体基板上に配置され、前記容量部に接続されている一端と電荷を転送するための配線に接続されている他端とを含むＭＯＳ型トランジスタと、
    を有し、
    　前記容量部は、前記半導体基板の一部の領域と、前記一部の領域上に配置されると共に前記電荷発生部と電気的に接続された導電体層と、前記一部の領域と前記導電体層とに挟まれている絶縁層と、を含む。
  2. 　請求項１に記載の放射線イメージセンサであって、
    　前記導電体層が、前記ＭＯＳ型トランジスタのゲート電極の構成材料と同一の材料から構成されている。
  3. 　請求項１または２に記載の放射線イメージセンサであって、
    　前記容量部が、前記半導体基板とは異なる導電型を与える不純物が拡散されている不純物拡散領域を更に有し、当該不純物拡散領域は前記半導体基板の前記一部の領域に隣接し、
    　前記不純物拡散領域と前記導電体層とが互いに電気的に接続されている。
  4. 　請求項１～３のいずれか一項に記載の放射線イメージセンサであって、
    　バルク状の前記電荷発生部と前記回路基板とがバンプボンディングにより互いに接続されている。
  5. 　請求項１～３のいずれか一項に記載の放射線イメージセンサであって、
    　前記電荷発生部は、放射線を吸収して電荷を発生する材料が前記回路基板上に蒸着されて構成されている。
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