JP4803747B2 - 半導体集積回路 - Google Patents

Description

本発明は、主として中間周波数帯から高周波帯の信号を処理する半導体集積回路の静電破壊を防止する保護回路に関する。

図７は、従来の無線通信移動体端末機器（以下、端末機器と称す。）に内蔵されている送受信用半導体集積回路の一例である。

半導体集積回路（以下、ＩＣ）はそれぞれ機能毎にディスクリートに作られている。そして、夫々四角で囲まれた部分が、ディスクリートICである。７０は、それらディスクリートICの静電破壊防止回路（以下、保護回路と称す。）である。

従来の構成では、数百MHzの中間周波数帯ICである自動利得制御増幅器７３及び７６、復調器７４、変調器７５に保護回路７０が夫々設けられている。この保護回路７０は、数１０Ｖから数１００Ｖに及ぶ静電気帯電による回路破壊を防止する。一方、1GHz近傍の高周波帯ICである低雑音増幅器７１、受信ミキサ７２、送信ミキサ７７、送信前段増幅器７８、高出力増幅器７９には、保護回路が設けられていない。

特開平０７−２０２５８３に保護回路の一例が開示されている。これは、図８の通りである。８１が保護回路である。Ｖは集積回路への入力あるいは出力信号であり、信号線を経て内部回路８５へ入力あるいは、内部回路８５より出力される。保護回路８１は、ダイオード接続されたＮＭＯＳトランジスタ８２と８３からなる。トランジスタ８２のゲートとドレインは短絡され、信号線８４に接続されている。また、そのソースは電源Ｖｃｃに接続されている。トランジスタ８３のドレインは信号線８４に接続され、そのゲートとソースは短絡されるとともにグランドに接続されている。

図８の右の上下の図は、夫々トランジスタ８２と８３の静特性と高周波信号の動作を示している。電圧Ｖｏｎ＋電源電圧Ｖｃｃより高い正の静電気Ｖ１が信号線８４に印加されると、トランジスタ８２にはダイオード順方向電流Ｉが流れて、内部回路８５は保護される。さらに、高い静電気電圧Ｖ２が印加されると、トランジスタ８３に、ブレークダウン電流が流れる。

−Ｖｏｎ以下の静電気電圧Ｖ３’が信号線８４に印加されると、トランジスタ８３にダイオード順方向電流Ｉ’が流れる。さらに、負の高い静電気電圧Ｖ４’が印加されると、トランジスタ８２に、ブレークダウン電流が流れる。

特開平０１−２３０２６６は、多段接続されたダイオードで構成する保護回路の一例が開示されている。図９及び図１０は、その回路図とダイオード構造の断面である。ダイオード９１と９２が保護回路である。信号線９３により、回路９４に信号が伝送される。電源線と信号線９３との間の保護回路は省略されている。ダイオードが２段のため、Ｖｏｎ電圧が大きい。

図１０は２段接続で構成する保護回路の断面構造である。１０１は集積回路を形成するＰ型基板である。１０２は、Ｎ型エピタキシャル層である。Ｐ型拡散層１０３及び、Ｎ型拡散層１０４が、ＰＮ接合ダイオ−ドを形成している。P型分離拡散層１０５は、チャネルストッパーである。１０６は、二酸化シリコン膜１０６である。カソード電極１０７は内部回路の信号線１０９へ、アノード電極１０８は集積回路外で接地される。
特開平０７−２０２５８３号公報 特開平０１−２３０２６６号公報

図７に示す、７１、７２、７３、７４、７５、７６、７７、７８にあたる送受信帯の変復調回路から高周波増幅までを統合した１チップICが望まれている。ところが７１，７２，７７，７８の高周波回路においては、入出力回路に容量、インダクタを含む整合回路が用いられている。この整合回路のインピーダンス変換効果により、集積回路入出力部での信号電圧振幅が増幅される。

更に各回路の出力端子は電源電圧直流電位を持つため、電源電位以上の信号を出力する。保護回路７０の電圧しきい値は例えば増幅器７３を保護する設定されている。従って、これらの高周波回路を例えば７３と同一チップにすると、保護回路に電流が流れるため、信号が歪んでしまう。なお、従来の保護回路は、これら高周波回路にとっては、寄生容量が大きく、利得が劣化してしまう。

この問題点を図８を用いて詳細に説明する。まず、線形性の劣化について回路出力の場合を説明する。

上記高周波回路は、出力を大振幅とするために、オープンコレクタでIC外部と接続される。そのため、容量、インダクタを用いて整合をとる方式が適用されており、IC出力端子には電源電圧が印加される。

図８において、内部回路８５は、図５の低雑音増幅器５２、または受信ミキサ５３、送信ミキサ５６、または送信前段増幅器５７に相当する。信号線８４に電源電圧Ｖｃｃが印加され、さらにＶｃｃに高周波信号が重畳されると、トランジスタ８２には、図８の右のグラフ原点を中心に高周波電圧８６が印加される。Ｖｏｎを越えた信号部分は、トランジスタ８２に流れる非線形な高周波電流８７により、歪む。

受信回路においては、入力信号に含まれる妨害波のうち回路前段のフィルタで除去できない近傍帯域の妨害波がＶｏｎ以上の電圧振幅の場合、妨害波が歪みを発生して受信帯域内のＳ／Ｎ特性を劣化させる。送信回路においては、出力信号が大出力振幅となるので、同様にＳ／Ｎ劣化が起きる。

この問題は、図９の保護回路によって緩和される。しかし、1チップとなった際に、高周波回路と中間周波回路のそれぞれに一律に図９のような多段トランジスタ回路を設けると、チップ面積が増加してしまう。また、チャネルストッパーのＰ型拡散層の挿入により、図１０の１００で示す部分が、サイリスタ構造となる。図１１はサイリスタの動作原理を示す。サイリスタは順方向電圧状態で、電圧が低いときは、電流がほとんど流れない。しかし、電圧が高くなると、ターンオンして大電流が流れる。図９の保護回路では、静電気の大電圧でターンオン状態になることがある。

上記課題を解決するために、ICの中間周波数帯の回路に対しては、従来の図８に示すような電源及び接地に、夫々一段のダイオード接続されたトランジスタからなる保護回路を設け、ICの高周波部に対しては、多段のダイオード接続されたトランジスタからなる保護回路を設ける。更に、多段接続の保護回路は、サイリスタ動作を防止できる絶縁物で素子問を分離したものとする。

高周波部と中間周波数帯を統合した1チップICにおいて、中間周波数帯に適用する従来の一段のダイオード接続されたトランジスタからなる保護回路とは別に、高周波部回路に多段に直列接続された保護回路を設けることで、寄生容量が少なくなり、かつＶｏｎが上がり利得や線形性の劣化を防止できる。また、このように1チップIC内の各回路に構造の違う２種類の保護回路を設けることにより、多段接続の保護回路をIC内の全回路に適用するよりもチップ内で保護回路のトータル面積を小さくできる。
以上のようにしてIC全体の静電気に対する高耐圧化を実現できる。

以下、図面を用いて説明する。
図１〜６は、本発明の実施例である。

図５は、本発明の保護回路の一構成例である。５１が本発明を適用するICである。1Cの電源電圧は３Ｖ前後である。保護回路６０ｂは、夫々一段のダイオード接続されたトランジスタを有する。保護回路６０ｂは、中間周波数帯の回路である復調器５４及び変調器５５の電源線及び接地線に設けられている。

保護回路６０ａは、夫々多段のダイオード接続されたトランジスタを有する。保護回路６０ａは、高周波部回路である低雑音増幅器５２、受信ミキサ５３、送信ミキサ５６及び送信前段増幅器５７のそれぞれの入出力に設けられている。トランジスタは、上記で述べたようなサイリスタ動作を避けるために、個々に電気的に分離されている。保護回路６０ａと６０ｂは、接続段数が違うため、静電気に対する耐圧が異なり、また寄生容量も異なる。

図６は、本発明の一実施例のトランジスタ構造を示す。
６１ａはシリコン上に二酸化シリコン層６１ｂ等の絶縁物を積層して作られるＳＯＩ（Silicon on Insulator）基板である。上記基板をドライエッチングして形成された溝に二酸化シリコン６２がＣＶＤ（Chemical Vapor Deposition）方法で充填される。ＳＯＩ基板上にＮ型エピタキシャル層６３を形成したのち、Ｎ型拡散層６４、Ｐ型拡散層６５を形成してベース、エミッタ、コレクタをそれぞれ構成する。その上部に二酸化シリコン層６６を積層してコレクタ電極６７ａ、ベース電極６７ｂ、エミッタ電極６７ｃの各電極を設ける。

このようにして、二酸化シリコン層６１ｂ、溝６２を障壁とし個々に電気的に分離したトランジスタを形成する。このトランジスタのベース電極６７ｂとエミッタ電極６７ｃを配線６８にて接続してダイオード構成とし、多段に直列接続して保護回路を構成する。以上、バイポーラトランジスタを例としたが、ＭＯＳＦＥＴを構成する場合でも同様の基板と溝の形成を行う。本トランジス タ構造は、IC回路全体にも適用される。

図１は、本発明を高周波部回路に適用した保護回路の一実施例である。１１が本発明の保護回路である。Ｖは集積回路への入力あるいは出力信号である。信号は、信号線１４を経て内部回路１５へ入力あるいは、内部回路１５より 出力される。保護回路１１は、ダイオード接続されたバイポーラトランジスタ１２１〜１２ｎ、及び１３１〜１３ｎからなる。これらのバイポーラトランジスタは、図６の通り、互いに電気的に分離されている。

バイポーラトランジスタ１２１のベースとエミッタは短絡され、コレクタは電源に接続される。同様にべースとエミッタを短絡したｎ個のバイポーラトランジスタ１２ｎのコレクタを上段のエミッタに順次直列接続し、ｎ個目のトランジスタのエミッタを信号線１４に接続する。また、バイポーラトランジスタ１３１のコレクタは信号線１４に接続され、ベースとエミッタは短絡される。同様にベースとエミッタを短絡したバイポーラトランジスタのコレクタを、上段のエミッタに順次直列接続し、最後にｍ個目のトランジスタのエミッタをグランドに接続する。これにより、Ｖｏｎが高くなり、−Ｖｏｎが低くなる。

図２は内部回路１５に増幅器を適用した例である。２０が、保護回路２１を含めたICである。IC外の回路２５、及び２６は夫々入力、出力整合回路である。増幅器はカレントミラー型の増幅器である。Ｖｂは定電圧。高周波入力電圧Ｖｉｎは、トランジスタ２３で増幅され、Ｖｏｕｔに出力される。保護回路２１を構成するトランジスタ２２ａ〜２２ｄは、図６に示した構造からなる。トランジスタ２３のコレクタ２４には、出力整合回路２６のインダクタを経て電源電圧と同じ３Ｖが印加される。増幅器のダイナミックレンジを満足できる電圧は４Ｖである。そのため、保護回路のトランジスタを３段直列接続とした。本増幅器は負電源を用いないので、グランド側に接続されるトランジスタは一段とした。このトランジスタ２２ｄは、低い負の静電気が印加されたときに回路を保護する。

図３は、図２の回路の入出力特性を示す。１段直列接続から３段直列接続とすると、１ｄＢ圧縮点は−１５ｄＢｍから−８ｄＢｍとなり、線形性は改善されている。さらに、各トランジスタのコレクタ−エミッタ間容量が直列接続となるため、保護回路の寄生容量は、電源及び接地に夫々一段のダイオード接続されたトランジスタからなる従来の保護回路と比べて減少し、増幅器の利得劣化は小さい。また、隣り合うトランジスタは絶縁物である二酸化シリコン層で分離されており、サイリスタ動作することはない。なお、中間周波数帯の回路は周波数が低いために寄生容量による特性劣化は極めて小さいので、従来の保護回路を適用してもよい。

以上は、エンハンスメント型のトランジスタの出力点を例とした。

次に、ＧａＡｓＦＥＴのように、ディプレッション型のトランジスタの場合を考える。グランド側に接続するトランジスタの−Ｖｏｎがトランジスタのゲートに印加する電圧より高いと、入力信号に非線形電流が重畳して増幅される。そのため、同様に線形性が劣化する。従って、−Ｖｏｎを低くするようにグランド側に接続するトランジスタを直列接続とした保護回路を、入力側にも設けることが必要である。以上のように、トランジスタの直列数は、内部回路の動作点、１ｄＢ圧縮点目標値により決められる。

図４に本発明に適用する保護回路の別の実施例を示す。
ＭＯＳＦＥＴで構成したもので、バイポーラトランジスタと同じように、４２１から４２ｎのｎ個と４３１から４３ｍのｍ個のダイオード接続したＭＯＳＦＥＴを用いる。図６で示したバイポーラと同様にＭＯＳＦＥＴは電気的に分離されている。集積回路をＭＯＳＦＥＴで構成する時に適用可能である。

以上のように、高周波部と中間周波数帯を統合した1チップICにおいて、中間周波数帯に適用する従来の一段のダイオード接続されたトランジスタからなる保護回路とは別に、高周波部回路に多段に直列接続された保護回路を設けることで、寄生容量が少なくなり、かつＶｏｎが上がり利得や線形性の劣化を防止できる。また、このように1チップIC内の各回路に構造の違う２種類の保護回路を設けることにより、多段接続の保護回路をIC内の全回路に適用するよりもチップ内で保護回路のトータル面積を小さくできる。
以上のようにしてIC全体の静電気に対する高耐圧化を実現できる。

図１は、本発明に適用する保護回路の一実施例を示す図である。 図２は、本発明を適用した増幅器の一例を示す図である。 図３は、本発明を適用した保護回路を付けた増幅器の特性を示す図である。 図４は、本発明に適用する保護回路の別の実施例を示す図である。 図５は、保護回路を設ける端末機器内蔵送受信用半導体集積回路を示す図である。 図６は、本発明を適用する保護回路のトランジスタ構造を示す図である。 図７は、従来の無線通信移動体端末機寮内蔵の送受信用半導体集積回路を示す図である。 図８は、従来の保護回路第１の例を示す図である。 図９は、従来の保護回路第２の例を示す図である。 図１０は、従来の保護回路に用いるトランジスタ構造を示す図である。 図１１は、サイリスタの構造と動作原理を示す図である。

符号の説明

１１…保護回路、
１２１、１２ｎ、１３１、１３ｍ…電気的に分離されダイオード接続されたバイポーラトランジスタ
１４…信号線、１５…内部回路
２１…本発明の保護回路構成の一例
２２ａ、２２ｂ、２２ｃ、２２ｄ…保護回路内の、電気的に分離され、ダイオード接続されたバイポーラトランジスタ
２３…増幅器のトランジスタ
２４…増幅器のトランジスタのコレクタ端子
２５…入力整合回路、２６…出力整合回路
４２１、４２ｎ、４３１、４３ｍ…電気的に分離され、ダイオード接続されたＭＯＳＦＥＴ
５０ａ…高周波部回路用保護回路
５０ｂ…中間周波数帯回路用保護回路
５１…高周波部と中間周波数帯を含むIC回路
５２…低雑音増幅器、５３…受信ミキサ
５４…復調器、５５…変調器、５６…送信ミキサ
５７…送信前段増幅器、
５８ａ、５８ｂ、５８ｃ…フィルタ
６０ａ、６０ｂ…保護回路、６ｌａ…ＳＯＩ基板
６１ｂ…二酸化シリコン層、６２…溝
６３…Ｎ型エピタキシャル層、６４…Ｐ型拡散層
６５…ｎ型拡散層、６６…二酸化シリコン層
６７ａ…コレクタ電極、６７ｂ…ベース電極
６７ｃ…エミッタ電極、６８…配線、７０…保護回路
７１…低雑音増幅器、７２…受信ミキサ
７３、７６…自動利得制御増幅器、７４…復調器
７５…変調器、７７…送信ミキサ
７８…送信前段増幅器、７９…高出力増幅器、８１…保護回路
８２、８３…ダイオード接続されたＭＯＳＦＥＴ、８４…信号線
８５…内部回路、８６、８８…高周波電圧
８７、８９…高周波電流
９１、９２…保護回路、９３…信号線、９４…保護回路
１００…サイリスタ接続、１０１…Ｐ型基板
１０２…Ｎ型エピタキシャル層、１０３…Ｐ型拡散層
１０４…Ｎ型拡散層、１０５…Ｐ型分離拡散層
１０６…二酸化シリコン膜、１０７…カソード電極
１０８…アノード電極、１０９…信号線

Claims (16)

1. 複数個の入出力端子を持つ半導体集積回路であって、
   少なくとも２種類以上の電気的特性を持つ複数の静電破壊保護回路を有し、
   上記複数の静電破壊保護回路は、ダイオード接続されたトランジスタを一段有する第１の静電破壊防止保護回路と、ダイオード接続されたトランジスタを多段に直列に接続した第２の静電破壊防止保護回路とを含み、
   上記第１および第２の静電破壊保護回路は、上記入出力端子から見た寄生容量が異なり、かつ、周波数の高い信号が入出力される入出力端子に接続された静電破壊保護回路ほど上記寄生容量が小さいことを特徴とする半導体集積回路。
2. 請求項１において、
   上記複数の静電破壊保護回路は、更に耐圧が互いに異なることを特徴とする半導体集積回路。
3. 請求項１又は２において、
   上記第２の静電破壊防止保護回路は電源電圧を越える出力信号の回路の出力に設けられていることを特徴とする半導体集積回路。
4. 請求項１又は２において、
   入力電位が負のオン電圧を越えて動作する回路を更に有し、
   上記第２の静電破壊防止回路は、該回路の入力に設けられ、絶縁物の障壁で電気的に分離されたトランジスタをダイオード接続し、多段に直列に接続した構成とされることを特徴とする半導体集積回路。
5. ダイオード接続されたトランジスタを一段有する第１の静電破壊防止保護回路と、
   内部回路と、
   該内部回路の入力及び出力の少なくとも一方と電源及び接地の少なくとも一方との間にダイオード接続されたトランジスタを多段に直列に接続した第２の静電破壊保護回路とが１チップに設けられ、
   上記第１および第２の静電破壊保護回路は、互いに入出力端子から見た寄生容量が異なり、かつ、周波数の高い信号が入出力される入出力端子に接続された静電破壊保護回路ほど上記寄生容量が小さいことを特徴とする半導体集積回路。
6. 請求項５において、
   上記第１および第２の静電破壊保護回路は、更に互いに耐圧が異なることを特徴とする半導体集積回路。
7. 請求項５又は６において、
   上記内部回路は、電源電位以上の信号を出力することを特徴とする半導体集積回路。
8. 請求項５又は６において、
   上記内部回路は、オープンコレクタで上記半導体集積回路の外部と接続されていることを特徴とする半導体集積回路。
9. 請求項５又は６において、
   上記ダイオード接続されたトランジスタは、絶縁物の障壁で互いに電気的に分離されていることを特徴とする半導体集積回路。
10. 内部回路と、
    該内部回路の入力及び出力の少なくとも一方と電源及び接地の少なくとも一方との間にダイオード接続されたトランジスタを多段に直列に接続した複数の静電破壊保護回路とが１チップに設けられ、
    上記複数の静電破壊保護回路は、該静電破壊保護回路が接続された入力又は出力から見た寄生容量が互いに異なり、かつ、周波数の高い信号が入出力される上記入力又は出力に接続された静電破壊保護回路ほど上記寄生容量が小さいことを特徴とする半導体集積回路。
11. 請求項１０において、
    上記複数の静電破壊保護回路は、更に耐圧が互いに異なることを特徴とする半導体集積回路。
12. 請求項１０又は１１において、
    上記内部回路は、電源電位以上の信号を出力することを特徴とする半導体集積回路。
13. 請求項１０又は１１において、
    上記内部回路は、オープンコレクタで上記半導体集積回路の外部と接続されていることを特徴とする半導体集積回路。
14. 請求項１０又は１１において、
    上記ダイオード接続されたトランジスタは、絶縁物の障壁で互いに電気的に分離されていることを特徴とする半導体集積回路。
15. 請求項５乃至１４のいずれか１項において、
    上記内部回路が高周波回路であることを特徴とする半導体集積回路。
16. 請求項１５において、
    上記高周波回路は、低雑音増幅器、受信ミキサ、送信ミキサ、及び送信前段増幅器の少なくとも１つを含んで構成されていることを特徴とする半導体集積回路。

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