JPH10270567A - トランジスタ保護素子 - Google Patents
トランジスタ保護素子Info
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- JPH10270567A JPH10270567A JP9068242A JP6824297A JPH10270567A JP H10270567 A JPH10270567 A JP H10270567A JP 9068242 A JP9068242 A JP 9068242A JP 6824297 A JP6824297 A JP 6824297A JP H10270567 A JPH10270567 A JP H10270567A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 253
- 239000000758 substrate Substances 0.000 claims abstract description 91
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- 238000010586 diagram Methods 0.000 description 12
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】 トランジスタの高速動作を制限しない保護素
子を提供する。 【解決手段】 保護対象となるオープンコレクタ出力ト
ランジスタＴＲ１は、トランジスタ拡散層２に形成さ
れ、トランジスタ拡散層２は、コレクタ拡散層２ａだけ
がｐ型半導体基板の領域と接合面を形成している。トラ
ンジスタ保護素子１０は、上記のコレクタ拡散層（ｎ型
拡散層）２ａと、主拡散層３と、ｐ型基板領域１ａとを
有して成り、ｎ型拡散層２ａをコレクタ、主拡散層３を
エミッタ、ｎ型拡散層２ａと主拡散層３とに挟まれたｐ
型基板領域１ａをベースとし、出力端子ＯＵＴに静電気
サージが印加されるとＯＮするラテラルトランジスタｔ
ｒ１である。主拡散層３は、接地電源ＶEEに配線接続さ
れ、コレクタ拡散層２ａに近接して形成されている。保
護素子１０は、端子ＯＵＴに配線接続されないので端子
ＯＵＴの寄生容量を増加させることがなく、ＴＲ１の高
速動作を制限しない。
子を提供する。 【解決手段】 保護対象となるオープンコレクタ出力ト
ランジスタＴＲ１は、トランジスタ拡散層２に形成さ
れ、トランジスタ拡散層２は、コレクタ拡散層２ａだけ
がｐ型半導体基板の領域と接合面を形成している。トラ
ンジスタ保護素子１０は、上記のコレクタ拡散層（ｎ型
拡散層）２ａと、主拡散層３と、ｐ型基板領域１ａとを
有して成り、ｎ型拡散層２ａをコレクタ、主拡散層３を
エミッタ、ｎ型拡散層２ａと主拡散層３とに挟まれたｐ
型基板領域１ａをベースとし、出力端子ＯＵＴに静電気
サージが印加されるとＯＮするラテラルトランジスタｔ
ｒ１である。主拡散層３は、接地電源ＶEEに配線接続さ
れ、コレクタ拡散層２ａに近接して形成されている。保
護素子１０は、端子ＯＵＴに配線接続されないので端子
ＯＵＴの寄生容量を増加させることがなく、ＴＲ１の高
速動作を制限しない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に形成
されたバイポーラトランジスタを静電気サージ等の過大
電圧から保護するトランジスタ保護素子に関し、特にオ
ープンコレクタ形式の出力トランジスタとして用いられ
るバイポーラトランジスタに好適なトランジスタ保護素
子に関する。
されたバイポーラトランジスタを静電気サージ等の過大
電圧から保護するトランジスタ保護素子に関し、特にオ
ープンコレクタ形式の出力トランジスタとして用いられ
るバイポーラトランジスタに好適なトランジスタ保護素
子に関する。
【０００２】
【従来の技術】図６は従来のトランジスタ保護素子を示
す図であり、（ａ）は回路図、（ｂ）は断面構造図であ
る。このトランジスタ保護素子１００は、オープンコレ
クタ形式の出力トランジスタとして回路に組み込まれて
いるｎｐｎ型バイポーラトランジスタＴＲ１に対して設
けられたものであり、図６（ａ）に示すように、出力端
子ＯＵＴと正電源ＶCCとの間に挿入されたダイオードｄ
１と、出力端子ＯＵＴと接地電源ＶEEとの間に挿入させ
たダイードｄ２とを有する。また図６（ｂ）に示すよう
に、出力トランジスタＴＲ１のコレクタとなるｎ型拡散
層２ａとダイオードｄ１のアノードとなるｐ型拡散層１
０１ｂ、およびｎ型拡散層２ａとダイオードｄ２のカソ
ードとなるｎ型拡散層１０２ａは、それぞれ配線接続さ
れている。
す図であり、（ａ）は回路図、（ｂ）は断面構造図であ
る。このトランジスタ保護素子１００は、オープンコレ
クタ形式の出力トランジスタとして回路に組み込まれて
いるｎｐｎ型バイポーラトランジスタＴＲ１に対して設
けられたものであり、図６（ａ）に示すように、出力端
子ＯＵＴと正電源ＶCCとの間に挿入されたダイオードｄ
１と、出力端子ＯＵＴと接地電源ＶEEとの間に挿入させ
たダイードｄ２とを有する。また図６（ｂ）に示すよう
に、出力トランジスタＴＲ１のコレクタとなるｎ型拡散
層２ａとダイオードｄ１のアノードとなるｐ型拡散層１
０１ｂ、およびｎ型拡散層２ａとダイオードｄ２のカソ
ードとなるｎ型拡散層１０２ａは、それぞれ配線接続さ
れている。
【０００３】図６において、正電源ＶCCよりも大きな正
の静電気サージが出力端子ＯＵＴに加わった場合には、
ダイオードｄ１がＯＮしてサージ電流を出力端子ＯＵＴ
から正電源ＶCC側にバイパスし、また負の静電気サージ
（接地電源ＶEEより低電位の静電気サージ）が出力端子
ＯＵＴに加わった場合には、ダイオードｄ２がＯＮして
サージ電流を出力端子ＯＵＴから接地電源ＶEE側にバイ
パスし、出力トランジスタＴＲ１を保護する。
の静電気サージが出力端子ＯＵＴに加わった場合には、
ダイオードｄ１がＯＮしてサージ電流を出力端子ＯＵＴ
から正電源ＶCC側にバイパスし、また負の静電気サージ
（接地電源ＶEEより低電位の静電気サージ）が出力端子
ＯＵＴに加わった場合には、ダイオードｄ２がＯＮして
サージ電流を出力端子ＯＵＴから接地電源ＶEE側にバイ
パスし、出力トランジスタＴＲ１を保護する。
【０００４】また寄生トランジスタをトランジスタ保護
素子としては、例えば特開平７−１２２７１５号公報に
開示されたものがある。具体的には、半導体基板に形成
した第１の拡散層を、保護対象である入力トランジスタ
の入力端子（通常はベース端子）に配線接続し、さらに
第１の拡散層の近傍に、接地電源に配線接続された第２
の拡散層および正電源に配線接続された第３の拡散層を
形成し、第１の拡散層と第２の拡散層による寄生トラン
ジスタ、および第１の拡散層と第３の拡散層による寄生
容量トランジスタをそれぞれ保護素子として動作させ
る。
素子としては、例えば特開平７−１２２７１５号公報に
開示されたものがある。具体的には、半導体基板に形成
した第１の拡散層を、保護対象である入力トランジスタ
の入力端子（通常はベース端子）に配線接続し、さらに
第１の拡散層の近傍に、接地電源に配線接続された第２
の拡散層および正電源に配線接続された第３の拡散層を
形成し、第１の拡散層と第２の拡散層による寄生トラン
ジスタ、および第１の拡散層と第３の拡散層による寄生
容量トランジスタをそれぞれ保護素子として動作させ
る。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
のトランジスタ保護素子においては、保護対象とするト
ランジスタの保護対象とする端子の寄生容量を増加させ
てしまい、トランジスタの高速動作が制限されてしまう
という問題があった。例えば、図６においては、トラン
ジスタ保護素子１００を設けると、出力トランジスタＴ
Ｒ１のコレクタ端子（出力端子ＯＵＴ）の寄生容量が増
加し、出力トランジスタＴＲ１の高速動作が制限されて
しまう。ここで、出力トランジスタＴＲ１のコレクタ側
の寄生容量の増加分は、主にダイオードｄ１およびｄ２
との間を接続する配線による容量と、ダイオードｄ１、
ｄ２それぞれにおけるｐｎ接合容量である。
のトランジスタ保護素子においては、保護対象とするト
ランジスタの保護対象とする端子の寄生容量を増加させ
てしまい、トランジスタの高速動作が制限されてしまう
という問題があった。例えば、図６においては、トラン
ジスタ保護素子１００を設けると、出力トランジスタＴ
Ｒ１のコレクタ端子（出力端子ＯＵＴ）の寄生容量が増
加し、出力トランジスタＴＲ１の高速動作が制限されて
しまう。ここで、出力トランジスタＴＲ１のコレクタ側
の寄生容量の増加分は、主にダイオードｄ１およびｄ２
との間を接続する配線による容量と、ダイオードｄ１、
ｄ２それぞれにおけるｐｎ接合容量である。
【０００６】本発明はこのような従来の問題を解決する
ものであり、保護対象となるバイポーラトランジスタの
高速動作を制限しないトランジスタ保護素子を提供する
ことを目的とする。
ものであり、保護対象となるバイポーラトランジスタの
高速動作を制限しないトランジスタ保護素子を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の請求項１記載のトランジスタ保護素子は、
半導体基板のトランジスタ拡散層に形成されたバイポー
ラトランジスタを、前記トランジスタ拡散層の最外郭拡
散層に混入する過大電圧から保護するトランジスタ保護
素子であって、前記最外郭拡散層と、外部基準電源に配
線接続され、かつ前記最外郭拡散層に対して所定距離を
隔てて近接するように前記半導体基板に形成された主拡
散層と、前記最外郭拡散層と前記主拡散層とに前記近接
距離で挟まれた基板領域とを有して成る。
めに本発明の請求項１記載のトランジスタ保護素子は、
半導体基板のトランジスタ拡散層に形成されたバイポー
ラトランジスタを、前記トランジスタ拡散層の最外郭拡
散層に混入する過大電圧から保護するトランジスタ保護
素子であって、前記最外郭拡散層と、外部基準電源に配
線接続され、かつ前記最外郭拡散層に対して所定距離を
隔てて近接するように前記半導体基板に形成された主拡
散層と、前記最外郭拡散層と前記主拡散層とに前記近接
距離で挟まれた基板領域とを有して成る。
【０００８】請求項２記載のトランシスタ保護素子は、
請求項１において、さらに、前記外部基準電源とは別の
外部電源に配線接続され、かつ前記主拡散層または前記
コレクタ拡散層に対して所定の距離を隔てて近接するよ
うに前記半導体基板に形成された副拡散層と、前記最外
郭拡散層または前記主拡散層と前記副拡散層とに前記近
接距離で挟まれた基板領域とを有して成る。
請求項１において、さらに、前記外部基準電源とは別の
外部電源に配線接続され、かつ前記主拡散層または前記
コレクタ拡散層に対して所定の距離を隔てて近接するよ
うに前記半導体基板に形成された副拡散層と、前記最外
郭拡散層または前記主拡散層と前記副拡散層とに前記近
接距離で挟まれた基板領域とを有して成る。
【０００９】請求項３記載のトランシスタ保護素子は、
請求項１または２において、前記主拡散層が前記コレク
タ拡散層を取り囲むように環状に形成されており、副拡
散層を有するときには、さらに前記副拡散層が前記主拡
散層を取り囲むように環状に形成されていることを特徴
とする。
請求項１または２において、前記主拡散層が前記コレク
タ拡散層を取り囲むように環状に形成されており、副拡
散層を有するときには、さらに前記副拡散層が前記主拡
散層を取り囲むように環状に形成されていることを特徴
とする。
【００１０】請求項４記載のトランシスタ保護素子は、
請求項１において、さらに、前記外部基準電源とは別の
Ｎ（Ｎは２以上の整数）個の異なる外部電源にそれぞれ
配線接続されたＮ個の副拡散層と、前記最外郭拡散層ま
たは前記主拡散層と前記Ｎ個の副拡散層のいずれか１つ
とに挟まれた基板領域と、前記Ｎ個の副拡散層のいずれ
か２つに挟まれた基板領域とを有して成り、それぞれの
前記副拡散層は、前記最外郭拡散層、前記主拡散層、ま
たは他の副拡散層に対して所定の距離を隔てて近接する
ように前記半導体基板に形成されており、前記基板領域
は、いずれか２つの前記拡散層に前記近接距離で挟まれ
ていることを特徴とする。
請求項１において、さらに、前記外部基準電源とは別の
Ｎ（Ｎは２以上の整数）個の異なる外部電源にそれぞれ
配線接続されたＮ個の副拡散層と、前記最外郭拡散層ま
たは前記主拡散層と前記Ｎ個の副拡散層のいずれか１つ
とに挟まれた基板領域と、前記Ｎ個の副拡散層のいずれ
か２つに挟まれた基板領域とを有して成り、それぞれの
前記副拡散層は、前記最外郭拡散層、前記主拡散層、ま
たは他の副拡散層に対して所定の距離を隔てて近接する
ように前記半導体基板に形成されており、前記基板領域
は、いずれか２つの前記拡散層に前記近接距離で挟まれ
ていることを特徴とする。
【００１１】請求項５記載のトランシスタ保護素子は、
請求項１ないし４のいずれかにおいて、前記最外郭拡散
層がコレクタ拡散層であり、前記バイポーラトランジス
タがオープンコレクタ形式の出力トランジスタであるこ
とを特徴とする。
請求項１ないし４のいずれかにおいて、前記最外郭拡散
層がコレクタ拡散層であり、前記バイポーラトランジス
タがオープンコレクタ形式の出力トランジスタであるこ
とを特徴とする。
【００１２】請求項６記載のトランシスタ保護素子は、
請求項１ないし５のいずれかにおいて、前記半導体基板
が第１の導電型であり、前記コレクタ拡散層と前記主拡
散層とが第２の導電型であり、副拡散層を有するときに
は、さらに前記副拡散層が第２の導電型であることを特
徴とする。
請求項１ないし５のいずれかにおいて、前記半導体基板
が第１の導電型であり、前記コレクタ拡散層と前記主拡
散層とが第２の導電型であり、副拡散層を有するときに
は、さらに前記副拡散層が第２の導電型であることを特
徴とする。
【００１３】
第１の実施形態 図１は本発明の第１の実施形態のトランジスタ保護素子
を示す図であり、（ａ）は回路図、（ｂ）は上面構造
図、（ｃ）は断面構造図である。このトランジスタ保護
素子１０は、図１（ａ）に示すように出力トランジスタ
ＴＲ１に対して設けられたものである。尚、ここでは第
１の導電型はｐ型、第２の導電型はｎ型である。
を示す図であり、（ａ）は回路図、（ｂ）は上面構造
図、（ｃ）は断面構造図である。このトランジスタ保護
素子１０は、図１（ａ）に示すように出力トランジスタ
ＴＲ１に対して設けられたものである。尚、ここでは第
１の導電型はｐ型、第２の導電型はｎ型である。
【００１４】出力トランジスタＴＲ１は、エミッタ接地
形式、かつオープンコレクタ形式のｎｐｎ型バイポーラ
トランジスタであり、図１（ｂ）、（ｃ）に示すよう
に、ｐ型半導体基板１のトランジスタ拡散層２に形成さ
れている。トランジスタ拡散層２は、コレクタ拡散層
（ｎ型拡散層）２ａと、コレクタ拡散層２ａ内に形成さ
れたベース拡散層（ｐ型拡散層）２ｂと、ベース拡散層
２ｂ内に形成されたエミッタ拡散層２ｃとを有する。コ
レクタ拡散層２ａは出力端子ＯＵＴ（コレクタ端子Ｃ）
に配線接続され、ベース拡散層２ｂは入力端子ＩＮ（ベ
ース端子Ｂ）に配線接続され、エミッタ拡散層２ｃは接
地端子ＧＮＤ（エミッタ端子Ｅ）に配線接続されてお
り、接地端子ＧＮＤは外部の接地電源ＶEE（外部基準電
源）に配線接続されている。バイポーラトランジスタ
は、通常、このようにトランジスタ拡散層の最外郭拡散
層がコレクタ拡散層となる構造であり、３つの拡散層の
中でコレクタ拡散層だけが基板領域と接合面を形成す
る。
形式、かつオープンコレクタ形式のｎｐｎ型バイポーラ
トランジスタであり、図１（ｂ）、（ｃ）に示すよう
に、ｐ型半導体基板１のトランジスタ拡散層２に形成さ
れている。トランジスタ拡散層２は、コレクタ拡散層
（ｎ型拡散層）２ａと、コレクタ拡散層２ａ内に形成さ
れたベース拡散層（ｐ型拡散層）２ｂと、ベース拡散層
２ｂ内に形成されたエミッタ拡散層２ｃとを有する。コ
レクタ拡散層２ａは出力端子ＯＵＴ（コレクタ端子Ｃ）
に配線接続され、ベース拡散層２ｂは入力端子ＩＮ（ベ
ース端子Ｂ）に配線接続され、エミッタ拡散層２ｃは接
地端子ＧＮＤ（エミッタ端子Ｅ）に配線接続されてお
り、接地端子ＧＮＤは外部の接地電源ＶEE（外部基準電
源）に配線接続されている。バイポーラトランジスタ
は、通常、このようにトランジスタ拡散層の最外郭拡散
層がコレクタ拡散層となる構造であり、３つの拡散層の
中でコレクタ拡散層だけが基板領域と接合面を形成す
る。
【００１５】トランジスタ保護素子１０は、トランジス
タ拡散層２の最外郭拡散層に対応する出力トランジスタ
ＴＲ１の端子、すなわちコレクタ端子Ｃに混入する静電
気サージから出力トランジスタＴＲ１を保護するもので
ある。このトランジスタ保護素子１０は、ｎ型拡散層
（出力トランジスタＴＲ１のコレクタ拡散層）２ａと、
主拡散層（ｎ型拡散層）３と、ｐ型基板領域１ａとを有
して成り、ｎ型拡散層２ａをコレクタ、主拡散層３をエ
ミッタ、ｎ型拡散層２ａと主拡散層３とに挟まれたｐ型
基板領域１ａをベースとするラテラルトランジスタｔｒ
１である。主拡散層３は、接地電源ＶEEに配線接続さ
れ、コレクタ拡散層２ａに近接して形成されている。コ
レクタ拡散層２ａと主拡散層３との距離（ｐ型基板領域
１ａとの接合面間の距離）は、出力トランジスタＴＲ１
が正常動作しているときに両拡散層が電気的に分離さ
れ、出力端子ＯＵＴに静電気サージが混入したときに、
ｎ型拡散層２ａとｐ型基板領域１ａとの接合面または主
拡散層３とｐ型基板領域１ａとの接合面のいずれかがブ
レークダウンするような距離である。尚、ｐ型半導体基
板１は接地電源ＶEEに接続されており、図中の抵抗ｒ１
は、ｐ型基板領域１ａと接地電源ＶEEとの間の基板抵抗
を示している。
タ拡散層２の最外郭拡散層に対応する出力トランジスタ
ＴＲ１の端子、すなわちコレクタ端子Ｃに混入する静電
気サージから出力トランジスタＴＲ１を保護するもので
ある。このトランジスタ保護素子１０は、ｎ型拡散層
（出力トランジスタＴＲ１のコレクタ拡散層）２ａと、
主拡散層（ｎ型拡散層）３と、ｐ型基板領域１ａとを有
して成り、ｎ型拡散層２ａをコレクタ、主拡散層３をエ
ミッタ、ｎ型拡散層２ａと主拡散層３とに挟まれたｐ型
基板領域１ａをベースとするラテラルトランジスタｔｒ
１である。主拡散層３は、接地電源ＶEEに配線接続さ
れ、コレクタ拡散層２ａに近接して形成されている。コ
レクタ拡散層２ａと主拡散層３との距離（ｐ型基板領域
１ａとの接合面間の距離）は、出力トランジスタＴＲ１
が正常動作しているときに両拡散層が電気的に分離さ
れ、出力端子ＯＵＴに静電気サージが混入したときに、
ｎ型拡散層２ａとｐ型基板領域１ａとの接合面または主
拡散層３とｐ型基板領域１ａとの接合面のいずれかがブ
レークダウンするような距離である。尚、ｐ型半導体基
板１は接地電源ＶEEに接続されており、図中の抵抗ｒ１
は、ｐ型基板領域１ａと接地電源ＶEEとの間の基板抵抗
を示している。
【００１６】次に図１に示すトランジスタ保護素子１０
の動作を説明する。図１において、接地電源ＶEEを０
［Ｖ］として、正電源ＶCCを越えるような正の静電気サ
ージが出力端子ＯＵＴに印加された場合には、コレクタ
拡散層２ａとｐ型基板領域１ａとの間でブレークダウン
を起こしてｐ型基板領域１ａの電位が０［Ｖ］から上昇
し、ｐ型基板領域１ａと主拡散層３のｐｎ接合がＯＮし
て、サージ電流を出力端子ＯＵＴから接地電源ＶEE側に
バイパスする。また、負の静電気サージが出力端子ＯＵ
Ｔに印加された場合には、ｐ型基板領域１ａと主拡散層
３との間でブレークダウンを起こしてｐ型基板領域１ａ
の電位が０［Ｖ］に向けて上昇し、コレクタ拡散層２ａ
とｐ型基板領域１ａとのｐｎ接合がＯＮして、サージ電
流を接地電源ＶEE側から出力端子ＯＵＴにバイパスす
る。すなわち、外部より出力端子ＯＵＴに静電気サージ
が印加されると、ラテラルトランジスタｔｒ１がＯＮし
てサージ電圧を放電させるので、出力トランジスタＴＲ
１には静電気サージが加わらず、出力トランジスタＴＲ
１を上記の静電気サージから保護することができる。
の動作を説明する。図１において、接地電源ＶEEを０
［Ｖ］として、正電源ＶCCを越えるような正の静電気サ
ージが出力端子ＯＵＴに印加された場合には、コレクタ
拡散層２ａとｐ型基板領域１ａとの間でブレークダウン
を起こしてｐ型基板領域１ａの電位が０［Ｖ］から上昇
し、ｐ型基板領域１ａと主拡散層３のｐｎ接合がＯＮし
て、サージ電流を出力端子ＯＵＴから接地電源ＶEE側に
バイパスする。また、負の静電気サージが出力端子ＯＵ
Ｔに印加された場合には、ｐ型基板領域１ａと主拡散層
３との間でブレークダウンを起こしてｐ型基板領域１ａ
の電位が０［Ｖ］に向けて上昇し、コレクタ拡散層２ａ
とｐ型基板領域１ａとのｐｎ接合がＯＮして、サージ電
流を接地電源ＶEE側から出力端子ＯＵＴにバイパスす
る。すなわち、外部より出力端子ＯＵＴに静電気サージ
が印加されると、ラテラルトランジスタｔｒ１がＯＮし
てサージ電圧を放電させるので、出力トランジスタＴＲ
１には静電気サージが加わらず、出力トランジスタＴＲ
１を上記の静電気サージから保護することができる。
【００１７】ここで、トランジスタ保護素子１０（ラテ
ラルトランジスタｔｒ１）は、出力端子ＯＵＴに配線接
続されていないので、出力端子ＯＵＴに寄生する容量
は、出力トランジスタＴＲ１による寄生容量のみとな
る。すなわち、トランジスタ保護素子１０を設けても、
出力端子ＯＵＴの寄生容量は増加せず、出力トランジス
タＴＲ１は、トランジスタ保護素子１０がないときと同
様の高速動作ができる。
ラルトランジスタｔｒ１）は、出力端子ＯＵＴに配線接
続されていないので、出力端子ＯＵＴに寄生する容量
は、出力トランジスタＴＲ１による寄生容量のみとな
る。すなわち、トランジスタ保護素子１０を設けても、
出力端子ＯＵＴの寄生容量は増加せず、出力トランジス
タＴＲ１は、トランジスタ保護素子１０がないときと同
様の高速動作ができる。
【００１８】尚、入力端子ＩＮに対してトランジスタ保
護素子を設けるには、もう１つｎ型拡散層を形成し、こ
の新たなｎ型拡散層とベース拡散層２ｂとを配線接続し
なければならず、入力端子ＩＮの寄生容量を増加させて
しまう。またエミッタ端子Ｅに対しても同様である。従
って保護対象となるバイポーラトランジスタの保護対象
となる端子は、トランジスタ拡散層の最外郭拡散層に接
続していることが必要である。もし仮に、エミッタ拡散
層が最外郭拡散層となっているバイポーラトランジスタ
があれば、第１の実施形態のトランジスタ保護素子によ
って、エミッタ端子の寄生容量を増加させることなく、
エミッタ端子に混入する静電気サージからトランジスタ
を保護することができる。
護素子を設けるには、もう１つｎ型拡散層を形成し、こ
の新たなｎ型拡散層とベース拡散層２ｂとを配線接続し
なければならず、入力端子ＩＮの寄生容量を増加させて
しまう。またエミッタ端子Ｅに対しても同様である。従
って保護対象となるバイポーラトランジスタの保護対象
となる端子は、トランジスタ拡散層の最外郭拡散層に接
続していることが必要である。もし仮に、エミッタ拡散
層が最外郭拡散層となっているバイポーラトランジスタ
があれば、第１の実施形態のトランジスタ保護素子によ
って、エミッタ端子の寄生容量を増加させることなく、
エミッタ端子に混入する静電気サージからトランジスタ
を保護することができる。
【００１９】このように第１の実施形態によれば、保護
対象となる出力トランジスタＴＲ１に対するトランジス
タ保護素子１０を、出力トランジスタＴＲ１のコレクタ
拡散層２ａと、このコレクタ拡散層２ａに近接し、接地
電源ＶEEに配線接続した主拡散層３と、この間のｐ型基
板領域１ａとで形成することにより、出力トランジスタ
ＴＲ１のコレクタ端子Ｃ（出力端子ＯＵＴ）に寄生する
容量は、出力トランジスタＴＲ１の寄生容量のみとな
り、保護素子１０による寄生容量が付加されないため、
出力トランジスタＴＲ１の高速動作を制限することがな
い。
対象となる出力トランジスタＴＲ１に対するトランジス
タ保護素子１０を、出力トランジスタＴＲ１のコレクタ
拡散層２ａと、このコレクタ拡散層２ａに近接し、接地
電源ＶEEに配線接続した主拡散層３と、この間のｐ型基
板領域１ａとで形成することにより、出力トランジスタ
ＴＲ１のコレクタ端子Ｃ（出力端子ＯＵＴ）に寄生する
容量は、出力トランジスタＴＲ１の寄生容量のみとな
り、保護素子１０による寄生容量が付加されないため、
出力トランジスタＴＲ１の高速動作を制限することがな
い。
【００２０】尚、上記第１の実施形態においては保護対
象のトランジスタをオープンコレクタ形式のｎｐｎ型と
したが、保護対象のトランジスタは、オープンコレクタ
形式に限定されるものではなく、またｐｎｐ型でも良
い。さらに保護対象のトランジスタの保護対象となる端
子は、コレクタ端子に限定されることなく、最外郭拡散
層に接続する端子であれば良い。
象のトランジスタをオープンコレクタ形式のｎｐｎ型と
したが、保護対象のトランジスタは、オープンコレクタ
形式に限定されるものではなく、またｐｎｐ型でも良
い。さらに保護対象のトランジスタの保護対象となる端
子は、コレクタ端子に限定されることなく、最外郭拡散
層に接続する端子であれば良い。
【００２１】第２の実施形態 図２は本発明の第２の実施形態のトランジスタ保護素子
を示す構造図であり、（ａ）は上面構造図、（ｂ）は断
面構造図である。このトランジスタ保護素子は、図１に
示した出力トランジスタＴＲ１に対して設けられたもの
である。
を示す構造図であり、（ａ）は上面構造図、（ｂ）は断
面構造図である。このトランジスタ保護素子は、図１に
示した出力トランジスタＴＲ１に対して設けられたもの
である。
【００２２】図２に示すトランジスタ保護素子は、出力
トランジスタＴＲ１のコレクタ拡散層２ａと、主拡散層
（ｎ型拡散層）４と、ｐ型基板領域１ｂとを有してな
り、コレクタ拡散層２ａをコレクタ、主拡散層４をエミ
ッタ、コレクタ拡散層２ａと主拡散層４とに挟まれたｐ
型基板領域１ｂをベースとするラテラルトランジスタｔ
ｒ２である。従って、図２に示すトランジスタ保護素子
の回路図は、図１（ａ）において、ラテラルトランジス
タｔｒ１をｔｒ２に変えたものである。主拡散層４は、
接地電源ＶEEに配線接続され、図１の主拡散層３と同じ
近接距離で、コレクタ拡散層２ａを取り囲むように形成
されている。尚、図中の抵抗ｒ２は、ｐ型基板領域１ｂ
と接地電源ＶEEとの間の基板抵抗を示している。
トランジスタＴＲ１のコレクタ拡散層２ａと、主拡散層
（ｎ型拡散層）４と、ｐ型基板領域１ｂとを有してな
り、コレクタ拡散層２ａをコレクタ、主拡散層４をエミ
ッタ、コレクタ拡散層２ａと主拡散層４とに挟まれたｐ
型基板領域１ｂをベースとするラテラルトランジスタｔ
ｒ２である。従って、図２に示すトランジスタ保護素子
の回路図は、図１（ａ）において、ラテラルトランジス
タｔｒ１をｔｒ２に変えたものである。主拡散層４は、
接地電源ＶEEに配線接続され、図１の主拡散層３と同じ
近接距離で、コレクタ拡散層２ａを取り囲むように形成
されている。尚、図中の抵抗ｒ２は、ｐ型基板領域１ｂ
と接地電源ＶEEとの間の基板抵抗を示している。
【００２３】図２に示すトランジスタ保護素子の動作
は、上記第１の実施形態のトランジスタ保護素子と同じ
である。しかし、図２に示すトランジスタ保護素子にお
いては、コレクタ拡散層２ａとｐ型基板領域１ｂとの接
合面積およびｐ型基板領域１ｂと主拡散層４との間の接
合面積、すなわちラテラルトランジスタｔｒ２のコレク
タ−ベース間のｐｎ接続面積およびベース−エミッタ間
のｐｎ接続面積を、上記第１の実施形態よりもそれぞれ
大きく確保できるため、ラテラルトランジスタｔｒ２が
ＯＮしたときに、サージ電流が分散され、ある部分に集
中して流れることがなくなるので、静電気耐圧が高くな
る。
は、上記第１の実施形態のトランジスタ保護素子と同じ
である。しかし、図２に示すトランジスタ保護素子にお
いては、コレクタ拡散層２ａとｐ型基板領域１ｂとの接
合面積およびｐ型基板領域１ｂと主拡散層４との間の接
合面積、すなわちラテラルトランジスタｔｒ２のコレク
タ−ベース間のｐｎ接続面積およびベース−エミッタ間
のｐｎ接続面積を、上記第１の実施形態よりもそれぞれ
大きく確保できるため、ラテラルトランジスタｔｒ２が
ＯＮしたときに、サージ電流が分散され、ある部分に集
中して流れることがなくなるので、静電気耐圧が高くな
る。
【００２４】このように第２の実施形態によれば、出力
トランジスタＴＲ１のコレクタ端子Ｃ（出力端子ＯＵ
Ｔ）に寄生する容量は、上記第１の実施形態と同様に出
力トランジスタＴＲ１の寄生容量のみとなり、保護素子
による寄生容量が付加されないため、出力トランジスタ
ＴＲ１の高速動作を制限することがない。さらに、トラ
ンジスタ保護素子であるラテラルトランジスタｔｒ２の
ｐｎ接合面積が広いため、上記第１の実施形態に比べて
静電気耐圧を高くすることができる。
トランジスタＴＲ１のコレクタ端子Ｃ（出力端子ＯＵ
Ｔ）に寄生する容量は、上記第１の実施形態と同様に出
力トランジスタＴＲ１の寄生容量のみとなり、保護素子
による寄生容量が付加されないため、出力トランジスタ
ＴＲ１の高速動作を制限することがない。さらに、トラ
ンジスタ保護素子であるラテラルトランジスタｔｒ２の
ｐｎ接合面積が広いため、上記第１の実施形態に比べて
静電気耐圧を高くすることができる。
【００２５】第３の実施形態 図３は本発明の第３の実施形態のトランジスタ保護素子
を示す図であり、（ａ）は回路図、（ｂ）は上面構造
図、（ｃ）は断面構造図である。このトランジスタ保護
素子１１は、図３（ａ）に示すように、出力トランジス
タＴＲ１に対して設けられたものである。この出力トラ
ンジスタＴＲ１は、図１に示したオープンコレクタ形式
の出力トランジスタである。
を示す図であり、（ａ）は回路図、（ｂ）は上面構造
図、（ｃ）は断面構造図である。このトランジスタ保護
素子１１は、図３（ａ）に示すように、出力トランジス
タＴＲ１に対して設けられたものである。この出力トラ
ンジスタＴＲ１は、図１に示したオープンコレクタ形式
の出力トランジスタである。
【００２６】トランジスタ保護素子１１は、最外郭拡散
層であるコレクタ拡散層２ａに接続するコレクタ端子Ｃ
（出力端子ＯＵＴ）に混入する静電気サージから出力ト
ランジスタＴＲ１を保護するものである。このトランジ
スタ保護素子１１は、ｎ型拡散層（コレクタ拡散層）２
ａと、主拡散層（ｎ型拡散層）３と、ｐ型基板領域１ａ
と、副拡散層（ｎ型拡散層）５と、ｐ型基板領域１ｃと
を有して成り、ｎ型拡散層２ａをコレクタ、主拡散層３
をエミッタ、ｐ型基板領域１ａをベースとするラテラル
トランジスタｔｒ１と、主拡散層３をエミッタ、副拡散
層５をコレクタ、主拡散層３と副拡散層５とに挟まれた
ｐ型基板領域１ｃをベースとするラテラルトランジスタ
ｔｒ３とを有する。主拡散層３は、接地電源ＶEEに配線
接続され、主拡散層２ａに近接して形成されている。ま
た副拡散層５は、正電源ＶCC（外部電源）に配線接続さ
れ、主拡散層３に近接して形成されている。すなわちト
ランジスタ保護素子１１は、図１に示すトランジスタ保
護素子１０において、さらに副拡散層５を形成してラテ
ラルトランジスタｔｒ３を設けたものである。尚、図中
の抵抗ｒ３は、ｐ型基板領域１ｃと接地電源ＶEEとの間
の基板抵抗を示している。
層であるコレクタ拡散層２ａに接続するコレクタ端子Ｃ
（出力端子ＯＵＴ）に混入する静電気サージから出力ト
ランジスタＴＲ１を保護するものである。このトランジ
スタ保護素子１１は、ｎ型拡散層（コレクタ拡散層）２
ａと、主拡散層（ｎ型拡散層）３と、ｐ型基板領域１ａ
と、副拡散層（ｎ型拡散層）５と、ｐ型基板領域１ｃと
を有して成り、ｎ型拡散層２ａをコレクタ、主拡散層３
をエミッタ、ｐ型基板領域１ａをベースとするラテラル
トランジスタｔｒ１と、主拡散層３をエミッタ、副拡散
層５をコレクタ、主拡散層３と副拡散層５とに挟まれた
ｐ型基板領域１ｃをベースとするラテラルトランジスタ
ｔｒ３とを有する。主拡散層３は、接地電源ＶEEに配線
接続され、主拡散層２ａに近接して形成されている。ま
た副拡散層５は、正電源ＶCC（外部電源）に配線接続さ
れ、主拡散層３に近接して形成されている。すなわちト
ランジスタ保護素子１１は、図１に示すトランジスタ保
護素子１０において、さらに副拡散層５を形成してラテ
ラルトランジスタｔｒ３を設けたものである。尚、図中
の抵抗ｒ３は、ｐ型基板領域１ｃと接地電源ＶEEとの間
の基板抵抗を示している。
【００２７】次に図３に示すトランジスタ保護素子１１
の動作を説明する。図３において、接地電源ＶEEを基準
（０［Ｖ］）として正電源ＶCCを越えるような正の静電
気サージが出力端子ＯＵＴに印加された場合には、コレ
クタ拡散層２ａとｐ型基板領域１ａとの間でブレークダ
ウンを起こしてｐ型基板領域１ａの電位が０［Ｖ］から
上昇し、ｐ型基板領域１ａと主拡散層３とのｐｎ接合が
ＯＮして、サージ電流を出力端子ＯＵＴから接地電源Ｖ
EE側にバイパスし、さらに主拡散層３とｐ型基板領域１
ｃとの間でブレークダウンを起こしてｐ型基板領域１ｃ
の電位が上昇し、ｐ型基板領域１ｃと副拡散層５とのｐ
ｎ接合がＯＮして、サージ電流を正電源ＶCC側にもバイ
パスする。また、負の静電気サージが出力端子ＯＵＴに
印加された場合には、ｐ型基板領域１ａと主拡散層３と
の間でブレークダウンを起こしてｐ型基板領域１ａの電
位が０［Ｖ］から上昇し、コレクタ拡散層２ａとｐ型基
板領域１ａとのｐｎ接合がＯＮして、サージ電流を接地
電源ＶEE側から出力端子ＯＵＴにバイパスし、さらにｐ
型基板領域１ｃと副拡散層５との間でブレークダウンを
起こしてｐ型基板領域１ｃの電位が上昇し、副拡散層３
とｐ型基板領域１ｃとのｐｎ接合がＯＮして、サージ電
流を正電源ＶCC側からもバイパスする。
の動作を説明する。図３において、接地電源ＶEEを基準
（０［Ｖ］）として正電源ＶCCを越えるような正の静電
気サージが出力端子ＯＵＴに印加された場合には、コレ
クタ拡散層２ａとｐ型基板領域１ａとの間でブレークダ
ウンを起こしてｐ型基板領域１ａの電位が０［Ｖ］から
上昇し、ｐ型基板領域１ａと主拡散層３とのｐｎ接合が
ＯＮして、サージ電流を出力端子ＯＵＴから接地電源Ｖ
EE側にバイパスし、さらに主拡散層３とｐ型基板領域１
ｃとの間でブレークダウンを起こしてｐ型基板領域１ｃ
の電位が上昇し、ｐ型基板領域１ｃと副拡散層５とのｐ
ｎ接合がＯＮして、サージ電流を正電源ＶCC側にもバイ
パスする。また、負の静電気サージが出力端子ＯＵＴに
印加された場合には、ｐ型基板領域１ａと主拡散層３と
の間でブレークダウンを起こしてｐ型基板領域１ａの電
位が０［Ｖ］から上昇し、コレクタ拡散層２ａとｐ型基
板領域１ａとのｐｎ接合がＯＮして、サージ電流を接地
電源ＶEE側から出力端子ＯＵＴにバイパスし、さらにｐ
型基板領域１ｃと副拡散層５との間でブレークダウンを
起こしてｐ型基板領域１ｃの電位が上昇し、副拡散層３
とｐ型基板領域１ｃとのｐｎ接合がＯＮして、サージ電
流を正電源ＶCC側からもバイパスする。
【００２８】次に、何らかの原因によりエミッタ端子Ｅ
と接地電源ＶEEの接続が外れた場合、あるいはＭＩＬ規
格による静電気耐圧試験をする場合等において、エミッ
タ端子Ｅが開放となったときの動作を説明する。まず、
上記正の静電気サージが出力端子ＯＵＴに印加された場
合には、コレクタ拡散層２ａとｐ型基板領域１ａとの
間、および主拡散層３とｐ型基板領域１ｃの間でそれぞ
れブレークダウンを起こし、これによりｐ型基板領域１
ａおよび１ｃの電位がそれぞれ上昇し、ｐ型基板領域１
ａと主拡散層３とのｐｎ接合、およびｐ型基板領域１ｃ
と副拡散層５とのｐｎ接合がそれぞれＯＮして、サージ
電流を出力端子ＯＵＴから正電源ＶCC側にバイパス吸収
する。また、負の静電気サージが出力端子ＯＵＴに印加
された場合には、ｐ型基板領域１ａと主拡散層３との
間、およびｐ型基板領域１ａおよび１ｃの電位がそれぞ
れ上昇し、これによりｐ型基板領域１ａと主拡散層３と
のｐｎ接合、およびｐ型基板領域１ｃと副拡散層５との
ｐｎ接合がそれぞれＯＮして、サージ電流を正電源ＶCC
側から出力端子ＯＵＴにバイパス吸収する。
と接地電源ＶEEの接続が外れた場合、あるいはＭＩＬ規
格による静電気耐圧試験をする場合等において、エミッ
タ端子Ｅが開放となったときの動作を説明する。まず、
上記正の静電気サージが出力端子ＯＵＴに印加された場
合には、コレクタ拡散層２ａとｐ型基板領域１ａとの
間、および主拡散層３とｐ型基板領域１ｃの間でそれぞ
れブレークダウンを起こし、これによりｐ型基板領域１
ａおよび１ｃの電位がそれぞれ上昇し、ｐ型基板領域１
ａと主拡散層３とのｐｎ接合、およびｐ型基板領域１ｃ
と副拡散層５とのｐｎ接合がそれぞれＯＮして、サージ
電流を出力端子ＯＵＴから正電源ＶCC側にバイパス吸収
する。また、負の静電気サージが出力端子ＯＵＴに印加
された場合には、ｐ型基板領域１ａと主拡散層３との
間、およびｐ型基板領域１ａおよび１ｃの電位がそれぞ
れ上昇し、これによりｐ型基板領域１ａと主拡散層３と
のｐｎ接合、およびｐ型基板領域１ｃと副拡散層５との
ｐｎ接合がそれぞれＯＮして、サージ電流を正電源ＶCC
側から出力端子ＯＵＴにバイパス吸収する。
【００２９】すなわち、外部より出力端子ＯＵＴに静電
気サージが印加されると、ラテラルトランジスタｔｒ１
およびｔｒ２がそれぞれＯＮしてサージ電圧を放電させ
るので、出力トランジスタＴＲ１に静電気サージが加わ
らず、出力トランジスタＴＲ１を上記の静電気サージか
ら保護することができる。このとき、トランジスタ保護
素子１１（ラテラルトランジスタｔｒ１およびｔｒ２）
は、出力端子ＯＵＴに配線接続されていないので、出力
端子ＯＵＴに寄生する容量は、出力トランジスタＴＲ１
による寄生容量のみとなり、出力トランジスタＴＲ１
は、トランジスタ保護素子１１がないときと同様の高速
動作ができる。
気サージが印加されると、ラテラルトランジスタｔｒ１
およびｔｒ２がそれぞれＯＮしてサージ電圧を放電させ
るので、出力トランジスタＴＲ１に静電気サージが加わ
らず、出力トランジスタＴＲ１を上記の静電気サージか
ら保護することができる。このとき、トランジスタ保護
素子１１（ラテラルトランジスタｔｒ１およびｔｒ２）
は、出力端子ＯＵＴに配線接続されていないので、出力
端子ＯＵＴに寄生する容量は、出力トランジスタＴＲ１
による寄生容量のみとなり、出力トランジスタＴＲ１
は、トランジスタ保護素子１１がないときと同様の高速
動作ができる。
【００３０】このように第３の実施形態によれば、出力
トランジスタＴＲ１に対するトランジスタ保護素子１１
を、出力トランジスタＴＲ１のコレクタ拡散層２ａと、
このコレクタ拡散層２ａに近接し、接地電源ＶEEに配線
接続した主拡散層３と、これらの間のｐ型基板領域１ａ
と、主拡散層３に近接し、正電源ＶCCに配線接続した副
拡散層５と、これらの間のｐ型基板領域１ｃとで形成す
ることにより、出力トランジスタＴＲ１のコレクタ端子
Ｃ（出力端子ＯＵＴ）に寄生する容量は、上記第１およ
び第２の実施形態と同様となり、出力トランジスタＴＲ
１の高速動作を制限することがない。さらに、放電経路
を正電源ＶCC側にも確保できるため、上記第１および第
２の実施形態に比べて、静電気耐圧を高くすることがで
きる。
トランジスタＴＲ１に対するトランジスタ保護素子１１
を、出力トランジスタＴＲ１のコレクタ拡散層２ａと、
このコレクタ拡散層２ａに近接し、接地電源ＶEEに配線
接続した主拡散層３と、これらの間のｐ型基板領域１ａ
と、主拡散層３に近接し、正電源ＶCCに配線接続した副
拡散層５と、これらの間のｐ型基板領域１ｃとで形成す
ることにより、出力トランジスタＴＲ１のコレクタ端子
Ｃ（出力端子ＯＵＴ）に寄生する容量は、上記第１およ
び第２の実施形態と同様となり、出力トランジスタＴＲ
１の高速動作を制限することがない。さらに、放電経路
を正電源ＶCC側にも確保できるため、上記第１および第
２の実施形態に比べて、静電気耐圧を高くすることがで
きる。
【００３１】尚、副拡散層５をコレクタ拡散層２ａ、あ
るいは主拡散層３とコレクタ拡散層２ａの両方に近接さ
せて形成しても良い。この場合には、正の静電気サージ
に対しては、ラテラルトランジスタｔｒ１が先にＯＮ
し、負の静電気サージに対しては、ラテラルトランジス
タｔｒ２が先にＯＮして、それぞれ静電気サージを吸収
する。また、異なる外部電源に接続された複数の副拡散
層を形成しても良い。
るいは主拡散層３とコレクタ拡散層２ａの両方に近接さ
せて形成しても良い。この場合には、正の静電気サージ
に対しては、ラテラルトランジスタｔｒ１が先にＯＮ
し、負の静電気サージに対しては、ラテラルトランジス
タｔｒ２が先にＯＮして、それぞれ静電気サージを吸収
する。また、異なる外部電源に接続された複数の副拡散
層を形成しても良い。
【００３２】第４の実施形態 図４は本発明の第３の実施形態のトランジスタ保護素子
を示す構造図であり、（ａ）は上面構造図、（ｂ）は断
面構造図である。このトランジスタ保護素子は、図１に
示した出力トランジスタＴＲ１に対して設けられたもの
である。
を示す構造図であり、（ａ）は上面構造図、（ｂ）は断
面構造図である。このトランジスタ保護素子は、図１に
示した出力トランジスタＴＲ１に対して設けられたもの
である。
【００３３】図４に示すトランジスタ保護素子は、出力
トランジスタＴＲ１のコレクタ拡散層２ａと、主拡散層
４と、ｐ型基板領域１ｂと、副拡散層（ｎ型拡散層）６
と、ｐ型基板領域１ｄとを有してなり、コレクタ拡散層
２ａをコレクタ、主拡散層４をエミッタ、コレクタ拡散
層２ａと主拡散層４とに挟まれたｐ型基板領域１ｂをベ
ースとするラテラルトランジスタｔｒ２と、主拡散層４
をエミッタ、副拡散層６をコレクタ、主拡散層４と副拡
散層６に挟まれたｐ型基板領域１ｄをベースとするラテ
ラルトランジスタｔｒ４とを有する。従って、図４に示
すトランジスタ保護素子の回路図は、図３（ａ）におい
て、ラテラルトランジスタｔｒ１をｔｒ２に変え、ラテ
ラルトランジスタｔｒ３をｔｒ４に変えたものである。
主拡散層４は、接地電源ＶEEに配線接続され、図１の主
拡散層３と同じ近接距離で、コレクタ拡散層２ａを取り
囲むように形成されている。また、副拡散層６は、正電
源ＶCCに配線接続され、図３の副拡散層５と同じ近接距
離で、主拡散層３を取り囲むように形成されている。
尚、図中の抵抗ｒ４は、ｐ型基板領域１ｄと接地電源Ｖ
EEとの間の基板抵抗を示している。
トランジスタＴＲ１のコレクタ拡散層２ａと、主拡散層
４と、ｐ型基板領域１ｂと、副拡散層（ｎ型拡散層）６
と、ｐ型基板領域１ｄとを有してなり、コレクタ拡散層
２ａをコレクタ、主拡散層４をエミッタ、コレクタ拡散
層２ａと主拡散層４とに挟まれたｐ型基板領域１ｂをベ
ースとするラテラルトランジスタｔｒ２と、主拡散層４
をエミッタ、副拡散層６をコレクタ、主拡散層４と副拡
散層６に挟まれたｐ型基板領域１ｄをベースとするラテ
ラルトランジスタｔｒ４とを有する。従って、図４に示
すトランジスタ保護素子の回路図は、図３（ａ）におい
て、ラテラルトランジスタｔｒ１をｔｒ２に変え、ラテ
ラルトランジスタｔｒ３をｔｒ４に変えたものである。
主拡散層４は、接地電源ＶEEに配線接続され、図１の主
拡散層３と同じ近接距離で、コレクタ拡散層２ａを取り
囲むように形成されている。また、副拡散層６は、正電
源ＶCCに配線接続され、図３の副拡散層５と同じ近接距
離で、主拡散層３を取り囲むように形成されている。
尚、図中の抵抗ｒ４は、ｐ型基板領域１ｄと接地電源Ｖ
EEとの間の基板抵抗を示している。
【００３４】図４に示すトランジスタ保護素子の動作
は、上記第３の実施形態のトランジスタ保護素子と同じ
である。しかし、図４に示すトランジスタ保護素子にお
いては、コレクタ拡散層２ａとｐ型基板領域１ｂとの接
合面積、ｐ型基板領域１ｂと主拡散層４との間の接合面
積、主拡散層４とｐ型基板領域１ｄとの接合面積、およ
びｐ型基板領域１ｄと副拡散層６との接合面積、すなわ
ちラテラルトランジスタｔｒ２およびｔｒ４のコレクタ
−ベース間のｐｎ接続面積およびベース−エミッタ間の
ｐｎ接続面積を、上記第３の実施形態よりもそれぞれ大
きく確保できるため、ラテラルトランジスタｔｒ２およ
びｔｒ４がＯＮしたときに、サージ電流が分散され、あ
る部分に集中して流れることがなくなるので、さらに静
電気耐圧が高くなる。
は、上記第３の実施形態のトランジスタ保護素子と同じ
である。しかし、図４に示すトランジスタ保護素子にお
いては、コレクタ拡散層２ａとｐ型基板領域１ｂとの接
合面積、ｐ型基板領域１ｂと主拡散層４との間の接合面
積、主拡散層４とｐ型基板領域１ｄとの接合面積、およ
びｐ型基板領域１ｄと副拡散層６との接合面積、すなわ
ちラテラルトランジスタｔｒ２およびｔｒ４のコレクタ
−ベース間のｐｎ接続面積およびベース−エミッタ間の
ｐｎ接続面積を、上記第３の実施形態よりもそれぞれ大
きく確保できるため、ラテラルトランジスタｔｒ２およ
びｔｒ４がＯＮしたときに、サージ電流が分散され、あ
る部分に集中して流れることがなくなるので、さらに静
電気耐圧が高くなる。
【００３５】このように第４の実施形態によれば、出力
トランジスタＴＲ１のコレクタ端子Ｃ（出力端子ＯＵ
Ｔ）に寄生する容量は、上記第１ないし第３の実施形態
と同様に出力トランジスタＴＲ１の寄生容量のみとな
り、保護素子による寄生容量が付加されないため、出力
トランジスタＴＲ１の高速動作を制限することがない。
さらに、トランジスタ保護素子を構成するラテラルトラ
ンジスタｔｒ２およびｔｒ４のｐｎ接合面積が広いた
め、上記第３の実施形態に比べて静電気耐圧をさらに高
くすることができる。
トランジスタＴＲ１のコレクタ端子Ｃ（出力端子ＯＵ
Ｔ）に寄生する容量は、上記第１ないし第３の実施形態
と同様に出力トランジスタＴＲ１の寄生容量のみとな
り、保護素子による寄生容量が付加されないため、出力
トランジスタＴＲ１の高速動作を制限することがない。
さらに、トランジスタ保護素子を構成するラテラルトラ
ンジスタｔｒ２およびｔｒ４のｐｎ接合面積が広いた
め、上記第３の実施形態に比べて静電気耐圧をさらに高
くすることができる。
【００３６】尚、第４の実施形態においては、コレクタ
拡散層２ａを取り囲むように主拡散層４を形成し、主拡
散層４を取り囲むように副拡散層６を形成したが、主拡
散層と副拡散層の形成領域はこれに限定されるものでは
ない。例えば、図５（ａ）に示すように、主拡散層４ａ
と副拡散層６ａとによりコレクタ拡散層２ａを取り囲む
ようにしても良く、また図５（ｂ）に示すように、コレ
クタ拡散層２ａに近接するように副拡散層６ｂを形成
し、副拡散層６ｂの形成領域を除いてコレクタ拡散層２
ａを取り囲むように、主拡散層４ｂを形成しても良い。
拡散層２ａを取り囲むように主拡散層４を形成し、主拡
散層４を取り囲むように副拡散層６を形成したが、主拡
散層と副拡散層の形成領域はこれに限定されるものでは
ない。例えば、図５（ａ）に示すように、主拡散層４ａ
と副拡散層６ａとによりコレクタ拡散層２ａを取り囲む
ようにしても良く、また図５（ｂ）に示すように、コレ
クタ拡散層２ａに近接するように副拡散層６ｂを形成
し、副拡散層６ｂの形成領域を除いてコレクタ拡散層２
ａを取り囲むように、主拡散層４ｂを形成しても良い。
【００３７】
【発明の効果】以上説明したように本発明のトランジス
タ保護素子によれば、トランジスタ保護素子を、保護対
象となるトランジスタの最外郭拡散層と、この最外郭拡
散層に近接し、外部基準電源に配線接続した主拡散層
と、この間の基板領域とで形成することにより、保護素
子を設けても、保護対象トランジスタの最外郭拡散層に
接続する端子の寄生容量を増加させることがないので、
保護対象トランジスタの高速動作を制限することがない
という効果がある。
タ保護素子によれば、トランジスタ保護素子を、保護対
象となるトランジスタの最外郭拡散層と、この最外郭拡
散層に近接し、外部基準電源に配線接続した主拡散層
と、この間の基板領域とで形成することにより、保護素
子を設けても、保護対象トランジスタの最外郭拡散層に
接続する端子の寄生容量を増加させることがないので、
保護対象トランジスタの高速動作を制限することがない
という効果がある。
【００３８】また、本発明の請求項２または４に記載の
トランジスタ保護素子によれば、主拡散層または最外郭
拡散層に近接し、外部電源に配線接続する副拡散層をさ
らに設けることにより、過大電圧の放電経路を外部電源
側にも確保できるので、上記の効果に加え、静電気耐圧
を高くすることができるという効果がある。
トランジスタ保護素子によれば、主拡散層または最外郭
拡散層に近接し、外部電源に配線接続する副拡散層をさ
らに設けることにより、過大電圧の放電経路を外部電源
側にも確保できるので、上記の効果に加え、静電気耐圧
を高くすることができるという効果がある。
【００３９】また、本発明の請求項３記載のトランジス
タ保護素子によれば、最外郭拡散層を取り囲むように環
状に主拡散層を形成することにより、接合面積が広くな
り、サージ電流を分散することができるので、上記本発
明の効果に加え、静電気耐圧を高くすることができると
いう効果がある。また環状形成された主拡散層を取り囲
むように環状に副拡散層を形成すれば、さらに静電気耐
圧を高くすることができるという効果がある。
タ保護素子によれば、最外郭拡散層を取り囲むように環
状に主拡散層を形成することにより、接合面積が広くな
り、サージ電流を分散することができるので、上記本発
明の効果に加え、静電気耐圧を高くすることができると
いう効果がある。また環状形成された主拡散層を取り囲
むように環状に副拡散層を形成すれば、さらに静電気耐
圧を高くすることができるという効果がある。
【図１】 本発明の第１の実施形態のトランジスタ保護
素子を示す図である。
素子を示す図である。
【図２】 本発明の第２の実施形態のトランジスタ保護
素子を示す構造図である。
素子を示す構造図である。
【図３】 本発明の第３の実施形態のトランジスタ保護
素子を示す図である。
素子を示す図である。
【図４】 本発明の第４の実施形態のトランジスタ保護
素子を示す構造図である。
素子を示す構造図である。
【図５】 本発明の第４の実施形態における別のトラン
ジスタ保護素子を示す上面構造図である。
ジスタ保護素子を示す上面構造図である。
【図６】 従来のトランジスタ保護素子を示す図であ
る。
る。
１ ｐ型半導体基板、 １ａ，１ｂ，１ｃ，１ｄ ｐ型
基板領域、 ２ トランジスタ拡散層、 ２ａ コレク
タ拡散層（ｎ型拡散層）、 ２ｂ ベース拡散層（ｐ型
拡散層）、 ２ｃ エミッタ拡散層（ｎ型拡散層）、
３，４，４ａ，４ｂ 主拡散層（ｎ型拡散層）、 ５，
６，６ａ，６ｂ 副拡散層（ｎ型拡散層）、 １０，１
１ トランジスタ保護素子、 ｔｒ１，ｔｒ２，ｔｒ
３，ｔｒ４ｎｐｎ型ラテラルトランジスタ、 ＴＲ１
ｎｐｎ型バイポーラトランジスタ（出力トランジス
タ）、 ＶEE 接地電源、 ＶCC 正電源、 ＩＮ 入
力端子、 ＯＵＴ 出力端子、 ＧＮＤ 接地端子、
Ｂ ベース端子、 Ｅ エミッタ端子、 Ｃ コレクタ
端子
基板領域、 ２ トランジスタ拡散層、 ２ａ コレク
タ拡散層（ｎ型拡散層）、 ２ｂ ベース拡散層（ｐ型
拡散層）、 ２ｃ エミッタ拡散層（ｎ型拡散層）、
３，４，４ａ，４ｂ 主拡散層（ｎ型拡散層）、 ５，
６，６ａ，６ｂ 副拡散層（ｎ型拡散層）、 １０，１
１ トランジスタ保護素子、 ｔｒ１，ｔｒ２，ｔｒ
３，ｔｒ４ｎｐｎ型ラテラルトランジスタ、 ＴＲ１
ｎｐｎ型バイポーラトランジスタ（出力トランジス
タ）、 ＶEE 接地電源、 ＶCC 正電源、 ＩＮ 入
力端子、 ＯＵＴ 出力端子、 ＧＮＤ 接地端子、
Ｂ ベース端子、 Ｅ エミッタ端子、 Ｃ コレクタ
端子
Claims (6)
- 【請求項１】 半導体基板のトランジスタ拡散層に形成
されたバイポーラトランジスタを、前記トランジスタ拡
散層の最外郭拡散層に混入する過大電圧から保護するト
ランジスタ保護素子であって、 前記最外郭拡散層と、 外部基準電源に配線接続され、かつ前記最外郭拡散層に
対して所定の距離を隔てて近接するように前記半導体基
板に形成された主拡散層と、 前記最外郭拡散層と前記主拡散層とに前記近接距離で挟
まれた基板領域とを有して成ることを特徴とするトラン
ジスタ保護素子。 - 【請求項２】 さらに、前記外部基準電源とは別の外部
電源に配線接続され、かつ前記主拡散層または前記コレ
クタ拡散層に対して所定の距離を隔てて近接するように
前記半導体基板に形成された副拡散層と、 前記最外郭拡散層または前記主拡散層と前記副拡散層と
に前記近接距離で挟まれた基板領域とを有して成ること
を特徴とする請求項１記載のトランジスタ保護素子。 - 【請求項３】 前記主拡散層が前記最外郭拡散層を取り
囲むように環状に形成されており、 副拡散層を有するときには、さらに前記副拡散層が前記
主拡散層を取り囲むように環状に形成されていることを
特徴とする請求項１または２に記載のトランジスタ保護
素子。 - 【請求項４】 さらに、前記外部基準電源とは別のＮ
（Ｎは２以上の整数）個の異なる外部電源にそれぞれ配
線接続されたＮ個の副拡散層と、 前記最外郭拡散層または前記主拡散層と前記Ｎ個の副拡
散層のいずれか１つとに挟まれた基板領域と、 前記Ｎ個の副拡散層のいずれか２つに挟まれた基板領域
とを有して成り、 それぞれの前記副拡散層は、前記最外郭拡散層、前記主
拡散層、または他の副拡散層に対して所定の距離を隔て
て近接するように前記半導体基板に形成されており、 前記基板領域は、いずれか２つの前記拡散層に前記近接
距離で挟まれていることを特徴とする請求項１記載のト
ランジスタ保護素子。 - 【請求項５】 前記最外郭拡散層がコレクタ拡散層であ
り、前記バイポーラトランジスタがオープンコレクタ形
式の出力トランジスタであることを特徴とする請求項１
ないし４のいずれかに記載のトランシスタ保護素子。 - 【請求項６】 前記半導体基板が第１の導電型であり、 前記コレクタ拡散層と前記主拡散層とが第２の導電型で
あり、 副拡散層を有するときには、さらに前記副拡散層が第２
の導電型であることを特徴とする請求項１ないし５のい
ずれかに記載のトランシスタ保護素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9068242A JPH10270567A (ja) | 1997-03-21 | 1997-03-21 | トランジスタ保護素子 |
| TW086113977A TW351851B (en) | 1997-03-21 | 1997-09-25 | Semiconductor device |
| US08/942,304 US6013941A (en) | 1997-03-21 | 1997-10-01 | Bipolar transistor with collector surge voltage protection |
| KR1019980004170A KR100553015B1 (ko) | 1997-03-21 | 1998-02-12 | 반도체장치 |
| CNB981058337A CN1136611C (zh) | 1997-03-21 | 1998-03-20 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9068242A JPH10270567A (ja) | 1997-03-21 | 1997-03-21 | トランジスタ保護素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270567A true JPH10270567A (ja) | 1998-10-09 |
Family
ID=13368119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9068242A Withdrawn JPH10270567A (ja) | 1997-03-21 | 1997-03-21 | トランジスタ保護素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6013941A (ja) |
| JP (1) | JPH10270567A (ja) |
| KR (1) | KR100553015B1 (ja) |
| CN (1) | CN1136611C (ja) |
| TW (1) | TW351851B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288210A (ja) * | 2007-06-18 | 2007-11-01 | Renesas Technology Corp | 半導体集積回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4144901B2 (ja) * | 1996-11-07 | 2008-09-03 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6825504B2 (en) | 1999-05-03 | 2004-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| US6777784B1 (en) * | 2000-10-17 | 2004-08-17 | National Semiconductor Corporation | Bipolar transistor-based electrostatic discharge (ESD) protection structure with a heat sink |
| US6465870B2 (en) * | 2001-01-25 | 2002-10-15 | International Business Machines Corporation | ESD robust silicon germanium transistor with emitter NP-block mask extrinsic base ballasting resistor with doped facet region |
| JP3551153B2 (ja) * | 2001-02-01 | 2004-08-04 | 日産自動車株式会社 | 半導体装置 |
| CN1886834A (zh) * | 2003-11-27 | 2006-12-27 | 松下电器产业株式会社 | 具备静电破坏保护元件的半导体装置 |
| KR100604527B1 (ko) * | 2003-12-31 | 2006-07-24 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터 제조방법 |
| FR2914497B1 (fr) * | 2007-04-02 | 2009-06-12 | St Microelectronics Sa | Structure de composants haute frequence a faibles capacites parasites |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868624A (en) * | 1980-05-09 | 1989-09-19 | Regents Of The University Of Minnesota | Channel collector transistor |
| JPS59104165A (ja) * | 1982-12-06 | 1984-06-15 | Mitsubishi Electric Corp | 電力用トランジスタ |
| US4982244A (en) * | 1982-12-20 | 1991-01-01 | National Semiconductor Corporation | Buried Schottky clamped transistor |
| JPS59159560A (ja) * | 1983-03-01 | 1984-09-10 | Toshiba Corp | 半導体装置 |
| GB8326451D0 (en) * | 1983-10-03 | 1983-11-02 | Texas Instruments Ltd | Darlington transistors |
| US4967243A (en) * | 1988-07-19 | 1990-10-30 | General Electric Company | Power transistor structure with high speed integral antiparallel Schottky diode |
| FR2677171B1 (fr) * | 1991-05-31 | 1994-01-28 | Sgs Thomson Microelectronics Sa | Transistor de gain en courant predetermine dans un circuit integre bipolaire. |
| JPH07122715A (ja) * | 1994-04-27 | 1995-05-12 | Toshiba Corp | 半導体装置 |
| JPH08274184A (ja) * | 1995-03-31 | 1996-10-18 | Toshiba Microelectron Corp | 半導体集積回路の保護回路装置 |
-
1997
- 1997-03-21 JP JP9068242A patent/JPH10270567A/ja not_active Withdrawn
- 1997-09-25 TW TW086113977A patent/TW351851B/zh not_active IP Right Cessation
- 1997-10-01 US US08/942,304 patent/US6013941A/en not_active Expired - Lifetime
-
1998
- 1998-02-12 KR KR1019980004170A patent/KR100553015B1/ko not_active IP Right Cessation
- 1998-03-20 CN CNB981058337A patent/CN1136611C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288210A (ja) * | 2007-06-18 | 2007-11-01 | Renesas Technology Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980079713A (ko) | 1998-11-25 |
| CN1194466A (zh) | 1998-09-30 |
| CN1136611C (zh) | 2004-01-28 |
| US6013941A (en) | 2000-01-11 |
| TW351851B (en) | 1999-02-01 |
| KR100553015B1 (ko) | 2007-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |