JP4144901B2 - 半導体集積回路装置 - Google Patents

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Description

技術分野
本発明は、半導体集積回路装置およびその製造技術に関し、特に、サイリスタ構造の保護回路を有する半導体集積回路装置およびその製造技術に適用して有効な技術に関するものである。
背景技術
半導体製造工程における微細加工技術の進歩により、半導体集積回路装置を構成する素子や配線等の微細化が進められており、これに伴って半導体集積回路装置の性能が益々向上している。
しかし、一方で微細化された素子や配線等は、静電気等のような過電圧に極めて弱く、破壊しやすいという問題があり、半導体集積回路装置の信頼性を確保するためには、静電気等による劣化および破壊現象におけるメカニズムの解明とともに、保護構造の確立が強く要望されている。
ところで、本発明者はサイリスタ構造の保護回路について検討した。この保護回路は、外部端子と内部回路とを結ぶ配線経路に電気的に接続されており、具体的には、例えばp+,n,p,n+のサイリスタを外部端子と接地電位との間に電気的に接続することで構成されている。
この保護回路においては、外部から印加される電圧の極性によって放電経路が異なっており、外部から印加される過電圧が正の時はサイリスタ動作により放電され、負の時はラテラルバイポーラトランジスタ動作により放電される構造となっている。
なお、保護回路としては、例えばアイ・イー・イー・イー 1991年カスタム インテグレーテッド サーキット コンファレンス 第27.2.1項(IEEE,1991,CUSTOM INTEGRATED CONFERENCE 27.2.1)に記載があり、この文献には、保護素子として駆動能力の大きな寄生バイポーラトランジスタを用いているため、サージ電流を良好に逃がすことができ、静電放電(Electro Static Discharge:以下、ESDという)耐圧を向上させることが可能となっている。
また、サイリスタ構造の保護回路構造については、例えば1988EOS/ESD SYMPOSIUM PROCEEDINGS)「A PROCESS−TOLERANT INPUT PROTECTION CIRCUIT FOR ADVANCED CMOS PROCESSES」P201〜P205に記載があり、この文献には保護回路を構成するサイリスタの基本的なデバイス構造および動作について説明されている。
また、サイリスタ構造の保護回路について開示する他の文献としては、例えば特開平4−196352号公報(文献1)または特開平6−62529号公報(文献2)に開示がある。これらの文献1,2には、保護回路用のサイリスタの後段に、保護回路用のダイオード(文献1の公報における図3等の符号300、文献2の公報における図1等の符号D1に相当)が設けられている。しかし、これらの文献においては、そのダイオードを、そのサイリスタの後段に故意に付加した保護回路用の抵抗の後段に設け、かつ、半導体基板においてそのサイリスタが設けられているウエルとは異なる領域に設けている。
ところが、前記したサイリスタ構造の保護回路においては、外部から印加される過電圧の極性によってESD耐性に差が生じるという問題があることを本発明者は見出した。
すなわち、前記したサイリスタ構造の保護回路においては、サイリスタ放電の場合(正の過電圧が印加された場合)、保持電圧が低く、放電経路で消費されるエネルギー量が小さい状態で分散されるためESD耐性が高いが、ラテラルバイポーラトランジスタ放電の場合(負の過電圧が印加された場合)、保持電圧が高く、放電経路で消費されるエネルギー量が大きく、しかも放電電流が逆接合部に集中し易いためESD耐性が低いという問題が生じる。
そこで、本発明の目的は、外部端子に印加される過電圧の極性に起因するESD耐性の差を無くし、半導体集積回路装置の正負両方の過電圧に対するESD耐性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体集積回路装置は、外部端子と接地電位との間に電気的に接続されるサイリスタ構造の保護素子を半導体基板上に設けてなる半導体集積回路装置であって、前記外部端子と前記接地電位との間に、保護素子として機能するダイオードを、前記外部端子に負の過電圧が印加された場合に接続方向が順方向となるように電気的に接続したものである。
これにより、保護素子として正の過電圧を逃がすサイリスタの他に負の過電圧を逃がすダイオードを付加したことにより、外部端子に負の過電圧が印加された場合に、過電流を接地電位からダイオードを介して外部端子側に速やかに逃がすことができるので、負の過電圧に対するESD耐性をも向上させることが可能となる。すなわち、本発明によれば、外部端子に印加される正負両方の過電圧に対して高いESD耐性を得ることができるので、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となる。
また、保護回路素子を比較的占有面積の小さいダイオードで構成したことにより、保護回路の全体的な占有面積の大幅な増大を招くことなく、外部端子に印加される正負両方の過電圧に対して高いESD耐性を得ることが可能となる。
また、本発明の半導体集積回路装置は、前記サイリスタ構造の保護素子は、
前記半導体基板の上層に形成され、前記半導体基板とは反対導電型の第1半導体領域と、
前記半導体基板の上層において、前記第1ウエルから離間して形成され、前記半導体基板とは反対導電型の第2半導体領域と、
前記第1半導体領域とは反対の導電型の領域であって、前記半導体基板において少なくとも前記第1半導体領域と第2半導体領域との間に形成された第3半導体領域と、
前記第1半導体領域内に形成され、前記第1半導体領域と同一導電型の半導体領域で構成され、かつ、前記外部端子と電気的に接続された第4半導体領域と、
前記第1半導体領域内において前記第4半導体領域に隣接して形成され、前記第1半導体領域とは反対導電型の半導体領域で構成され、かつ、前記外部端子と電気的に接続された第5半導体領域と、
前記第1半導体領域に一部分が配置され、かつ、他の一部分が前記第1半導体領域と前記第2半導体領域との間の領域に配置され、前記第1半導体領域と同一導電型の第6半導体領域と、
前記第2半導体領域に一部分が配置され、かつ、他の一部分が前記第1半導体領域と前記第2半導体領域との間の領域に前記第6半導体領域とは離間して配置され、前記第1半導体領域と同一導電型の半導体領域で構成され、前記接地電位と電気的に接続された第7半導体領域とを有し、
前記ダイオードは、前記第1半導体領域とは反対導電型の第8半導体領域を有し、前記第8半導体領域を、接地電位に電気的に接続するとともに、前記第1半導体領域内に設けたものである。
これにより、過電流の放電経路における抵抗を下げることができるので、過電流を速やかに逃がすことが可能となる。
また、本発明の半導体集積回路装置は、前記第4半導体領域と、前記第8半導体領域とを、その各々の長辺が平行に対向するように配置したものである。これにより、過電流の放電経路の幅を広くとることができ、その放電経路における抵抗を下げることができるので、過電流の放電経路における抵抗を下げることができるので、過電流を速やかに逃がすことが可能となる。
また、本発明の半導体集積回路装置の製造方法は、前記半導体集積回路装置の製造工程において、前記サイリスタ構造の保護素子を構成する第5半導体領域と前記ダイオードによる保護素子を構成する第8半導体領域とを形成するための不純物導入工程を同じフォトレジストパターンをマスクにして同時に行うものである。
これにより、半導体集積回路装置の製造工程を簡略化することができるので、半導体集積回路装置の製造時間の短縮および製造コストの低減を推進することが可能となる。
また、本発明の半導体集積回路装置は、外部から信号が入力される信号用の外部端子と、外部から基準電位が供給される基準電位用の外部端子と、サイリスタ構造の保護素子と、ダイオード構造の保護素子とを半導体基板に備え、前記サイリスタ構造の保護素子と、ダイオード構造の保護素子とを前記信号用の外部端子と基準電位用の外部端子との間に並列に接続した保護回路構造を有する半導体集積回路装置であって、
前記サイリスタ構造の保護素子は、
前記半導体基板に形成された第1導電型の第1半導体領域と、
前記半導体基板において前記第1半導体領域とは離間した位置に形成された第1導電型の第2半導体領域と、
前記第1導電型とは反対の導電型の領域であって、前記半導体基板において少なくとも前記第1導電型の第1半導体領域と第1導電型の第2半導体領域との間に形成された第2導電型の第3半導体領域と、
前記第1導電型の第1半導体領域内に形成され、前記信号用の外部端子と電気的に接続された第1導電型の第4半導体領域と、
前記第1導電型の第1半導体領域内に形成され、前記信号用の外部端子と電気的に接続された第2導電型の第5半導体領域と、
前記半導体基板において前記第1導電型の第1半導体領域および第2導電型の第3半導体領域に一部分が配置されるように形成された第1導電型の第6半導体領域と、
前記半導体基板において前記第1導電型の第2半導体領域および第2導電型の第3半導体領域に一部分が配置されるように形成され、前記基準電位用の外部端子と電気的に接続された第1導電型の第7半導体領域とを有し、
前記ダイオード構造の保護素子は、
前記第1導電型の第1半導体領域内に形成され、前記基準電位の外部端子に電気的に接続された第2導電型の第8半導体領域とを有するものである。
また、本発明の半導体集積回路装置は、半導体基板と、前記半導体基板に形成され、ゲート、ソースおよびドレインを有するMISトランジスタと、前記半導体基板に形成され、外部からの信号を前記MISトランジスタのゲートに入力するために、前記MISトランジスタのゲートに電気的に接続された信号用の外部端子と、前記半導体基板に形成され、外部からの基準電位を前記MISトランジスタのソースに供給するために、前記MISトランジスタのソースに電気的に接続された基準電位用の外部端子と、前記半導体基板に形成され、前記信号用の外部端子と前記基準電位用の外部端子との間に電気的に接続されたサイリスタ構造の保護素子と、前記半導体基板に形成され、前記信号用の外部端子と前記基準電位用の外部端子との間に電気的に接続されたダイオード構造の保護素子とを備え、前記サイリスタ構造の保護素子およびダイオード構造の保護素子と前記MISトランジスタのゲートとの間であって、前記信号用の外部端子と基準電位用の外部端子との間に接続され、前記MISトランジスタに通常の動作よりも大きな電圧が印加された場合に、前記MISトランジスタのソース・ゲート間の電位差を下げるように機能する保護素子を前記半導体基板に設けたものである。
さらに、本発明の半導体集積回路装置は、外部から信号が入力される信号用の外部端子と、外部から基準電位が供給される基準電位用の外部端子と、ソース、ドレインおよびゲートを有し、そのゲートが信号用の外部端子に電気的に接続され、ソースが基準電位の外部端子に電気的に接続されたMISトランジスタと、サイリスタ構造の保護素子と、ダイオード構造の保護素子とを半導体基板に備え、前記サイリスタ構造の保護素子と、ダイオード構造の保護素子とを前記信号用の外部端子と、前記基準電位の外部端子との間に並列に接続した半導体集積回路装置であって、
前記サイリスタ構造の保護素子は、
前記半導体基板に形成された第1導電型の第1半導体領域と、
前記半導体基板において前記第1半導体領域とは離間した位置に形成された第1導電型の第2半導体領域と、
前記第1導電型とは反対の導電型の領域であって、前記半導体基板において少なくとも前記第1導電型の第1半導体領域と第1導電型の第2半導体領域との間に形成された第2導電型の第3半導体領域と、
前記第1導電型の第1半導体領域内に形成され、前記信号用の外部端子と電気的に接続された第1導電型の第4半導体領域と、
前記第1導電型の第1半導体領域内に形成され、前記信号用の外部端子と電気的に接続された第2導電型の第5半導体領域と、
前記半導体基板において前記第1導電型の第1半導体領域および第2導電型の第3半導体領域に一部分が配置されるように形成された第1導電型の第6半導体領域と、
前記半導体基板において前記第1導電型の第2半導体領域および第2導電型の第3半導体領域に一部分が配置されるように形成され、前記基準電位用の外部端子と電気的に接続された第1導電型の第7半導体領域とを有し、
前記ダイオード構造の保護素子は、
前記第1導電型の第1半導体領域内に形成され、前記基準電位の外部端子に電気的に接続された第2導電型の第8半導体領域とを有するものである。
【図面の簡単な説明】
図1は本発明の一実施の形態である半導体集積回路装置の保護回路における回路図、図2は図1の半導体集積回路装置の保護回路領域における要部平面図、図3は図2のIII−III線の断面図、図4は図1〜3の半導体集積回路装置の製造工程中における要部断面図、図5は図1〜3の半導体集積回路装置の図4に続く製造工程中における要部断面図、図6は図1〜3の半導体集積回路装置の図5に続く製造工程中における要部断面図、図7は本発明の他の一実施の形態である半導体集積回路装置の保護回路における回路図、図8は図7の半導体集積回路装置の保護回路領域における要部平面図、図9は図8のIX−IX線の断面図、図10は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図11は図10の半導体集積回路装置の周辺回路における保護回路の説明図、図12は図11の周辺回路の入力側と出力側との電荷の放電時間を示すグラフ図、図13は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図14は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図15は図10の半導体集積回路装置の保護回路の平面図、図16は図15のX−Y線の断面図、図17は図10の半導体集積回路装置の周辺回路の断面図、図18は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図19は図18の半導体集積回路装置の保護回路の平面図、図20は図19のX−Y線の断面図、図21は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図22は図21の半導体集積回路装置の保護回路の平面図、図23は図22のX−Y線の断面図、図24は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図25は図24の半導体集積回路装置の保護回路の平面図、図26は図25のX−Y線の断面図、図27は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図28は本発明の他の実施の形態である半導体集積回路装置の要部回路図、図29は本発明者が参考技術として検討した保護回路の回路図、図30は図29の保護回路の平面図、図31は図30の保護回路のX−X線の断面図、図32は本発明者が参考技術として検討した周辺回路の説明図、図33は図32の周辺回路における入力側と出力側との電荷の放電時間を示すグラフ図である。
発明を実施するための最良の形態
本発明をより詳述するために、添付の図面に従ってこれを説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
(実施の形態1)
図1は本発明の一実施の形態である半導体集積回路装置の保護回路における回路図、図2は図1の半導体集積回路装置の保護回路領域における要部平面図、図3は図2のIII−III線の断面図、図4〜図6は図1〜3の半導体集積回路装置の製造工程中における要部断面図である。
まず、本実施の形態1の半導体集積回路装置を説明する前に、本発明者が検討した半導体集積回路装置の保護回路を図29〜図31によって説明する。
図29は本発明者が検討した保護回路の回路図を示している。保護回路30は、外部端子31と内部回路32とを結ぶ配線経路に電気的に接続されている。
この保護回路30は、2つのバイポーラトランジスタQ30a,Q30bで構成されたサイリスタからなり、外部端子31と接地電位GNDとの間に電気的に接続されている。
バイポーラトランジスタQ30aは、pnp型のバイポーラトランジスタからなり、そのエミッタは外部端子31と電気的に接続され、そのコレクタはバイポーラトランジスタQ30bのベースと電気的に接続されている。
また、バイポーラトランジスタQ30aのベースは、外部端子31およびバイポーラトランジスタQ30bのコレクタに電気的に接続されている。そして、バイポーラトランジスタQ30bのエミッタは接地電位GNDと電気的に接続されている。
図30および図31は、その保護回路におけるデバイス構造の一例を示している。なお、図30はその平面図であり、図31は図30のX−Xの断面図である。
半導体基板33は、例えばp型のシリコン(Si)単結晶からなり、その上層部には、nウエル34nが形成され、それ以外の領域にpウエル34pが形成されている。また、半導体基板33の主面には、例えば二酸化シリコン(SiO2)からなるフィールド絶縁膜35が形成されている。
半導体基板33の上層部において、フィールド絶縁膜35に囲まれたnウエル34nの上層部には、n+型半導体領域36n1、p+型半導体領域36pが形成されている。このn+型半導体領域36n1およびp+型半導体領域36pは、接続孔37を通じて外部端子31と電気的に接続されている。
また、半導体基板33の上層部において、フィールド絶縁膜35に囲まれ、nウエル34nおよびpウエル34pにまたがる領域には、n+型半導体領域36n2,36n3が形成されている。このn+型半導体領域36n3は、接続孔37を通じて接地電位GNDと電気的に接続されている。
この保護回路においては、外部から外部端子31に正の電圧が印加されると、p+半導体領域36p、nウエル34n(n+半導体領域36n1)、pウェル34p(p型の半導体基板33)、n+半導体領域36n3の経路でサイリスタが動作し、外部端子31と接地電位GNDとが導通状態となり放電する。
一方、外部から外部端子31に負の電圧が印加されると、上記サイリスタは動作せず、n+半導体領域36n1(nウェル34n)、pウェル34p(p型の半導体基板33)、n+半導体領域36n3の経路でラテラルバイポーラトランジスタが動作し、外部端子31と接地電位GNDとが導通状態となり放電する。
すなわち、前記したサイリスタ構造の保護回路においては、サイリスタ放電の場合(正の過電圧が印加された場合)、保持電圧が低く(1〜2V)、放電経路で消費されるエネルギー量が小さい状態で分散されるためESD耐性が高いが、ラテラルバイポーラトランジスタ放電の場合(負の過電圧が印加された場合)、保持電圧が高く(7〜12V)、放電経路で消費されるエネルギー量が大きく、しかも放電電流が逆接合部に集中し易いためESD耐性が低いという問題が生じる。
そこで、本発明の実施の形態1においては、保護回路の構成を以下のようにした。
図1に示すように、本実施の形態1の保護回路1は、外部端子2と半導体集積回路装置の周辺回路3とを結ぶ経路に電気的に接続され、外部端子2に過電圧が印加された場合に速やかに電荷を逃がし、半導体集積回路装置の内部回路に高電圧がかからないように機能する回路である。
この保護回路1は、外部端子2と接地電位GNDとの間に電気的に接続された2つのバイポーラトランジスタQ1a,Q1bとダイオードD1とから構成されている。
バイポーラトランジスタQ1a,Q1bは、サイリスタを構成しており、外部端子2に正の過電圧が印加された場合に動作して電荷を逃がすようになっている。バイポーラトランジスタQ1aのエミッタは外部端子2と電気的に接続されている。また、バイポーラトランジスタQ1aのベースは外部端子2およびバイポーラトランジスタQ1bのコレクタと電気的に接続されている。さらに、バイポーラトランジスタQ1aのコレクタは、バイポーラトランジスタQ1bのベースと電気的に接続されている。そして、バイポーラトランジスタQ1bのエミッタは接地電位GNDと電気的に接続されている。
このような保護回路1においては、外部端子2に正の過電圧が印加された場合、2つのバイポーラトランジスタQ1a,Q1bからなるサイリスタが動作する結果、過電流は外部端子2からバイポーラトランジスタQ1a,Q1bを介して接地電位GND側に流れるようになっている。これにより、正の過電圧に対するESD耐性を確保することが可能となっている。
一方、ダイオードD1は、外部端子2に負の過電圧が印加された場合に動作して電荷を逃がすようになっている。このダイオードD1は、外部端子2に負の過電圧が印加された場合に接続方向が順方向となるように、バイポーラトランジスタQ1bのコレクタとエミッタとの間に電気的に接続されている。
すなわち、本実施の形態1においては、外部端子2に負の過電圧が印加された場合、過電流が接地電位GNDからダイオードD1を介して外部端子2側に流れるようになっている。これにより、本実施の形態1においては、負の過電圧に対するESD耐性をも向上させることが可能となっている。また、保護素子をダイオードD1で構成するので、保護素子のレイアウト面積の大幅な増大を招くこともない。
なお、外部端子2は、半導体チップ内における半導体集積回路の電極を引き出すための端子であり、周辺回路3を介して半導体集積回路装置の内部回路と電気的に接続されている。
また、周辺回路3は、例えば入力回路、出力回路または入出力双方向回路等のように、半導体集積回路装置の外部と内部との間に設けられ、電気的レベルの整合やタイミングの調整を行うインターフェイス回路である。
また、保護回路1は、例えば入力回路の前段だけまたは出力回路の前段だけに組み込んでも良いし、入力回路および出力回路の両方の周辺回路の前段に組み込んでも良い。
次に、図1の半導体集積回路装置の保護回路におけるデバイス構造の一例を図2および図3に示す。なお、図2はその平面図であり、図3は図2のIII−IIIの断面図である。
半導体基板4は、例えばp型のシリコン(Si)単結晶からなり、その上層部には、nウエル(第1半導体領域、第2半導体領域)5n1,5n2と、pウエル5p(5p1〜5p3)とが形成されている。
このnウエル5n1,5n2は、長方形状の孤立領域として形成されており、その各々には、例えばn型不純物のリンまたはヒ素(As)が含有されている。
また、pウエル(第3半導体領域)5p(5p1〜5p3)は、nウエル5n1,5n2に隣接してそれを取り囲むように形成されており、pウエル5pには、例えばp型不純物のホウ素が含有されている。
また、半導体基板4の主面には、フィールド絶縁膜6が形成されている。このフィールド絶縁膜6は、例えば二酸化シリコン(SiO2)からなり、素子分離機能または素子内分離機能を有している。
上記したダイオードD1は、主としてnウエル5n1と、その上層部に形成されたn+型半導体領域(第4半導体領域)7n1およびp+型半導体領域(第8半導体領域)7p1によって構成されている。
+型半導体領域7n1は、例えばn型不純物のリンまたはAsが含有されてなり、半導体基板4上の層間絶縁膜8aに穿孔された接続孔9aを通じて第1層配線10aに接続され、さらに外部端子2と電気的に接続されている。
また、p+型半導体領域7p1は、例えばp型不純物のホウ素が含有されてなり、層間絶縁膜8aに穿孔された接続孔9bを通じて第1層配線10bと電気的に接続され、さらに接地電位GNDと電気的に接続されている。
このp+型半導体領域7p1は、上記n+型半導体領域7n1が設けられたnウエル5n1内に設けられている。すなわち、p+型半導体領域7p1と上記したn+型半導体領域7n1とを同一nウエル5n1内に設けることにより、それらの間の抵抗値を低くすることが可能となっている。
また、p+型半導体領域7p1は、その長辺がn+型半導体領域7n1の長辺に対して平行になるように配置されている。すなわち、p+型半導体領域7p1とn+型半導体領域7n1との長辺同士が対向するようになり、それらの間に流れる電流の経路幅を広く確保することができるので、それらの間の抵抗値を低くすることが可能となっている。
これらにより、本実施の形態1においては、負の電圧が外部端子2に印加された場合に流れる過電流の放電経路の抵抗を下げることができるので、過電流を速やかに逃がすことが可能となっている。
また、上記したバイポーラトランジスタQ1aは、主としてp+型半導体領域(第5半導体領域)7p2と、nウエル5n1と、n+型半導体領域7n2と、pウエル5p2とによって構成されている。
+型半導体領域7p2は、nウエル5n1の領域内において上記したn+型半導体領域7n1に隣接して平行に延在形成されており、例えばp型不純物のホウ素が含有されてなる。
このp+型半導体領域7p2は、層間絶縁膜8aに穿孔された接続孔9cを通じて第1層配線10aに接続され、さらに外部端子2と電気的に接続されている。
また、n+型半導体領域7n2は、nウエル5n1とpウエル5p2とにまたがるように、上記したp+型半導体領域7p2に隣接して平行に延在形成されており、例えばn型不純物のリンまたはAsが含有されてなる。
また、上記したバイポーラトランジスタQ1bは、主としてn+型半導体領域7n2(nウエル5n1)と、pウエル5p2と、n+型半導体領域(第7半導体領域)7n3(nウエル5n2)とによって構成されている。
+型半導体領域7n3は、pウエル5p2とnウエル5n2とにまたがるように、上記したn+型半導体領域7n2に平行に延在形成されており、例えばn型不純物のリンまたはAsが含有されてなる。
このn+型半導体領域7n3は、層間絶縁膜8aに穿孔された接続孔9dを通じて第1層配線10cに接続され、さらに接地電位GNDと電気的に接続されている。
なお、上記した層間絶縁膜8aは、例えばSiO2からなり、第1層配線10a〜10cは、例えばアルミニウム(Al)またはAl−Si−Cu合金からなる。
次に、本実施の形態1の半導体集積回路装置の製造方法の一例を図4〜図6によって説明する。
図4は本実施の形態1の半導体集積回路装置の製造工程中における要部断面図である。半導体基板4は、p型Si単結晶からなり、その上層には、nウエル5n1,5n2およびpウエル5p(5p1〜5p3)が形成されているとともに、フィールド絶縁膜6が形成されている。
このような半導体基板4の主面上に、n+型半導体領域が露出され他の領域が被覆されるようなフォトレジストパターン11aをフォトリソグラフィ技術によって形成する。
続いて、n+型半導体領域を形成するために、そのフォトレジストパターン11aをマスクとして、例えばp型不純物のリンまたはAsをイオン注入法等によって半導体基板4に導入する。
その後、フォトレジストパターン11aを除去した後、図5に示すように、p+型半導体領域が露出され他の領域が被覆されるようなフォトレジストパターン11bをフォトリソグラフィ技術によって形成する。
次いで、p+型半導体領域を形成するために、そのフォトレジストパターン11bをマスクとして、例えばp型不純物のホウ素またはフッ化ホウ素(BF2)をイオン注入法等によって半導体基板4に導入する。
続いて、フォトレジストパターン11bを除去した後、半導体基板4に対して熱処理を施すことにより、図6に示すように、半導体基板4にp+型半導体領域7p1,7p2およびn+型半導体領域7n1〜7n3を形成する。
その後、図3に示したように、半導体基板4上に、例えばSiO2からなる層間絶縁膜8aをCVD法等によって堆積した後、その所定の位置に接続孔9a〜9dをフォトリソグラフィ技術およびドライエッチング技術によって同時に穿孔する。
その後、その半導体基板4上に、例えばAlまたはAl−Si−Cu合金からなる金属膜をスパッタリング法等によって堆積した後、その金属膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより第1層配線10a〜10cを形成する。
これ以降は通常の半導体集積回路装置の製造プロセスにおける配線形成工程および表面保護膜形成工程等を経て、半導体集積回路装置を製造すれば良いので説明を省略する。
このように、本実施の形態1においては、以下の効果を得ることが可能となる。(1).保護素子としてダイオードD1を設けたことにより、外部端子2に負の過電圧が印加された場合に、過電流を接地電位GNDからダイオードD1を介して外部端子2側に速やかに逃がすことができるので、負の過電圧に対するESD耐性をも向上させることが可能となる。すなわち、本実施の形態1においては、外部端子2に印加される正負両方の過電圧に対して高いESD耐性を得ることができるので、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となる。
(2).保護素子をダイオードD1で構成したことにより、保護回路の全体的な占有面積の大幅な増大を招くことなく、外部端子に印加される正負両方の過電圧に対するESD耐性を向上させることが可能となる。
(実施の形態2)
図7は本発明の他の一実施の形態である半導体集積回路装置の保護回路における回路図、図8は図7の半導体集積回路装置の保護回路領域における要部平面図、図9は図8のIX−IX線の断面図である。
本実施の形態2においては、図7に示すように、前記実施の形態1で説明した保護回路にさらにダイオードD2を付加している。このダイオードD2は、外部端子2に負の過電圧が印加された場合に動作して電荷を逃がすための保護素子であり、外部端子2に負の過電圧が印加された場合に接続方向が順方向となるように、外部端子2と接地電位GNDとの間に電気的に接続されている。
なお、このダイオードD2は、入力回路の前段だけまたは出力回路の前段だけに設けても良いし、入力回路および出力回路の両方の周辺回路の前段に設けても良い。
本実施の形態2の半導体集積回路装置における保護回路のデバイス構造の一例を図8および図9に示す。なお、図8はその平面図であり、図9は図8のIX−IX線の断面図である。
本実施の形態2においては、図8および図9に示すように、前記実施の形態1の保護回路の構造はそのままである。異なるのは、以下の点である。
すなわち、pウエル5pの上層には、ダイオードD1およびバイポーラトランジスタQ1a,Q1bを取り囲むように、p+型半導体領域(第9半導体領域)7p3が形成されている。このp+型半導体領域7p3は、例えばp型不純物のホウ素が含有されてなり、その不純物は、他のp+型半導体領域7p1,7p2をイオン注入する際に同じマスクを用いて同時に注入されている。
このp+型半導体領域7p3は、層間絶縁膜8aに穿孔された接続孔9eを通じて第1層配線10dに電気的に接続され、さらに接地電位GNDと電気的に接続されている。そして、上記したダイオードD2が、主としてp+型半導体領域7p1、pウエル5p、p型の半導体基板4、nウエル5n1およびn+型半導体領域7n1によって構成されている。
すなわち、本実施の形態2においては、そのダイオードD2が、ダイオードD1およびバイポーラトランジスタQ1a,1bを取り囲むように配置される構造となっている。したがって、本実施の形態2においては、外部端子2に負の過電圧が印加された場合に、半導体基板4において保護回路1の形成領域に広がる過電流を前記実施の形態1の場合よりも速やかに放電することが可能となっている。
(実施の形態3)
次に、本発明の実施形態3の半導体集積回路装置を図10〜図17によって説明する。なお、以降の説明において接地電源GND,GND1は、基本的に接地電源供給用の外部端子に電気的に接続されているものとする。また、接地電源GND2は半導体集積回路装置の内部電源により生成された電源であり、内部電源を介して接地電源供給用の外部端子に電気的に接続されているものとする。
まず、本実施の形態3の半導体集積回路装置の回路構造を図10〜図14によって説明する。図10に示すように、保護回路1の回路構成は、前記実施の形態1と同じなので、その詳細な説明は省略する。サイリスタを構成するバイポーラトランジスタQ1aのエミッタとダイオードD1のp型半導体領域は同一ウエル内に配置されている。
また、保護回路1の後段の周辺回路3は、保護回路用の抵抗R1、その後段の保護回路用のダイオードD3,D4およびその後段の入力回路用のインバータINV1を有している。このインバータINV1は、pチャネル型のMOS・FETQ2aとnチャネル型のMOS・FETQ2bとが電源VCCと接地電源GNDとの間に直列に接続されて構成されており、その出力は半導体集積回路装置の内部回路と電気的に接続されている。なお、保護回路1の接地電源GNDと保護回路用の抵抗R1、ダイオードD3,D4およびインバータINV1の接地電源GNDは共通である。
保護回路用の抵抗R1は、外部端子2とインバータINV1の入力との間であって、保護回路1よりも後段で、かつ、保護回路用のダイオードD3,D4よりも前段に電気的に接続されており、インバータINV1に過電流が流れるのを防止し、かつ、外部端子2側からみたインピーダンスを大きくすることで、インバータINV1の入力側配線等に帯電した電荷をダイオードD3,D4および電源配線を通じて外部端子側に逃がし易くするための機能を有している。
また、保護回路用のダイオードD3,D4は、インバータINV1の入力のゲート電極と電源VCCとの間およびその入力のゲート電極と接地電源GNDとの間に、それぞれ逆方向接続になるように電気的に接続されており、CD(ChagedDevice)法による静電破壊試験等において半導体集積回路装置内部に帯電させた電荷を外部端子2を接地させて放電させる際に、インバータINV1の入力配線(入力側の金属配線、ゲート電極を含む)の電位と、インバータINV1のMOS・FETQ2a,Q2bが配置された半導体基板側のウエルまたはそのMOS・FETQ2a,Q2bのソース・ドレイン用の半導体領域(拡散層)の電位との間に差が生じるのを防ぐ機能を有している。ただし、このダイオードD3,D4は、後述するように半導体基板におい上記した保護回路1のダイオードD1とは異なるウエル内に配置されている。
ここで、インバータINV1の入力段に保護回路(抵抗R1,ダイオードD3,D4)を設けない参考技術を図32および図33に示す。図32には電源VCC31で駆動されるインバータINV31が示されている。そのインバータINV31は、pチャネル型のMOS・FETQ31aとnチャネル型のMOS・FETQ31bとが電源VCC31と接地電源GNDとの間に直列に接続されてなる。符号qgはインバータINV31の入力配線側(金属配線およびゲート電極を含む)に帯電した電荷を示し、符号qSdはそのインバータINV31の出力側(インバータINV1のMOS・FETQ2a,Q2bが配置された半導体基板側のウエルおよびソース・ドレイン用の半導体領域(拡散層))に帯電した電荷を示している。このような構成において、外部端子2が接地されると、その外部端子2に接続されているMOS・FETQ31a,Q31bの入力配線側の電荷qgは急速に放電される。しかし、そのMOS・FETQ31a,Q31bの出力側の電荷qsdは、半導体基板や電源VCC31の配線を介して外部端子2からゆっくり放電される。この場合の放電時間と電荷量(電位差)との関係を示したのが図33である。MOS・FETQ31a,Q31bの入力側の電荷qgと出力側の電荷qSdとで放電時間に大きな差が生じていることが分かる。このような放電時間の差によって、MOS・FETQ31a,Q31bのゲート絶縁膜に瞬間的に高電位差が印加されゲート絶縁破壊に至る。
そこで、本実施の形態3においては、上記図10および図11に示すように、インバータINV1の入力段に保護回路用の抵抗R1およびダイオードD3,D4を接続することにより、外部端子2を接地した場合、インバータINV1の出力配線側に帯電した電荷qsdを、ダイオードD3,D4を通じて入力配線側に素早く放電させることが可能な構造となっている。これにより、図12に示すように、そのインバータINV1の入力配線側の電荷qgとインバータINV1の出力側の電荷qSdとの放電時間の差を縮めることが可能となっている。したがって、その放電時間差に起因して、インバータINV1におけるMOS・FETQ2a,Q2bのゲート絶縁膜に瞬間的に高電圧が印加されるのを防止することができるので、ゲート絶縁破壊を防止でき、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となっている。
このような周辺回路3における保護回路用の素子は、ダイオードD3,D4に限定されるものではなく種々変更可能である。例えば図10のダイオードD3,D4に代えて、図13に示すように、pチャネル型のMOS・FETQ3aおよびnチャネル型のMOS・FETQ3bをダイオード接続しても良い。この場合、MOS・FETの方が、ダイオードよりもブレイクダウン電圧を約1V程度低くできるので、上記した電荷の放電動作が行われ易い構造となる。したがって、上記した電荷の放電を素早く行うことが可能となる。
また、図10のダイオードD3,D4に代えて、バイポーラトランジスタをダイオード接続しても良い。この場合、バイポーラトランジスタの方が、ダイオードよりも駆動能力が高いことから上記した電荷の放電を素早く行うことが可能な構造となる。
また、図14に示すように、保護回路1におけるダイオードD1およびバイポーラトランジスタQ1a,Q1b用の接地電源GND1と、周辺回路3におけるダイオードD3,D4およびインバータINV1用の接地電源GND2とが電気的に分離されている。すなわち、保護回路1および周辺回路3には、それぞれ別々の接地電源配線を通じて接地電源電圧が供給されるようになっている。この接地電源GND1,GND2の電位は等しくても良いし、異なっていても良い。このように接地電源GND1,GND2を分離することにより、一方の回路側で生じた電位変動に起因して他方の回路の接地電源の電位が変動するのを防止することが可能となっている。
次に、図10の回路部分に対応するデバイス構造を図15〜図17によって説明する。図15および図16は図10の保護回路1に対応する平面図およびそのX−Y線の断面図を示している。なお、図15および図16においては図面を分かり易くするために同じ領域には同じハッチングが付してある。
保護回路1のデバイス構造も基本的に前記実施の形態1と同じである。特に、本実施の形態3においても前記実施の形態1と同様に、ダイオードD1がバイポーラトランジスタQ1a,Q1b(サイリスタ)と同一のnウエル5n1内に互いに近接した状態で設けられている。ここでは、主に配線構造(配線レイアウトおよび配線接続等)に関して詳細に説明する。サイリスタを構成するバイポーラトランジスタQ1a,Q1bは、第1層配線10aおよび第2層配線12aを介して外部端子2と電気的に接続されている。第1層配線10aのパターン形状は、n+型半導体領域7n1およびp+型半導体領域7p2を覆うように長方形状に形成されている。また、第1層配線10b,10cは、一体成形されており、そのパターン形状は、p+型半導体領域7p1およびn+型半導体領域7n3の各々を覆い、かつ、第1層配線10b,10cが互いに電気的に接続されるように平面コ字状に形成されている。これら第1層配線10a〜10cは、層間絶縁膜8bによって被覆されている。この層間絶縁膜8bは、例えばSiO2等からなり、その上面には、例えばAlまたはAl−Si−Cu合金からなる第2層配線12a〜12cが形成されている。
第2層配線12aは、接続孔9eを通じて第1層配線10aと電気的に接続されている。第2層配線12aのパターン形状は、基本的には、n+型半導体領域7n2の一部、p+型半導体領域7p2、n+型半導体領域7n1、p+型半導体領域7p1およびpウエル5p1の一部を覆うように長方形状に形成されている。なお、第2層配線12aは、その一部分に幅の狭いパターン部12a1を一体的に有している。このパターン部12a1は、第2層配線12aの一部が図15の上方向に延在し、かつ、その先端部がその延在方向に対して垂直に折れ曲がり図15の右方向に僅かに延びるように形成されている。このパターン部12a1は接続孔9fを通じて第1層配線10eの一端と電気的に接続されている。また、第1層配線10eの他端は、接続孔9gを通じて第2層配線12bと電気的に接続されている。この第2層配線12bは、図10で説明した保護回路用の抵抗R1と電的に接続される。また、第2層配線12cは、接続孔9hを通じて第1層配線10cと電気的に接続されている。この第2層配線12cは、接地電源GNDを供給するための配線であり、そのパターン形状は比較的幅広に形成され、n+型半導体領域7n2、nウエル5n2およびpウエル5pの一部を覆うような帯状パターンとなっている。これら第2層配線12a〜12cは、層間絶縁膜8cによって被覆されている。この層間絶縁膜8cは、例えばSiO2等からなり、その上面には、例えばAlまたはAl−Si−Cu合金からなる外部端子2が形成されている。なお、第2層配線12cは接地電源GNDと電気的に接続されている。
外部端子2は、接続孔9iを通じて第2層配線12aと電気的に接続されている。この外部端子2は、フィールド絶縁膜6の上方に配置されており、そのパターン形状は、ほぼ正方形状に形成されている。ただし、この外部端子2において、第2層配線12aとの接続部分(接続孔9iが配置された箇所)は当該接続のために部分的に張り出してる。なお、外部端子2には、例えば金(Au)またはAl等からなるボンディングワイヤが直接接合される。そして、外部端子2はそのボンディングワイヤを通じてパッケージのリードと電気的に接続される。また、外部端子2は、ボンディングワイヤに代えてバンプ電極と通じてパッケージのリードと電気的に接続される場合もある。なお、この外部端子2の一部は、表面保護膜によって被覆される。表面保護膜は、例えばSiO2膜の単層膜、SiO2上に窒化シリコンを積み重ねてなる積層膜またはそれらの上にポリイミド樹脂を積み重ねてなる積層膜からなる。
一方、図17は図10の保護回路に対応する断面図である。図17に示すように、半導体基板4の上部には、nウエル13nおよびpウエル13pが形成されている。このnウエル13nおよびpウエル13pは前記したnウエル5n1およびpウエル5p(図15および図16参照)とは別の領域に形成されており電気的にも分離されている。このnウエル13nは、例えばn型不純物のリンまたはヒ素(As)が導入されてなり、この領域内には、上記pチャネル型のMOS・FETQ2a、上記ダイオードD3およびウエル電位供給用のn型半導体領域14nが形成されている。また、pウエル13pは、例えばp型不純物のホウ素が導入されてなり、この領域内には、上記nチャネル型のMOS・FETQ2b、上記ダイオードD4およびウエル電位供給用のp型半導体領域14pが形成されている。そして、このMOS・FETQ2a,Q2bによってCMOS(ComplimentaryMOS)回路形のインバータINV1が形成されている。なお、ウエル電位供給用のp型半導体領域14pには、例えばp型不純物のホウ素が導入され、ウエル電位供給用のn型半導体領域14nには、例えばn型不純物のリンまたはAsが導入されている。
このインバータINV1を構成するpチャネル型のMOSQ2aは、nウエル13nの上部に互いに離間して形成された一対のp+型半導体領域15ps,15pdと、半導体基板4上に形成されたゲート絶縁膜15piと、その上に形成されたゲート電極15pgとを有している。なお、一対のp+型半導体領域15ps,15pdの間にMOS・FETQ2aのチャネル領域が形成される。
このp+型半導体領域15ps,15pdには、例えばp型不純物のホウ素が導入されている。p+型半導体領域15psは、高電位側の電源VCCと電気的に接続されている。なお、このnウエル13nと半導体基板4との接触領域にダイオードD5が形成されている。
ゲート絶縁膜15piは、例えばSiO2からなる。ゲート電極15pgは、例えば低抵抗ポリシリコンからなる。ただし、ゲート電極15pgは、低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく、例えば低抵抗ポリシリコン上にタングステンシリサイド等のシリサイド膜を積み重ねてなる構造としても良いし、低抵抗ポリシリコン上に窒化チタン膜等のバリア金属膜等を介してタングステン膜等の金属膜を積み重ねてなる構造としても良い。
また、このMOS・FETQ2aと同じnウエル13n内に形成された上記ダイオードD3は、このnウエル13nとその上部に形成されたp+型半導体領域16pとの接触領域に形成されている。このダイオードD3は、一方の端子がインバータINV1のゲート電極15ng,15pgと電気的に接続され、他方の端子がnウエル13nを通じて高電位の電源VCCと電気的に接続されている。なお、p+型半導体領域16pには、例えばp型不純物のホウ素が導入されている。
他方、インバータINV1を構成するnチャネル型のMOS・FETQ2bは、pウエル13pの上部に互いに離間して形成された一対のn+型半導体領域15ns,15ndと、半導体基板4上に形成されたゲート絶縁膜15niと、その上に形成されたゲート電極15ngとを有している。なお、一対のn+型半導体領域15ns,15ndの間にMOS・FETQ2bのチャネル領域が形成される。
このn+型半導体領域15ns,15ndには、例えばn型不純物のリンまたはAsが導入されている。n+型半導体領域15nsは、接地電源GNDと電気的に接続されている。ゲート絶縁膜15niは、例えばSiO2からなる。ゲート電極15ngは、例えば低抵抗ポリシリコンからなる。ただし、ゲート電極15ngは、低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく、例えば低抵抗ポリシリコン上にタングステンシリサイド等のシリサイド膜を積み重ねてなる構造としても良いし、低抵抗ポリシリコン上に窒化チタン膜等のバリア金属膜等を介してタングステン膜等の金属膜を積み重ねてなる構造としても良い。なお、ゲート電極15ngは、配線を通じて、ゲート電極15pg、n+型半導体領域16n、p+型半導体領域16pおよび抵抗R1と電気的に接続されている。
また、このMOS・FETQ2bと同じpウエル13p内に形成された上記ダイオードD4は、このpウエル13pとその上部に形成されたn+型半導体領域16nとの接触領域に形成されている。このダイオードD4は、第1層配線10fを通じて上記した抵抗R1と電気的に接続され、他方の端子がpウエル13pを通じて接地電源GNDと電気的に接続されている。なお、n+型半導体領域16nには、例えばn型不純物のリンまたはAsが導入されている。
このような半導体基板4上には、層間絶縁膜8aが形成されており、これによってMOS・FETQ2a,Q2b、ダイオードD3,D4等が被覆されている。この層間絶縁膜8a上には、例えばAlまたはAl−Si−Cu合金等からなる第1層配線10f〜10iが形成されている。第1層配線10fは、接続孔9jを通じてn+型半導体領域16nと電気的に接続されている。第1層配線10gは、接続孔9kを通じてp+型半導体領域14pおよびn+型半導体領域15nsと電気的に接続されている。この第1層配線10gは、接地電源GNDと電気的に接続されている。第1層配線10hは、接続孔9mを通じてn+型半導体領域15ndおよびp+型半導体領域15pdと電気的に接続されている。この第1層配線10hは、インバータINV1の出力配線を構成しており、半導体集積回路装置の内部回路と電気的に接続されている。さらに、第1層配線10iは、接続孔9nを通じて半導体領域15psおよびn+型半導体領域14nと電気的に接続されている。この第1層配線10iは、高電位の電源VCCと電気的に接続されている。
このような本実施の形態3によれば、前記実施の形態1と同様の効果を得ることが可能となる。
(実施の形態4)
次に、本発明の実施形態4の半導体集積回路装置を図18〜図20によって説明する。
まず、本実施の形態4の半導体集積回路装置の回路構造を図18によって説明する。なお、周辺回路3の回路構成は、前記実施の形態3(図10、図13および図14参照)と同じなので、その詳細な説明は省略する。
本実施の形態4においては、保護回路1に、ダイオードD1およびサイリスタ(バイポーラトランジスタQ1a,Q1b)の他に、抵抗R2およびnチャネル型のMOS・FETQ4が付加されている。すなわち、外部端子2と周辺回路3のインバータINV1の入力との間に抵抗R1,R2が介在され、かつ、抵抗R1,R2間を結ぶ配線と接地電源GNDとの間にnチャネル型のMOS・FETQ4がそのゲート電極を接地電源GNDに接続した状態で電気的に接続されている。これ以外は前記実施の形態3と同じである。サイリスタを構成するバイポーラトランジスタQ1aのエミッタとダイオードD1のp型半導体領域は同一ウエル内に配置されている。nチャネル型のMOS・FETQ4がサイリスタの近傍に配置されていることを模式的に示すものである。
抵抗R2は、MOS・FETQ4側に流れる電流の量を制限し、かつ、MOS・FETQ4のゲート絶縁破壊を防止する機能を有している。また、MOS・FETQ4は、保護回路1のサイリスタを構成するバイポーラトランジスタQ1bのエミッタ電極側を順方向にすることでそのベース電極側にホールを注入させるようにしてバイポーラトランジスタQ1bを動作させ易くし、そのサイリスタの動作を促す機能を有している。なお、MOS・FETQ4は、そのサイリスタをオンさせるためのトリガ素子であり、外部端子2側の過電流をMOS・FETQ4を通じて接地電源GNDに逃がすことを主とする素子ではない。このため、上記したようにMOS・FETQ4に流れる電流を抵抗R2により制限している。また、保護回路1のサイリスタ、ダイオードD1およびMOS・FETQ4の接地電源GNDは同一のものであり、特に分けていない。
次に、図18の保護回路1部分に対応するデバイス構造を図19および図20によって説明する。図19および図20は図18の保護回路1に対応する平面図およびそのX−Y線の断面図を示している。なお、図19および図20においては図面を分かり易くするために同じ領域には同じハッチングが付してある。
本実施の形態4のデバイス構造は、nチャネル型のMOS・FETQ4を付加した以外は基本的に前記実施の形態1,3の場合と同じである。nチャネル型のMOS・FETQ4は、半導体基板4の上部に形成された一対のn+半導体領域7n3,7n4と、半導体基板4上に形成されたゲート絶縁膜17niと、その上に形成されたゲート電極17ngとを有している。この一対のn+型半導体領域7n3,7n4は、MOS・FETQ4のソース・ドレイン用の半導体領域であり、例えばn型不純物のリンまたはAsが導入されて形成されている。一方のn+半導体領域7n3は、上記したようにバイポーラトランジスタQ1bの一部を構成する領域であるとともに、本実施の形態4においてはMOS・FETQ4の一部でもあり、pウエル5p2、nウエル5n2およびpウエル5p3に跨るように形成されている。このn+型半導体領域7n3は、第1層配線10c、第2層配線12cを介して第1層配線10b、ゲート電極17ngおよび接地電源GNDと電気的に接続されている。また、他方のn+型半導体領域7n4は、pウエル5p3内に形成されている。このn+型半導体領域7n4は、接続孔9pを通じて第1層配線10jに電気的に接続され、さらにこの第1層配線10j等を介して抵抗R1,R2間の配線と電気的に接続されている。なお、MOS・FETQ4のチャネル領域は、一対のn+型半導体領域7n3,7n4の間のpウエル5p3の領域に形成される。
このMOS・FETQ4のゲート絶縁膜17niは、例えばSiO2からなる。ゲート電極17ngは、例えば低抵抗ポリシリコンからなる。ただし、ゲート電極17ngは、低抵抗ポリシリコンの単体膜で形成されることに限定されるものではなく、例えば低抵抗ポリシリコン上にタングステンシリサイド等のシリサイド膜を積み重ねてなる構造としても良いし、低抵抗ポリシリコン上に窒化チタン膜等のバリア金属膜等を介してタングステン膜等の金属膜を積み重ねてなる構造としても良い。
第2層配線12aのパターン部12a1は、接続孔9rを通じて第1層配線に接続されさらに接続孔9s1を通じて抵抗R2の一端と電気的に接続されている。この抵抗R2は、例えば低抵抗ポリシリコンからなり、所定のシート抵抗値に設定されている。この抵抗R2の他端は、接続孔9s2を通じて第1層配線10jに接続されさらに接続孔9tを通じて第2層配線12dと電気的に接続されている。また、接地電源GND用の第2層配線12cは、接続孔9hを通じて第1層配線10b,10cと電気的に接続されており、さらに、その第1層配線10b,10cの一部は接続孔9uを通じてMOS・FETQ4のゲート電極17ngと電気的に接続されている。これにより、そのゲート電極17ngは、n+型半導体領域7n3、p+型半導体領域7p1および接地電源GNDと電気的に接続されている。
このような本実施の形態4によれば、前記実施の形態1で得られた効果の他に、以下の効果を得ることが可能となる。すなわち、MOS・FETQ4を設けたことにより、保護回路1を構成するサイリスタを素早く駆動させ、外部端子2側の過電流を素早く接地電源GND側に逃がすことが可能となる。したがって、ESD特性を向上させることができ、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
(実施の形態5)
次に、本発明の実施形態5である半導体集積回路装置を図21〜図23によって説明する。
まず、本実施の形態5の半導体集積回路装置の回路構造を図21に示す。保護回路1の回路構成は、前記実施の形態2(図7参照)と同じなので、その詳細な説明は省略する。なお、サイリスタを構成するバイポーラトランジスタQ1aのエミッタとダイオードD1のp型半導体領域は同一ウエル内に配置されている。ダイオードD2がサイリスタの近傍に配置されていることを模式的に示すものである。また、ダイオードD1,D2の接地電源GNDは前記実施の形態2と同様に共通の接地電源を使用している。また、保護回路1の後段の周辺回路3についても、前記実施の形態3(図10、図13および図14参照)と同じなで、その詳細な説明も省略する。
次に、図21の回路部分に対応するデバイス構造を図22および図23に示す。図22および図23は図21の保護回路1に対応する平面図およびそのX−Y線の断面図を示している。なお、図22および図23においては図面を分かり易くするために同じ領域には同じハッチングが付してある。
保護回路1のデバイス構造も基本的に前記実施の形態2と同じである。特に、本実施の形態5においても、前記実施の形態2と同様に、ダイオードD1のn型半導体領域とバイポーラトランジスタQ1aのエミッタとが同一のnウエル5n1内に互いに近接した状態で設けられ、かつ、これらを取り囲むように枠状にp+型半導体領域7p3が半導体基板4のpウエル5pの上部に形成されてダイオードD2が設けられている。
また、配線構造も前記実施の形態3とほぼ同じである。特に、本実施の形態5においては、p+型半導体領域7p3の上層にその形状に沿って枠状の第1層配線10kが設けられている。第1層配線10kは、例えばAlまたはAl−Si−Cu合金からなり、接続孔9vを通じてp+型半導体領域7p3と電気的に接続されている。この接続孔9vは、第1層配線10kのラインに沿って複数個配置されている。また、第2層配線12cは、前記実施の形態3と同様、接地電源GNDを供給するための幅広の接地電源配線であるが、この配線は、接続孔9h,9wを通じて第1層配線10c,10kに電気的に接続されており、ダイオードD1,D2の共通の接地電源配線となっている。
このような本実施の形態5においても前記実施の形態2と同様の効果を得ることが可能となる。すなわち、本実施の形態5においては、外部端子2に負の過電圧が印加された場合、過電流をダイオードD1,D2の両方を通じて接地電位GNDに速やかに放電することが可能となっている。
(実施の形態6)
次に、本発明の実施形態6の半導体集積回路装置を図24〜図26によって説明する。まず、本実施の形態6の半導体集積回路装置の回路構造を図24に示す。保護回路1の回路構成は、前記実施の形態2(図7参照)とほぼ同じである。ただし、本実施の形態6においては、サイリスタ(バイポーラトランジスタQ1a,Q1b)およびダイオードD1と、ダイオードD2とでそれぞれ別々の接地電源GND1,GND2が使用されている。この接地電源GND1,GND2は電気的に分離されている。これは、例えば半導体基板の電位を負に設定するような製品に本発明を適用した場合を示しており、特に限定されないが、接地電源GND1は、例えば0(零)V程度に設定され、接地電源GND2は、例えば−1.5V程度に設定されている。
なお、サイリスタを構成するバイポーラトランジスタQ1aのエミッタとダイオードD1のp型半導体領域とが同一ウエル内に配置されている。ダイオードD2がサイリスタの近傍に配置されていることを模式的に示すものである。また、保護回路1の後段の周辺回路3については、前記実施の形態3(図10、図13および図14参照)と同じなので、その詳細な説明は省略する。
次に、図24の回路部分に対応するデバイス構造を図25および図26によって説明する。図25および図26は図24の保護回路1に対応する平面図およびそのX−Y線の断面図を示している。なお、図25および図26においては図面を分かり易くするために同じ領域には同じハッチングが付してある。
保護回路1のデバイス構造も基本的に前記実施の形態2と同じである。特に、本実施の形態6においても前記実施の形態2,5と同様に、ダイオードD1のp型半導体領域がバイポーラトランジスタQ1aのエミッタと同一のnウエル5n1内に互いに近接した状態で設けられ、かつ、これらを取り囲むように枠状にp+型半導体領域7p3が半導体基板4のpウエル5p上部に形成されてダイオードD2が設けられている。
特に、この本実施の形態6は、上記したように、例えば半導体基板4の電位を内部電源によって負に設定するような製品に本発明を適用した場合を考慮したものである。この場合、ダイオードD2は、pウエル5p内に配置されることから、半導体基板4の負の電位、すなわち、内部電源で設定される接地電源GND2に接続される。このような構造の場合、前記した過電流は、接地電源GND2が内部電源から生成されることから、ダイオードD2を通じて接地電源GND2側に逃げることができない場合が生じる。
しかし、本実施の形態6においては、保護回路1のダイオードD1が半導体基板4とは電気的に分離されたnウエル5n1内に設けられることから、ダイオードD1を外部電源で設定される接地電源GND1と電気的に接続することができる。したがって、外部端子2に負の過電圧が印加されたとしても、それによる過電流をダイオードD1を通じて接地電源GND1に速やかに放電することができるので、半導体基板4の電位を内部電源によって負電位に設定するような製品でもESD耐性を向上させることが可能となる。
このような本実施の形態6の配線構造においては、第2配線層に2本の接地電源用の第2層配線12c1,12c2が配置されている。第2層配線12c1は、接地電源GND1を供給するための接地電源配線であり、接続孔9hを通じて第1層配線10bと電気的に接続され、これを通じてダイオードD1およびバイポーラトランジスタQ1a,Q1b(サイリスタ)と電気的に接続されている。また、第2層配線12c2は、接地電源GND2を供給するための接地電源配線であり、接続孔9wを通じて第1層配線10kと電気的に接続され、これを通じてダイオードD2と電気的に接続されている。
このように、本実施の形態6によれば、半導体基板4の電位を所定電位に設定するような製品に本発明を適用したとしても、前記実施の形態2と同様の効果を得ることが可能となる。
(実施の形態7)
次に、本発明の実施形態7の半導体集積回路装置を図27によって説明する。本実施の形態7の保護回路1は、前記実施の形態4(図18参照)と前記実施の形態5(図21参照)とを組み合わせたものであり、前記したサイリスタ(バイポーラトランジスタQ1a,Q1b)およびダイオードD1に加えて、抵抗R2、nチャネル型のMOS・FETQ4およびダイオードD2を有している。すなわち、本実施の形態7においては、外部端子2と周辺回路3のインバータINV1の入力との間に抵抗R1,R2が介在され、その抵抗R1,R2間を結ぶ配線と接地電源GNDとの間にnチャネル型のMOS・FETQ4がそのゲート電極を接地電源GNDに接続した状態で電気的に接続され、さらに、その抵抗R1,R2を結ぶ配線と接地電源GNDとの間にダイオードD2が電気的に接続されている。
なお、サイリスタを構成するバイポーラトランジスタQ1aのエミッタとダイオードD1のp型半導体領域とが同一ウエル内に配置されている。MOS・FETQ4およびダイオードD2がサイリスタの近傍に配置されていることを模式的に示すものである。また、保護回路1の後段の周辺回路3については、前記実施の形態3(図10、図13および図14参照)と同じなので、その詳細な回路説明は省略する。
デバイス構造は、図19および図20に示すダイオードD1、バイポーラトランジスタQ1a,Q1bおよびMOS・FETQ4を平面的に取り囲むように、図22および図23に示したように、pウエル5pの上部にp+型半導体領域7p3を設けることで構成される。また、この場合の図19の第2層配線12cは、MOS・FETQ4のn+型半導体領域7n3と電気的に接続され、かつ、図22および図23に示したように、ダイオードD2のp+型半導体領域7p3とも電気的に接続される。
このような本実施の形態7においても前記実施の形態1〜5で得られる効果を得ることが可能となっている。
(実施の形態8)
次に、本発明の実施形態8の半導体集積回路装置を図28によって説明する。本実施の形態8の保護回路1は、前記実施の形態4(図18参照)と前記実施の形態6(図24参照)とを組み合わせたものであり、前記したサイリスタ(バイポーラトランジスタQ1a,Q1b)およびダイオードD1に加えて、抵抗R2、nチャネル型のMOS・FETQ4およびダイオードD2を有している。すなわち、本実施の形態8においては、外部端子2と周辺回路3のインバータINV1の入力との間に抵抗R1,R2が介在され、その抵抗R1,R2間を結ぶ配線と接地電源GND1との間にnチャネル型のMOS・FETQ4がそのゲート電極を接地電源GND1に接続した状態で電気的に接続され、さらに、その抵抗R1,R2を結ぶ配線と接地電源GND2との間にダイオードD2が電気的に接続されている。そして、本実施の形態8においては、サイリスタ(バイポーラトランジスタQ1a,Q1b)およびダイオードD1とダイオードD2とで、それぞれ別の接地電源GND1,GND2が使用されている。この接地電源GND1,GND2とは電気的に分離されており、特に限定されないが、接地電源GND1は、例えば0(零)V程度に設定され、接地電源GND2は、例えば−1.5V程度に設定されている。
この本実施の形態8は、例えば半導体基板の電位を内部電源によって負に設定するような製品に本発明を適用した場合を考慮したものである。この場合、ダイオードD2は、pウエル5p(図25、図26参照)内に配置されることから内部電源で設定される接地電源GND2に接続されるので、前記した過電流をダイオードD2を通じては良好に逃がせない場合が生じる。しかし、保護回路1のダイオードD1は、半導体基板4とは電気的に分離されたnウエル5n1(図25、図26参照)内に設けられることから、外部電源で設定される接地電源GND1と電気的に接続することができる。したがって、外部端子2に負の過電圧が印加されたとしても、それによる過電流をダイオードD1を通じて接地電源GND1に速やかに放電することができるので、半導体基板の電位を内部電源によって負電位に設定するような製品でもESD耐性を向上させることが可能となる。
なお、サイリスタを構成するバイポーラトランジスタQ1aのエミッタとダイオードD1のp型半導体領域とが同一ウエル内に配置されている。MOS・FETQ4およびダイオードD2がサイリスタの近傍に配置されていることを模式的に示すものである。また、保護回路1の後段の周辺回路3については、前記実施の形態3(図10、図13および図14参照)と同じなので、その詳細な回路説明は省略する。
本実施の形態8の場合のデバイス構造は、前記実施の形態7とほぼ同じである。ただし、本実施の形態8の場合は、図25および図26に示したように、接地電源GND1,GND2用の第2層配線12c1,12c2が設けられる。そして、その第2層配線12c1は、接続孔9hを通じて第1層配線10bと電気的に接続され、これを通じてダイオードD1およびサイリスタ(バイポーラトランジスタQ1a,Q1b)と電気的に接続される。また、第2層配線12c2は、接続孔9vを通じて第1層配線10kと電気的に接続され、これを通じてダイオードD2と電気的に接続される。
このような本実施の形態8においても前記実施の形態1〜4,6で得られる効果を得ることが可能となっている。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態1〜3に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態1〜3においては、半導体基板をp型Siとした場合について説明したが、これに限定されるものではなく、例えばn型Siとしても良い。
また、前記実施の形態2,3においては、複数の外部端子の各々に接続された個々のサイリスタ構造の保護素子を1つ1つ取り囲むようにp+型半導体領域を形成した場合について説明したが、これに限定されるものではなく、例えば複数の外部端子の各々に接続された個々のサイリスタ構造の保護素子を複数個まとめて取り囲むようにp+型半導体領域を形成しても良い。
産業上の利用可能性
以上のように、本発明の半導体集積回路装置およびその製造方法は、DRAM(Dynamic Random Access Memory)やSRAM(Static Random Access Memory)等のようなメモリ回路、マイクロプロセッサ等のような論理回路、メモリ回路と論理回路とを同一半導体基板上に設けてなる半導体集積回路装置あるいはこれらを有する電子回路装置に用いて好適なものである。

Claims (28)

  1. 同一半導体基板に形成された、サイリスタ構造の保護素子とダイオードであって、外部端子と、前記半導体基板内に形成された、第1導電型の第1領域と、前記第1導電型の第1領域と隣接するように形成され、かつ、前記第1導電型と反対導電型の第2導電型の第2領域と、前記第1領域内に形成された前記第2導電型の第3領域と、前記第2領域内に形成された前記第1導電型の第4領域と、前記第1領域の内部に形成された前記第2導電型の第5領域とを有し、
    前記第1領域および前記第3領域は前記外部端子に電気的に接続され、前記第4領域と前記第5領域は接地電位に電気的に接続され、
    前記サイリスタ構造の保護素子は、前記第1領域と前記第2領域と前記第3領域と前記第4領域とを有し、
    前記ダイオードは、前記第5領域を有し、かつ、前記外部端子に負の電圧が印加された場合に前記外部端子と前記接地電位との接続方向が順方向となるように接続され、
    前記第2領域と前記第5領域とが離間されていることを特徴とする半導体集積回路装置。
  2. 同一半導体基板に形成された、サイリスタ構造の保護素子とダイオードであって、外部端子と、前記半導体基板内に形成された、第1導電型の第1領域と、前記第1領域とpn接合を形成する前記第1導電型と反対導電型の第2導電型の第2領域と、前記第1領域の内部に形成され、前記第1領域とpn接合を形成する第2導電型の第3領域と、前記第2領域の内部に形成され、前記第2領域とpn接合を形成する第1導電型の第4領域と、前記第1領域の内部に形成された前記第2導電型の第5領域とを有し、
    前記第1領域および前記第3領域は前記外部端子に電気的に接続され、前記第4領域と前記第5領域は接地電位に電気的に接続され、
    前記サイリスタ構造の保護素子は、前記第1領域と前記第2領域と前記第3領域と前記第4領域とを有し、
    前記ダイオードは、前記第5領域を有し、かつ、前記外部端子に負の電圧が印加された場合に前記外部端子と前記接地電位との間に接続方向が順方向となるようなpn接合を有することを特徴とする半導体集積回路装置。
  3. 請求項1または2に記載の半導体集積回路装置において、前記第1領域は、前記第1領域の不純物濃度よりも大きい不純物濃度を有する、前記第1領域内に形成された前記第1導電型の第6領域を介して前記外部端子と電気的に接続されていることを特徴とする半導体集積回路装置。
  4. 半導体基板に形成され、かつ、第1外部端子と第2外部端子との間に電気的に接続されたサイリスタ構造の保護素子と、前記第1外部端子と前記第2外部端子との間に、前記第1外部端子に負の過電圧が印加された場合に接続方向が順方向となるように電気的に接続された保護素子として機能するダイオードとを有し、
    前記サイリスタ構造は、
    前記半導体基板内に形成された第1導電型の第1領域と、
    前記第1領域と隣接するように形成された、前記第1導電型と反対の第2導電型の第2領域と、
    前記第1外部端子と電気的に接続され、かつ、前記第1領域内に形成された前記第2導電型の第3領域と、
    前記第2外部端子と電気的に接続され、かつ、前記第2領域内に形成された前記第1導電型の第4領域とを有し、
    前記ダイオードは、
    前記第2外部端子と電気的に接続され、かつ、前記第1領域内に形成された前記第2導電型の第5領域と、
    前記第1外部端子と電気的に接続され、かつ、前記第1領域内に形成された前記第1導電型の第6領域とを有することを特徴とする半導体集積回路装置。
  5. 請求項3または4に記載の半導体集積回路装置において、前記第5領域と前記第6領域とが、その各々の長辺が平行に対向するように配置されていることを特徴とする半導体集積回路装置。
  6. 請求項1〜5のいずれか1項に記載の半導体集積回路装置において、さらに、前記第1領域内に形成され、かつ、前記第2領域内に形成されている前記第1導電型の第7領域を有し、前記第7領域の不純物濃度は前記第1領域の不純物濃度よりも大きいことを特徴とする半導体集積回路装置。
  7. 請求項6に記載の半導体集積回路装置において、前記第3領域と前記第7領域とが、その各々の長辺が平行に対向するように配置されていることを特徴とする半導体集積回路装置。
  8. 請求項1〜7のいずれか1項に記載の半導体集積回路装置において、前記第1導電型はn型、前記第2導電型はp型であることを特徴とする半導体集積回路装置。
  9. 半導体基板に形成されたサイリスタ構造の第1保護素子と前記半導体基板に形成されたダイオード構造の第2保護素子とを有し、
    前記第1保護素子は、
    第1導電型の第1領域と、第1導電型と反対の第2導電型の第2領域と、前記第1導電型の第3領域と、前記第2導電型の第4領域とを有し、
    前記第1領域は前記第2領域内に形成され、かつ、信号用の外部端子と電気的に接続され、前記第2領域は前記外部端子と電気的に接続され、前記第3領域は前記第2領域と前記第4領域との間に形成され、前記第4領域は基準電位と電気的に接続され、
    前記第2保護素子は、
    前記基準電位と電気的に接続され、かつ、前記第2領域内に形成された第1導電型の第5領域を有し、
    前記第5領域は、基準電位に電気的に接続され、かつ、前記第5領域と前記第2領域との間でpn接合が形成されていることを特徴とする半導体集積回路装置。
  10. 請求項9に記載の半導体集積回路装置において、さらに、前記第1保護素子は前記第2領域の不純物濃度よりも大きい不純物濃度を有する前記第2導電型の第6領域を有し、前記第2領域と前記第3領域との両方の領域内に形成されていることを特徴とする半導体集積回路装置。
  11. 請求項9または10に記載の半導体集積回路装置において、さらに、前記第1保護素子は前記第4領域の不純物濃度よりも大きい不純物濃度を有する前記第2導電型の第7領域を有し、前記第3領域と前記第4領域との両方の領域内に形成されていることを特徴とする半導体集積回路装置。
  12. 半導体基板に形成されたサイリスタ構造を有する第1保護素子と、前記半導体基板に形成されたダイオード構造を有する第2保護素子と、前記半導体基板に形成されたソース用の半導体領域とゲート電極とを有するMISトランジスタとを有し、
    前記第1保護素子は第1導電型の第1領域と、前記第1導電型と反対の第2導電型の第2領域と、前記第1導電型の第3領域と、前記第2導電型の第4領域とを有し、
    前記第1領域は前記第2領域内に形成され、かつ、信号用の外部端子に電気的に接続され、前記第2領域は前記外部端子に電気的に接続され、前記第3領域は前記第2領域と前記第4領域との間に形成され、前記第4領域は基準電位と電気的に接続され、
    前記第2保護素子は前記外部端子と前記基準電位との間に電気的に接続され、かつ、前記第2領域内に形成された第1導電型の第5領域を有し、前記第5領域は、基準電位に電気的に接続され、かつ、前記第5領域と前記第2領域との間でpn接合が形成され、前記第4領域は前記MISトランジスタの前記半導体領域として機能し、前記MISトランジスタの前記ゲート電極は前記基準電位に電気的に接続されていることを特徴とする半導体集積回路装置。
  13. 請求項12に記載の半導体集積回路装置において、前記第1保護素子は前記第2領域の不純物濃度よりも大きい不純物濃度を有する前記第2導電型の第6領域を有し、前記第6領域は前記第2領域と前記第3領域との両方の領域内に形成されていることを特徴とする半導体集積回路装置。
  14. 請求項12または13に記載の半導体集積回路装置において、前記第1保護素子は前記第4領域の不純物濃度よりも大きい不純物濃度を有する前記第2導電型の第7領域を有し、前記第7領域は前記第3領域と前記第4領域との両方の領域内に形成されていることを特徴とする半導体集積回路装置。
  15. 半導体基板に形成されたサイリスタ構造を有する第1保護素子と、前記半導体基板に形成されたダイオード構造を有する第2保護素子と、前記半導体基板に前記第2保護素子とお互いに離れるように形成されたダイオード構造を有する第3保護素子とを有し、
    前記第1保護素子は第1導電型の第1領域と、第1導電型と反対の第2導電型の第2領域と、前記第1導電型の第3領域と、前記第2導電型の第4領域とを有し、
    前記第1領域は前記第2領域内に形成され、かつ、信号用の外部端子に電気的に接続され、前記第2領域は前記外部端子に電気的に接続され、前記第3領域は前記第2領域と前記第4領域との間に形成され、前記第4領域は第1基準電位に電気的に接続され、
    前記第2保護素子は前記外部端子と前記第1基準電位との間に接続され、かつ、前記第2領域内に形成された第1導電型の第5領域を有し、前記第5領域は、前記第1基準電位に電気的に接続され、かつ、前記第5領域と前記第2領域との間でpn接合が形成され、
    前記第3保護素子は第1導電型の第8領域と前記第2領域とを有し、前記第8領域は第2基準電位に電気的に接続されていることを特徴とする半導体集積回路装置。
  16. 請求項15に記載の半導体集積回路装置において、前記第1保護素子は前記第2領域の不純物濃度よりも大きい不純物濃度を有する前記第2導電型の第6領域を有し、前記第6領域は前記第2領域と前記第3領域との両方の領域内に形成されていることを特徴とする半導体集積回路装置。
  17. 請求項15または16に記載の半導体集積回路装置において、前記第1保護素子は前記第4領域の不純物濃度よりも大きい不純物濃度を有する前記第2導電型の第7領域を有し、前記第7領域は前記第3領域と前記第4領域との両方の領域内に形成されていることを特徴とする半導体集積回路装置。
  18. 請求項1517のいずれか1項に記載の半導体集積回路装置において、前記第3保護素子の前記第8領域は、前記第1保護素子を取り囲むように配置されていることを特徴とする半導体集積回路装置。
  19. 請求項1518のいずれか1項に記載の半導体集積回路装置において、前記第1基準電位と前記第2基準電位とは共通の基準電位であることを特徴とする半導体集積回路装置。
  20. 請求項9〜19のいずれか1項に記載の半導体集積回路装置において、前記第2領域は、前記第2領域の不純物濃度よりも大きい不純物濃度を有する、前記第2領域内に形成された前記第2導電型の第9領域を介して前記外部端子と電気的に接続されていることを特徴とする半導体集積回路装置。
  21. 請求項9〜20のいずれか1項に記載の半導体集積回路装置において、前記第1導電型はp型、前記第2導電型はn型であることを特徴とする半導体集積回路装置。
  22. 外部端子と接地電位との間に電気的に接続されるサイリスタ構造の保護素子を半導体基板上に設けてなる半導体集積回路装置であって、前記外部端子と前記接地電位との間に、保護素子として機能するダイオードを、前記外部端子に負の過電圧が印加された場合に接続方向が順方向となるように電気的に接続され、
    前記サイリスタ構造の保護素子は、
    前記半導体基板の上層に形成され、前記半導体基板とは反対導電型の第1半導体領域と、
    前記半導体基板の上層において、前記第1半導体領域から離間して形成され、前記半導体基板とは反対導電型の第2半導体領域と、
    前記第1半導体領域とは反対の導電型の領域であって、前記半導体基板において少なくとも前記第1半導体領域と第2半導体領域との間に形成された第3半導体領域と、
    前記第1半導体領域内に形成され、前記第1半導体領域と同一導電型の半導体領域で構成され、かつ、前記外部端子と電気的に接続された第4半導体領域と、
    前記第1半導体領域内において前記第4半導体領域に隣接して形成され、前記第1半導体領域とは反対導電型の半導体領域で構成され、かつ、前記外部端子と電気的に接続された第5半導体領域と、
    前記第1半導体領域に一部分が配置され、かつ、前記第3半導体領域に残りの部分が配置されるように構成された、前記第1半導体領域と同一導電型の第6半導体領域と、
    前記第2半導体領域に一部分が配置され、かつ、前記第3半導体領域に残りの部分が配置されるように構成され、前記第6半導体領域とは離間して配置され、前記第1半導体領域と同一導電型の半導体領域で構成され、前記接地電位と電気的に接続された第7半導体領域とを有し、
    前記ダイオードは、前記第1半導体領域とは反対導電型の第8半導体領域を有し、前記第8半導体領域を、接地電位に電気的に接続するとともに、前記第1半導体領域内に設けたことを特徴とする半導体集積回路装置。
  23. 外部から信号が入力される信号用の外部端子と、外部から基準電位が供給される基準電位用の外部端子と、サイリスタ構造の保護素子と、ダイオード構造の保護素子とを半導体基板に備え、前記サイリスタ構造の保護素子と、前記ダイオード構造の保護素子とを前記信号用の外部端子と基準電位用の外部端子との間に並列に接続した保護回路構造を有する半導体集積回路装置であって、
    前記サイリスタ構造の保護素子は、
    前記半導体基板に形成された第1導電型の第1半導体領域と、
    前記半導体基板において前記第1半導体領域とは離間した位置に形成された第1導電型の第2半導体領域と、
    前記第1導電型とは反対の導電型の領域であって、前記半導体基板において少なくとも前記第1導電型の第1半導体領域と第1導電型の第2半導体領域との間に形成された第2導電型の第3半導体領域と、
    前記第1導電型の第1半導体領域内に形成され、前記信号用の外部端子と電気的に接続された第1導電型の第4半導体領域と、
    前記第1導電型の第1半導体領域内に形成され、前記信号用の外部端子と電気的に接続された第2導電型の第5半導体領域と、
    前記半導体基板において前記第1導電型の第1半導体領域に一部分が配置され、前記第2導電型の第3半導体領域に残りの部分が配置されるように形成された第1導電型の第6半導体領域と、
    前記半導体基板において前記第1導電型の第2半導体領域に一部分が配置され、前記第2導電型の第3半導体領域に残りの部分が配置されるように形成され、前記基準電位用の外部端子と電気的に接続された第1導電型の第7半導体領域とを有し、
    前記ダイオード構造の保護素子は、
    前記第1導電型の第1半導体領域内に形成され、前記基準電位の外部端子に電気的に接続された第2導電型の第8半導体領域とを有することを特徴とする半導体集積回路装置。
  24. 請求項22または23に記載の半導体集積回路装置において、前記第1導電型の第4半導体領域と、前記第2導電型の第8半導体領域とを、その各々の長辺が平行に対向するように配置したことを特徴とする半導体集積回路装置。
  25. 請求項2224のいずれか1項に記載の半導体集積回路装置において、前記第1導電型の第6半導体領域の不純物濃度は、前記第1導電型の第1半導体領域の不純物濃度よりも大であり、前記第1導電型の第7半導体領域の不純物濃度は、前記第1導電型の第2半導体領域の不純物濃度よりも大であることを特徴とする半導体集積回路装置。
  26. 請求項2225のいずれか1項に記載の半導体集積回路装置において、前記信号用の外部端子と前記第2導電型の第5半導体領域とを接続する配線は金属膜からなることを特徴とする半導体集積回路装置。
  27. 請求項2226のいずれか1項に記載の半導体集積回路装置において、前記第1導電型の第4半導体領域、第2導電型の第5半導体領域、第1導電型の第6半導体領域、第1導電型の第7半導体領域および第2導電型の第8半導体領域を平面的に取り囲むように形成された第2導電型の第9半導体領域を有することを特徴とする半導体集積回路装置。
  28. 請求項2227のいずれか1項に記載の半導体集積回路装置において、前記第1導電型はn型、前記第2導電型はp型であることを特徴とする半導体集積回路装置。
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